JPH04109714A - 電界効果トランジスタ回路 - Google Patents
電界効果トランジスタ回路Info
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- JPH04109714A JPH04109714A JP2229217A JP22921790A JPH04109714A JP H04109714 A JPH04109714 A JP H04109714A JP 2229217 A JP2229217 A JP 2229217A JP 22921790 A JP22921790 A JP 22921790A JP H04109714 A JPH04109714 A JP H04109714A
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- 238000010586 diagram Methods 0.000 description 5
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ショットキーゲート型電界効果トランジスタ
（ＭＥＳＦＥＴ）を用いて構成されるＤＣＦＬ型のトラ
ンジスタ回路に関する。
（ＭＥＳＦＥＴ）を用いて構成されるＤＣＦＬ型のトラ
ンジスタ回路に関する。
（従来の技術）
Ｇ ａ Ａ ｓ −Ｍ Ｅ Ｓ Ｆ Ｅ Ｔを用いたＤ
ＣＦＬ回路は、高速論理回路の基本回路として広く知ら
れている。ＤＣＦＬ回路は、Ｄタイプの負荷ＭＥ Ｓ
Ｆ ＥＴとＥタイプのドライバＭＥＳＦＥＴを電源電位
と接地電位間に直列接続して構成されるインバータを基
本とする。本発明者等は、Ｇ ａ Ａ ｓ −Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔ特有の現象であるゲートからの電流の流
れ込みを利用して、ＤＣＦＬ回路を縦積みして電流削減
を図った回路構成を先に提案している。その回路構成を
第３図に示す。二つのＤＣＦＬ回路１と２が電源ＶＤＤ
と接地ＧＮＤ間に縦積みされている。電流調整回路３は
、上段のＤＣＦＬ回路１の総電流ｌＵと下段のＤＣＦＬ
回路２の総電流ＩＤの差の電流を供給／吸収する役目と
同時に、中間電位ＶＳＳを設定する役目を持っている。
ＣＦＬ回路は、高速論理回路の基本回路として広く知ら
れている。ＤＣＦＬ回路は、Ｄタイプの負荷ＭＥ Ｓ
Ｆ ＥＴとＥタイプのドライバＭＥＳＦＥＴを電源電位
と接地電位間に直列接続して構成されるインバータを基
本とする。本発明者等は、Ｇ ａ Ａ ｓ −Ｍ Ｅ
Ｓ Ｆ Ｅ Ｔ特有の現象であるゲートからの電流の流
れ込みを利用して、ＤＣＦＬ回路を縦積みして電流削減
を図った回路構成を先に提案している。その回路構成を
第３図に示す。二つのＤＣＦＬ回路１と２が電源ＶＤＤ
と接地ＧＮＤ間に縦積みされている。電流調整回路３は
、上段のＤＣＦＬ回路１の総電流ｌＵと下段のＤＣＦＬ
回路２の総電流ＩＤの差の電流を供給／吸収する役目と
同時に、中間電位ＶＳＳを設定する役目を持っている。
この様な回路構成において例えば、上段のＤＣＦＬ回路
の出力端子から同様の構成を有する回路の下段のＤＣＦ
Ｌ回路に信号を伝達する場合、両回路の動作電圧範囲が
異なるために、しベルシフト回路を設けることが必要に
なる。その構成を第４図に示す。第１のＤＣＦＬ回路１
１は、第３図の上段のＤＣＦＬ回路１に相当するもので
あり、第２のＤＣＦＬ回路１２は次段における第３図の
下段のＤＣＦＬ回路２に相当するものである。レベルシ
フト回路１３は、ゲートが第１のＤＣＦＬ回路１１の出
力端子に接続され、ドレインか電源電位ＶＤＤに接続さ
れたＤタイプＭＥＳＦＥＴ−Ｑｌと、そのソースと第２
のＤＣＦＬ回路］２の入力端子間に接続されたレベルシ
フト用ダイオードＬＤＩ 、ＬＤ２ 、および第２のＤ
ＣＦＬ回路１２の入力端子にドレインが接続され、ゲー
トとソースが接地電位ＧＮＤに接続されたＤタイプＭＥ
ＳＦＥＴ−０２により構成されている。
の出力端子から同様の構成を有する回路の下段のＤＣＦ
Ｌ回路に信号を伝達する場合、両回路の動作電圧範囲が
異なるために、しベルシフト回路を設けることが必要に
なる。その構成を第４図に示す。第１のＤＣＦＬ回路１
１は、第３図の上段のＤＣＦＬ回路１に相当するもので
あり、第２のＤＣＦＬ回路１２は次段における第３図の
下段のＤＣＦＬ回路２に相当するものである。レベルシ
フト回路１３は、ゲートが第１のＤＣＦＬ回路１１の出
力端子に接続され、ドレインか電源電位ＶＤＤに接続さ
れたＤタイプＭＥＳＦＥＴ−Ｑｌと、そのソースと第２
のＤＣＦＬ回路］２の入力端子間に接続されたレベルシ
フト用ダイオードＬＤＩ 、ＬＤ２ 、および第２のＤ
ＣＦＬ回路１２の入力端子にドレインが接続され、ゲー
トとソースが接地電位ＧＮＤに接続されたＤタイプＭＥ
ＳＦＥＴ−０２により構成されている。
この様にレベルシフト回路１３を用いて第１゜第２のＤ
ＣＦＬ回路１１．１２間を接続した場合、第１のＤＣＦ
Ｌ回路１１の入力端子が“Ｌ°レベルのときに、第２の
ＤＣＦＬ回路１２に多量の電流が流れ込むという問題が
生じる。すなわち、第１のＤＣＦＬ回路１の入力が“Ｌ
°レベルになってそのドライバＭＥＳＦＥＴ−Ｑ４がオ
フになると、レベルシフト回路１３のＭＥＳＦＥＴ−Ｑ
ｌのゲート電位は“Ｈ°レベルになる。それにともなっ
てＭＥＳＦＥＴ−Ｑｌのソース電位も上昇し、第２のＤ
ＣＦＬ回路１２の入力端子の電位は“Ｈ″レベルなる。
ＣＦＬ回路１１．１２間を接続した場合、第１のＤＣＦ
Ｌ回路１１の入力端子が“Ｌ°レベルのときに、第２の
ＤＣＦＬ回路１２に多量の電流が流れ込むという問題が
生じる。すなわち、第１のＤＣＦＬ回路１の入力が“Ｌ
°レベルになってそのドライバＭＥＳＦＥＴ−Ｑ４がオ
フになると、レベルシフト回路１３のＭＥＳＦＥＴ−Ｑ
ｌのゲート電位は“Ｈ°レベルになる。それにともなっ
てＭＥＳＦＥＴ−Ｑｌのソース電位も上昇し、第２のＤ
ＣＦＬ回路１２の入力端子の電位は“Ｈ″レベルなる。
ところがこのレベルシフト回路１３のＭＥＳＦＥＴ−Ｑ
ｌは、ゲート電位がＶＤＤ近くまで上昇するために電流
制限機能がなく、第２のＤＣＦＬ回路１２の入力端ＭＥ
ＳＦＥＴ−Ｑ６には多量の電流が流れ込む。この結果、
ＭＥＳＦＥＴ−ＱＢのゲート電位は必要な“Ｈ”の論理
レベルよりかなり高い値まで上昇する。したがって無用
な電力を消費する。
ｌは、ゲート電位がＶＤＤ近くまで上昇するために電流
制限機能がなく、第２のＤＣＦＬ回路１２の入力端ＭＥ
ＳＦＥＴ−Ｑ６には多量の電流が流れ込む。この結果、
ＭＥＳＦＥＴ−ＱＢのゲート電位は必要な“Ｈ”の論理
レベルよりかなり高い値まで上昇する。したがって無用
な電力を消費する。
これは、第５図のようにＤＣＦＬ回路を直結した場合に
はない問題である。第５図のように同じ電源電位で動作
するＤＣＦＬ回路を直結した場合には、入力が“Ｌ°レ
ベルになって初段のドライバＭＥＳＦＥ−Ｔ−Ｑ１２が
オフになり、次段のドライバＭＥＳＦＥＴ−Ｑ１４がオ
ンになるとき、ＭＥＳＦＥＴ−Ｑｌ４のゲートに流れ込
む電流は、ＭＥＳＦＥＴ−Ｑｌｌにより制限される。
はない問題である。第５図のように同じ電源電位で動作
するＤＣＦＬ回路を直結した場合には、入力が“Ｌ°レ
ベルになって初段のドライバＭＥＳＦＥ−Ｔ−Ｑ１２が
オフになり、次段のドライバＭＥＳＦＥＴ−Ｑ１４がオ
ンになるとき、ＭＥＳＦＥＴ−Ｑｌ４のゲートに流れ込
む電流は、ＭＥＳＦＥＴ−Ｑｌｌにより制限される。
ＭＥＳＦＥＴ−Ｑｌｌは、ゲート・ソースが接続された
電流源素子となっているからである。
電流源素子となっているからである。
（発明が解決しようとする課題）
以上のように、動作電圧範囲の異なる
ＤＣＦＬ回路をレベルシフト回路を介して接続した場合
、過大な電流が流れて低消費電力特性が損なわれるとい
う問題かあった。
、過大な電流が流れて低消費電力特性が損なわれるとい
う問題かあった。
本発明は、この様な問題を解決して低消費電力特性を実
現したＤＣＦＬ回路を用いたトランジスタ回路を提供す
ることを目的とする。
現したＤＣＦＬ回路を用いたトランジスタ回路を提供す
ることを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明に係るトランジスタ回路は、
第１の直流電位とこれより低い第２の直流電位との間に
構成された第１のＤＣＦＬ回路と、第１または第２の直
流電位と第２の直流電位より低い第３の直流電位との間
に構成された第２のＤＣＦＬ回路と、 ゲートか第１のＤＣＦＬ回路の８カ端子に接続されトレ
インがＮ１の直流電位に接続されたＤタイプの第１のＭ
ＥＳＦＥＴと、このＭＥＳＦＥＴのソースと第２のＤＣ
ＦＬ回路の入力端子の間に設けられたレベルシフト用ダ
イオード、および第２のＤＣＦＬ回路の入力端子にドレ
インが接続され、ケートとソースが第３の直流電位に接
続されたＤタイプの第２のＭＥ Ｓ Ｆ ＥＴにより構
成されたレベルシフト回路と、 第１のＤＣＦＬ回路の出力端子に設けられてその出力の
“Ｈルベル電位をクランプするクランプ回路と、 を備えたことを特徴とする。
構成された第１のＤＣＦＬ回路と、第１または第２の直
流電位と第２の直流電位より低い第３の直流電位との間
に構成された第２のＤＣＦＬ回路と、 ゲートか第１のＤＣＦＬ回路の８カ端子に接続されトレ
インがＮ１の直流電位に接続されたＤタイプの第１のＭ
ＥＳＦＥＴと、このＭＥＳＦＥＴのソースと第２のＤＣ
ＦＬ回路の入力端子の間に設けられたレベルシフト用ダ
イオード、および第２のＤＣＦＬ回路の入力端子にドレ
インが接続され、ケートとソースが第３の直流電位に接
続されたＤタイプの第２のＭＥ Ｓ Ｆ ＥＴにより構
成されたレベルシフト回路と、 第１のＤＣＦＬ回路の出力端子に設けられてその出力の
“Ｈルベル電位をクランプするクランプ回路と、 を備えたことを特徴とする。
（作用）
本発明によれば、第１のＤＣＦＬ回路の出力端子に設け
られたクランプ回路によって、第１のＤＣＦＬ回路の入
力が“Ｌｏ レベルのときのレベルシフト回路の第１の
ＭＥＳＦＥＴのゲートの“Ｈルベル電位か制限され、し
たがってレベルシフト回路の電流が制限される。これに
より、第２のＤＣＦＬ回路のゲートに過大な電流が流れ
込む事はなくなり、消費電力の低減が図られる。
られたクランプ回路によって、第１のＤＣＦＬ回路の入
力が“Ｌｏ レベルのときのレベルシフト回路の第１の
ＭＥＳＦＥＴのゲートの“Ｈルベル電位か制限され、し
たがってレベルシフト回路の電流が制限される。これに
より、第２のＤＣＦＬ回路のゲートに過大な電流が流れ
込む事はなくなり、消費電力の低減が図られる。
（実施例）
以下、本発明の詳細な説明する。
第１図は一実施例の回路構成を示している。第４図と対
応する部分には第４図と同一符号を付しである。すなわ
ち二の実施例において第１のＤＣＦＬ回路１１と第２の
ＤＣＦＬ回路１２は、それぞれ第３図で説明した縦積み
の論理回路の上段ＤＣＦＬ回路１と、その出力端子に繋
がる回路の下段ＤＣＦＬ回路２に対応する。したがって
第１のＤＣＦＬ回路１１は、第１の直流電位である電源
電位ＶＤＤと第２の直流電位である中間電位ＶＳＳの間
に構成されており、第２のＤＣＦＬ回路１２は、中間電
位ＶＣＣと第３の直流電位である接地電位ＧＮＤＯ間に
構成されている。なお図では、第１のＤＣＦＬ回路１１
はＤタイプ負荷ＭＥＳＦＥＴ−Ｑ３とＥタイプドライバ
ＭＥＳＦＥＴ−０４による１段のインバータのみを示し
、第２のＤＣＦＬ回路１２も同様にＤタイプ負荷ＭＥＳ
ＦＥＴ−Ｑ５とＥタイプドライバＭＥＳＦＥＴ−Ｑ６に
よる１段のインバータのみを示しているが、これらは基
本構成を示しているのであって、同様のインバータが複
数段直結されたものであってもよい。第１のＤＣＦＬ回
路１１と第２のＤＣＦＬ回路１２の間には、第４図で説
明したと基本的に同様のレベルシフト回路１３が設けら
れている。すなわち、第１のＤＣＦＬ回路１１の出力端
子にゲートが接続され、ドレインが電源電位ＶＤＤに接
続されたＤタイプの第１のＭＥＳＦＥＴ−Ｑｌ 、この
ＭＥＳＦＥＴ−Ｑｌのソースと第２のＤＣＦＬ回路１２
の入力端子の間に接続された２個のレベルシフト用ダイ
オードＬＤＩ、ＬＤ２、およびゲート・ソースを共通に
して第１のＤＣＦＬ回路１２の入力端子と接地電位ＧＮ
Ｄの間に接続されたＤタイプの第２のＭＥＳＦＥＴ−Ｑ
２によりレベルシフト回路１３が構成されている。この
ように構成されたレベルシフト回路１３の第１のＭＥＳ
ＦＥＴ−Ｑｌのゲートと中間電位ＶＳＳの間、すなわち
第１のＤＣＦＬ回路１１の出力端子と中間電位ＶＳＳの
間には、その“Ｈ”レベル電位を制限するクランプ用ダ
イオード１４が接続されている。
応する部分には第４図と同一符号を付しである。すなわ
ち二の実施例において第１のＤＣＦＬ回路１１と第２の
ＤＣＦＬ回路１２は、それぞれ第３図で説明した縦積み
の論理回路の上段ＤＣＦＬ回路１と、その出力端子に繋
がる回路の下段ＤＣＦＬ回路２に対応する。したがって
第１のＤＣＦＬ回路１１は、第１の直流電位である電源
電位ＶＤＤと第２の直流電位である中間電位ＶＳＳの間
に構成されており、第２のＤＣＦＬ回路１２は、中間電
位ＶＣＣと第３の直流電位である接地電位ＧＮＤＯ間に
構成されている。なお図では、第１のＤＣＦＬ回路１１
はＤタイプ負荷ＭＥＳＦＥＴ−Ｑ３とＥタイプドライバ
ＭＥＳＦＥＴ−０４による１段のインバータのみを示し
、第２のＤＣＦＬ回路１２も同様にＤタイプ負荷ＭＥＳ
ＦＥＴ−Ｑ５とＥタイプドライバＭＥＳＦＥＴ−Ｑ６に
よる１段のインバータのみを示しているが、これらは基
本構成を示しているのであって、同様のインバータが複
数段直結されたものであってもよい。第１のＤＣＦＬ回
路１１と第２のＤＣＦＬ回路１２の間には、第４図で説
明したと基本的に同様のレベルシフト回路１３が設けら
れている。すなわち、第１のＤＣＦＬ回路１１の出力端
子にゲートが接続され、ドレインが電源電位ＶＤＤに接
続されたＤタイプの第１のＭＥＳＦＥＴ−Ｑｌ 、この
ＭＥＳＦＥＴ−Ｑｌのソースと第２のＤＣＦＬ回路１２
の入力端子の間に接続された２個のレベルシフト用ダイ
オードＬＤＩ、ＬＤ２、およびゲート・ソースを共通に
して第１のＤＣＦＬ回路１２の入力端子と接地電位ＧＮ
Ｄの間に接続されたＤタイプの第２のＭＥＳＦＥＴ−Ｑ
２によりレベルシフト回路１３が構成されている。この
ように構成されたレベルシフト回路１３の第１のＭＥＳ
ＦＥＴ−Ｑｌのゲートと中間電位ＶＳＳの間、すなわち
第１のＤＣＦＬ回路１１の出力端子と中間電位ＶＳＳの
間には、その“Ｈ”レベル電位を制限するクランプ用ダ
イオード１４が接続されている。
このように構成された回路の動作を説明する。
第１のＤＣＦＬ回路１１の入力が“Ｈルーベルのとき、
その出力はぼはｖＳＳであり、これがレベルシフト回路
１３を介して第２のＤＣＦＬ回路１２の入力レベルはほ
ぼ接地電位■ＳＳ近くまでなる。
その出力はぼはｖＳＳであり、これがレベルシフト回路
１３を介して第２のＤＣＦＬ回路１２の入力レベルはほ
ぼ接地電位■ＳＳ近くまでなる。
これにより、第２のＤＣＦＬ回路１２は“Ｈ“レベル出
力を出す。第１のＤＣＦＬ回路１１の入力が“Ｌ°レベ
ルになると、その出力は“Ｈ”レベルになる。これによ
り、レベルシフト回路１３を介して第２のＤＣＦＬ回路
１２に“Ｈ゛レベル入り、その出力は“Ｌ” レベルに
なる。このとき、第１のＤＣＦＬ回路１１の“Ｈ°レベ
ル出力電位は、クランプ用ダイオード１４によって制限
される。換言すれば、レベルシフト回路１３の第１のＭ
ＥＳＦＥＴ−Ｑｌのゲート電位の上昇が制限される。こ
れにより、第１のＭＥＳＦＥＴ−Ｑｌのドレイン電流が
制限され、第２のＤＣＦＬ回路１２に過大な電流が流れ
込むことがなくなる。
力を出す。第１のＤＣＦＬ回路１１の入力が“Ｌ°レベ
ルになると、その出力は“Ｈ”レベルになる。これによ
り、レベルシフト回路１３を介して第２のＤＣＦＬ回路
１２に“Ｈ゛レベル入り、その出力は“Ｌ” レベルに
なる。このとき、第１のＤＣＦＬ回路１１の“Ｈ°レベ
ル出力電位は、クランプ用ダイオード１４によって制限
される。換言すれば、レベルシフト回路１３の第１のＭ
ＥＳＦＥＴ−Ｑｌのゲート電位の上昇が制限される。こ
れにより、第１のＭＥＳＦＥＴ−Ｑｌのドレイン電流が
制限され、第２のＤＣＦＬ回路１２に過大な電流が流れ
込むことがなくなる。
具体的なデータを説明する。レベルシフト回路１３のＭ
ＥＳＦＥＴ−Ｑｌ 、Ｑ２として、ゲート幅Ｗｇ−１０
，５μｍ ｓ Ｌきい値電圧Ｖｔｈ−−０，２８Ｖのも
のを用い 第１．第２のＤＣＦＬ回路１１．１２の負荷
ＭＥＳＦＥＴ−Ｑ３．Ｑ５として、ゲート幅Ｗｇ−”４
．５μｍｓしきい値電圧Ｖｔｈ−−０，２８Ｖのものを
用い、同じくドライバＭＥＳＦＥＴ−Ｑ４ 、ＱＢとし
て、ゲート幅Ｗｇ−９，０μｍ、Ｌきい値電圧Ｖｔｈ−
０，１５Ｖのものを用いた。レベルシフト用ダイオード
ＬＤＩ 、ＬＤ２にはＭＥＳＦＥＴのゲート部と同様の
ショットキー・ダイオードを用いた。
ＥＳＦＥＴ−Ｑｌ 、Ｑ２として、ゲート幅Ｗｇ−１０
，５μｍ ｓ Ｌきい値電圧Ｖｔｈ−−０，２８Ｖのも
のを用い 第１．第２のＤＣＦＬ回路１１．１２の負荷
ＭＥＳＦＥＴ−Ｑ３．Ｑ５として、ゲート幅Ｗｇ−”４
．５μｍｓしきい値電圧Ｖｔｈ−−０，２８Ｖのものを
用い、同じくドライバＭＥＳＦＥＴ−Ｑ４ 、ＱＢとし
て、ゲート幅Ｗｇ−９，０μｍ、Ｌきい値電圧Ｖｔｈ−
０，１５Ｖのものを用いた。レベルシフト用ダイオード
ＬＤＩ 、ＬＤ２にはＭＥＳＦＥＴのゲート部と同様の
ショットキー・ダイオードを用いた。
電源電位はＶＤＤ−３Ｖ、中間電位ＶＳＳは１，５Ｖと
した。このような回路パラメータとしたとき、入力が“
Ｈ”レベル、“Ｌ”レベルのとき各部の電位は次のよう
になる。まず第１のＤＣＦＬ回路１１の入力が“Ｈルー
ベルの場合、レベルシフト回路の第１のＭＥＳＦＥＴ−
Ｑｌのゲート電位はほぼＶＳＳｌ、：等しい１．５ｖで
あり、ＭＥＳＦＥＴＱｌのゲート・ソース間電圧は零と
なり、したがってそのソース電位は１．５Ｖであり、第
２のＭＥＳＦＥＴ−Ｑ２のドレイン電位は、ダイオード
ＬＤＩ、ＬＤ２の順方向電圧降下（２個分）を１．４Ｖ
として、第２のＤＣＦＬ回路］２の入力電位は０．ＩＶ
となる。次の第１のＤＣＦＬ回路１１の入力が“Ｌ″レ
ベル場合、レベルシフト回路１３の第１のＭＥＳＦＥＴ
−Ｑｌのゲート電位は、クランプダイオード１４の順方
向電圧降下（＝０，７Ｖ）によりクランプされるので、
ＶＳＳｌ０．７Ｖ−２，２Ｖである。これにより第１の
ＭＥＳＦＥＴ−Ｑｌのドレイン電流が制限される。
した。このような回路パラメータとしたとき、入力が“
Ｈ”レベル、“Ｌ”レベルのとき各部の電位は次のよう
になる。まず第１のＤＣＦＬ回路１１の入力が“Ｈルー
ベルの場合、レベルシフト回路の第１のＭＥＳＦＥＴ−
Ｑｌのゲート電位はほぼＶＳＳｌ、：等しい１．５ｖで
あり、ＭＥＳＦＥＴＱｌのゲート・ソース間電圧は零と
なり、したがってそのソース電位は１．５Ｖであり、第
２のＭＥＳＦＥＴ−Ｑ２のドレイン電位は、ダイオード
ＬＤＩ、ＬＤ２の順方向電圧降下（２個分）を１．４Ｖ
として、第２のＤＣＦＬ回路］２の入力電位は０．ＩＶ
となる。次の第１のＤＣＦＬ回路１１の入力が“Ｌ″レ
ベル場合、レベルシフト回路１３の第１のＭＥＳＦＥＴ
−Ｑｌのゲート電位は、クランプダイオード１４の順方
向電圧降下（＝０，７Ｖ）によりクランプされるので、
ＶＳＳｌ０．７Ｖ−２，２Ｖである。これにより第１の
ＭＥＳＦＥＴ−Ｑｌのドレイン電流が制限される。
このとき、第２のＤＣＦＬ回路１２の入力電位は、２．
２Ｖ−１，４Ｖ−０，８Ｖとなる。
２Ｖ−１，４Ｖ−０，８Ｖとなる。
こうしてこの実施例によれば、クランプ用ダイオード１
４の働きによって、入力が“Ｌ”レベル時のレベルシフ
ト回路１３の第２のＭＥＳＦＥＴ−Ｑｌの電流値が制限
され、第２のＤＣＦＬ回路１２に過大な電流が流れ込む
ことが防止される。
４の働きによって、入力が“Ｌ”レベル時のレベルシフ
ト回路１３の第２のＭＥＳＦＥＴ−Ｑｌの電流値が制限
され、第２のＤＣＦＬ回路１２に過大な電流が流れ込む
ことが防止される。
第２図は他の実施例の回路構成である。この実施例では
、第１図の実施例におけるクランプ用ダイオード１４に
代って、クランプ用抵抗１５を設けたものである。
、第１図の実施例におけるクランプ用ダイオード１４に
代って、クランプ用抵抗１５を設けたものである。
この実施例によっても、先の実施例と同様の効果が得ら
れる。
れる。
本発明は上記実施例に限られるものではない。
例えば実施例では、ＤＣＦＬ回路を縦積みした場合の上
段ＤＣＦＬ回路の出力を下段ＤＣＦＬ回路に入力する場
合のレベルシフト回路部分を改良したが、縦積み構成で
なくても同様に動作電圧範囲が異なる二つのＤＣＦＬ回
路をレベルシフト回路を介して接続する場合に同様に本
発明を適用することができる。したがって−射的に、第
２のＤＣＦＬ回路の“Ｈ°レベル側の直流電位が第１の
ＤＣＦＬ回路の“Ｌ＃レベル側の第２の直流電位（実施
例の中間電位ＶＳＳ）と同じない場合、例えば“Ｈ″レ
ベル側第１の直流電位（実施例の電源電位Ｖ ＤＤ）の
場合であっても本発明は有効である。
段ＤＣＦＬ回路の出力を下段ＤＣＦＬ回路に入力する場
合のレベルシフト回路部分を改良したが、縦積み構成で
なくても同様に動作電圧範囲が異なる二つのＤＣＦＬ回
路をレベルシフト回路を介して接続する場合に同様に本
発明を適用することができる。したがって−射的に、第
２のＤＣＦＬ回路の“Ｈ°レベル側の直流電位が第１の
ＤＣＦＬ回路の“Ｌ＃レベル側の第２の直流電位（実施
例の中間電位ＶＳＳ）と同じない場合、例えば“Ｈ″レ
ベル側第１の直流電位（実施例の電源電位Ｖ ＤＤ）の
場合であっても本発明は有効である。
［発明の効果］
以上説明したように本発明によれば、動作電圧範囲の異
なるＤＣＦＬ回路をレベルシフト回路を介して接続する
場合に、レベルシフト回路での電流を制限するクランプ
回路を設けることによって、効果的に消費電力の低減を
図ることができる。
なるＤＣＦＬ回路をレベルシフト回路を介して接続する
場合に、レベルシフト回路での電流を制限するクランプ
回路を設けることによって、効果的に消費電力の低減を
図ることができる。
第１図は本発明の一実施例の回路構成を示す図、第２図
は他の実施例の回路構成を示す図、第３図はＤＣＦＬの
縦積み回路構成を示す図、第４図は縦積み回路構成での
レベルシフト回路の構成を示す図、 第５図はＤＣＦＬ回路の直結回路構成を示す図である。 １１・・・第１のＤＣＦＬ回路、１２・・・第２のＤＣ
ＦＬ回路、１３・・・レベルシフト回路、１４・・・ク
ランプ用ダイオード、１５・・・クランプ用抵抗。 出願人代理人 弁理士 鈴江武彦 第 図 第 図
は他の実施例の回路構成を示す図、第３図はＤＣＦＬの
縦積み回路構成を示す図、第４図は縦積み回路構成での
レベルシフト回路の構成を示す図、 第５図はＤＣＦＬ回路の直結回路構成を示す図である。 １１・・・第１のＤＣＦＬ回路、１２・・・第２のＤＣ
ＦＬ回路、１３・・・レベルシフト回路、１４・・・ク
ランプ用ダイオード、１５・・・クランプ用抵抗。 出願人代理人 弁理士 鈴江武彦 第 図 第 図
Claims (2)
- （１）第１の直流電位とこれより低い第２の直流電位と
の間にＤタイプのショットキーゲート型電界効果トラン
ジスタとＥタイプのショットキーゲート型電界効果トラ
ンジスタが直列接続されたインバータを有する第１の論
理回路と、 前記第１または第２の直流電位と第２の直流電位より低
い第３の直流電位との間にＤタイプのショットキーゲー
ト型電界効果トランジスタとＥタイプのショットキーゲ
ート型電界効果トランジスタが直列接続されたインバー
タを有する第２の論理回路と、 ゲートが前記第１の論理回路の出力端子に接続されドレ
インが前記第１の直流電位に接続されたＤタイプの第１
のショットキーゲート型電界効果トランジスタと、この
トランジスタのソースと前記第２の論理回路の入力端子
の間に設けられたレベルシフト用ダイオード、および前
記第２の論理回路の入力端子にドレインが接続され、ゲ
ートとソースが前記第３の直流電位に接続されたＤタイ
プの第２のショットキーゲート型電界効果トランジスタ
により構成されたレベルシフト回路と、前記第１の論理
回路の出力端子に設けられてその出力の“Ｈ”レベル電
位を制限するクランプ回路と、 を備えたことを特徴とする電界効果トランジスタ回路。 - （２）前記クランプ回路はダイオードまたは抵抗である
ことを特徴とする請求項１記載の電界効果トランジスタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229217A JPH04109714A (ja) | 1990-08-29 | 1990-08-29 | 電界効果トランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2229217A JPH04109714A (ja) | 1990-08-29 | 1990-08-29 | 電界効果トランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109714A true JPH04109714A (ja) | 1992-04-10 |
Family
ID=16888663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2229217A Pending JPH04109714A (ja) | 1990-08-29 | 1990-08-29 | 電界効果トランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188718A (ja) * | 1992-12-15 | 1994-07-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6904823B2 (en) | 2002-04-03 | 2005-06-14 | Immersion Corporation | Haptic shifting devices |
-
1990
- 1990-08-29 JP JP2229217A patent/JPH04109714A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188718A (ja) * | 1992-12-15 | 1994-07-08 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6904823B2 (en) | 2002-04-03 | 2005-06-14 | Immersion Corporation | Haptic shifting devices |
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