CN117477918B - 驱动信号输入检测电路、GaN栅驱动器和MOSFET栅驱动器 - Google Patents

驱动信号输入检测电路、GaN栅驱动器和MOSFET栅驱动器 Download PDF

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Abstract

本发明公开了驱动信号输入检测电路、GaN栅驱动器和MOSFET栅驱动器，涉及集成电路设计技术领域，包括：沿驱动信号输入至输出的方向，依次连接有输入保护、迟滞检测、电平位移和输出整形；其中，输入保护、迟滞检测、电平位移和输出整形的接地为栅驱动器的信号地，输出整形的供电电压源为栅驱动器的供电电压源；在迟滞检测与供电电压之间连接一个电源缓冲器，电源缓冲器产生一个相对于所述信号地的电源轨对迟滞检测进行供电；电源缓冲器产生的电源轨和栅驱动器连接的供电电压源共同作为电平位移的供电电压源。本发明利用电源缓冲器对内部电源和地之间的电压抖动进行过滤，能够在不衰减速度的情况下显著提升对电源‑地之间电压大幅度抖动的抗干扰能力。

Description

驱动信号输入检测电路、GaN栅驱动器和MOSFET栅驱动器
技术领域
本发明涉及集成电路设计技术领域，更具体地说，它涉及驱动信号输入检测电路、GaN栅驱动器和MOSFET栅驱动器。
背景技术
GaN功率器件相比于Si基功率MOSFET更小的器件优值和更高的击穿电压使得其能够进一步提升功率转换系统的工作频率、效率和功率密度。以上优势使得GaN功率器件可以应用在输出功率从几瓦至几千瓦的场景中，比如快充电源、服务器电源、激光雷达、逆变器、新能源汽车等消费、工业和汽车类应用领域。
GaN功率器件栅驱动电路作为GaN功率器件的控制电路，其抗噪声能力、可靠性及速度等性能是能否发挥GaN功率器件优势的决定性因素之一。如图1所示，图1所示为栅驱动芯片裸片通过封装和PCB走线与GaN功率器件、供电电压vdd、信号地send以及输入端IN互联的电路图。在图1中，栅驱动芯片裸片和供电电压vdd以及信号地send之间分别存在寄生电感LVDD和LSGND，LVDD和LSGND中都包含封装和PCB走线中的寄生电感。GaN功率器件通常具有很短的栅极切换时间（即开关时间），这主要由两方面决定：一方面，为了实现GaN功率器件的快速开关，以发挥GaN功率器件高频、高效率的优势，GaN栅驱动芯片通常具有安培级的输出拉电流ISource和灌电流ISink；另一方面，GaN功率器件本身具有很小的输入电容，通常为几十至几百pF级。极短的栅极切换时间和高的栅驱动输出拉灌电流使得在GaN功率器件的开启和关断过程中，栅驱动回路中存在很高的拉灌电流变化率dI Source/dt和dI Sink/dt，在激光雷达等高速应用中，dI Source/dt和dI Sink/dt甚至会达到每纳秒十几安培。在器件开启回路中的dI Source/dt和寄生电感LVDD的共同作用下，栅驱动芯片裸片中的供电电压vdd中会产生抖动；同理，器件关断回路中的dISink/dt和寄生电感LSGND会引起sgnd中的地弹。vdd中的抖动和sgnd中的地弹最终导致内部供电电压vdd-sgnd产生电压抖动噪声。对于GaN栅驱动芯片而言，高dI Source/dt和dI Sink/dt导致vdd-sgnd的抖动幅度较大，尤其是在大驱动输出电流的高速应用中。
驱动信号输入检测电路作为GaN栅驱动器的输入驱动信号与内部电路之间的接口电路，通常起着接收和检测宽电压范围的输入PWM方波信号的作用。如图2所示，图2所示为GaN栅驱动器中传统驱动信号输入检测电路的系统框图，由输入保护、迟滞检测和输出整形三部分构成。传统输入检测电路的抗vdd-sgnd抖动噪声的能力较弱，在vdd-sgnd抖动幅度较大的高速驱动应用中，大幅度的vdd-sgnd抖动噪声很容易造成迟滞检测部分的检测阈值发生大幅度的变化，从而极大增加了对输入驱动电平的误检测风险。以上问题限制了GaN驱动器中传统驱动信号输入检测电路的应用范围，使得其难以应用于具有大驱动输出电流、高输出驱动信号转换速率的GaN栅驱动器中。
发明内容
针对上述GaN栅驱动器中传统的驱动信号输入检测电路所存在的不足，本申请的目的是提供一种驱动信号输入检测电路、GaN栅驱动器和MOSFET栅驱动器，本发明利用电源缓冲器对内部电源和地之间电压抖动进行过滤，能够在不衰减速度的情况下显著提升对电源-地之间电压大幅度抖动的抗干扰能力，使之能够应用于具有大驱动输出电流、高输出切换速率的GaN栅驱动器或者MOSFET栅驱动器中，实现应用范围的拓展。
本申请的上述技术目的是通过以下技术方案得以实现的：
本发明的第一方面，提供了一种驱动信号输入检测电路，应用于栅驱动器，包括：
沿驱动信号输入至输出的方向，依次连接有输入保护、迟滞检测、电平位移和输出整形；其中，所述输入保护、迟滞检测、电平位移和输出整形的接地为栅驱动器的信号地，所述输出整形的供电电压源为栅驱动器连接的供电电压源；
在所述迟滞检测与供电电压之间连接一个电源缓冲器，所述电源缓冲器产生一个相对于所述信号地的电源轨对所述迟滞检测进行供电；
所述电源缓冲器产生的电源轨和栅驱动器连接的供电电压源共同作为所述电平位移的供电电压源。
在一种实现方式中，所述电源缓冲器包括双极型晶体管NPN、NMOS管NM1、NMOS管NM2、电阻R1、电阻R2、电容C1和电容C2；
所述电阻R1的一端分别与电容C1的一端、NMOS管NM1的漏极和双极型晶体管NPN的基极连接；
所述NMOS管NM1的源极、栅极和衬底均与信号地连接，所述电容C1的另一端与信号地连接；
所述双极型晶体管NPN的发射极与电阻R2的一端和电容C2的另一端连接，所述双极型晶体管NPN的发射极产生所述电源轨；
所述NMOS管NM2的漏极和栅极均与电阻R2的另一端连接，所述NMOS管NM2的源极和电容C2的一端均与信号地连接；
所述电阻R1的另一端和双极型晶体管NPN的集电极均与栅驱动器的供电电压源连接；
所述NMOS管NM2的衬底与信号地连接。
在一种实现方式中，所述输入保护包括电阻R3和NMOS管NM3；
所述电阻R3的一端与驱动信号的输入端IN连接，电阻R3的另一端与NMOS管NM3的漏极连接，所述NMOS管NM3的栅极与信号地连接，所述NMOS管NM3的源极和衬底均与信号地连接。
在一种实现方式中，所述迟滞检测包括PMOS管PM1、PMOS管PM2、PMOS管PM3和NMOS管NM4；
所述双极型晶体管NPN的发射极与PMOS管PM1的源极连接，双极型晶体管NPN的发射极还与MOS管PM1、PMOS管PM2、PMOS管PM3的衬底连接；
所述PMOS管PM1、PMOS管PM2、NMOS管NM4的栅极分别与电阻R3的另一端和NMOS管NM3的漏极连接；
所述PMOS管PM1的漏极分别与PMOS管PM2和PMOS管PM3的源极连接；
所述PMOS管PM2的漏极分别与PMOS管PM3的栅极和NMOS管NM4的漏极连接；
所述PMOS管PM3的漏极与信号地连接；
所述NMOS管NM4的源极和衬底均与信号地连接。
在一种实现方式中，所述电平位移包括PMOS管PM4、PMOS管PM5、NMOS管NM5、NMOS管NM6以及CMOS反相器INV1；
所述双极型晶体管NPN的发射极与CMOS反相器INV1的电源端连接；
所述CMOS反相器INV1的输入端分别与PMOS管PM2的漏极、PMOS管PM3的栅极、NMOS管NM4的漏极和NMOS管NM5的栅极连接；
所述CMOS反相器INV1的输出端与NMOS管NM6的栅极连接，CMOS反相器INV1的接地端与信号地连接；
所述NMOS管NM5的源极和衬底均与信号地连接，NMOS管NM5的漏极分别与PMOS管PM4的漏极和PMOS管PM5的栅极连接；
所述NMOS管NM6的源极和衬底均与信号地连接，NMOS管NM6的漏极分别与PMOS管PM4的栅极和PMOS管PM5的漏极连接；
所述PMOS管PM4的漏极与PMOS管PM5的栅极连接，所述PMOS管PM5的漏极与PMOS管PM4的栅极连接；
所述PMOS管PM4的源极和衬底均与栅驱动器的供电电压源连接；
所述PMOS管PM5的源极和衬底均与栅驱动器的供电电压源连接。
在一种实现方式中，所述输出整形为CMOS反相器INV2；
所述PMOS管PM4的栅极、PMOS管PM5的漏极和NMOS管NM6的漏极均与CMOS反相器INV2的输入端连接；
所述CMOS反相器INV2的电源端与栅驱动器的供电电压源连接，所述CMOS反相器INV2的接地端与信号地连接，所述CMOS反相器INV2的输出端作为输入检测电路的输出端。
在一种实现方式中，将所述电源缓冲器的双极型晶体管NPN替换为NMOS管NM；其中，所述电阻R1的一端与NMOS管NM的栅极连接；所述NMOS管NM的源极与电阻R2的一端和电容C2的另一端连接，所述NMOS管NM的源极产生所述电源轨；所述电阻R1的另一端和NMOS管NM的漏极均与栅驱动器的供电电压源连接。
在一种实现方式中，在所述迟滞检测中加入与所述NMOS管NM4的源极短接的NMOS管NM7；
所述NMOS管NM4的源极分别与NMOS管NM7的栅极和漏极连接，所述NMOS管NM4的衬底与NMOS管NM7的衬底连接后接入信号地，所述NMOS管NM7的源极与信号地连接。
本发明的第二方面，提供了一种GaN栅驱动器，包括如本发明的第一方面提供的驱动信号输入检测电路。
本发明的第三方面，提供了一种MOSFET栅驱动器，包括如本发明的第一方面提供的驱动信号输入检测电路。
与现有技术相比，本申请具有以下有益效果：
本发明提供的一种驱动信号输入检测电路，利用电源缓冲器对内部电源和地之间电压抖动进行过滤，能够在不衰减速度的情况下显著提升对电源-地之间电压大幅度抖动的抗干扰能力，使之能够应用于具有大驱动输出电流、高输出切换速率的GaN栅驱动器或者MOSFET栅驱动器中，实现应用范围的拓展。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为现有技术中的GaN栅驱动芯片中由于电源、地与裸片之间的互联寄生电感和高输出拉灌电流变化率两个因素引起的内部电源抖动及地弹原理示意图；
图2为现有技术中的GaN栅驱动器中传统驱动信号输入检测电路系统框图；
图3示出了本发明实施例提供的一种驱动信号输入检测电路的系统框图；
图4示出了本发明实施例提供的驱动信号输入检测电路第一种电路结构的结构示意图；
图5示出了本发明实施例提供的驱动信号输入检测电路第二种电路结构的结构示意图；
图6示出了本发明实施例提供的驱动信号输入检测电路第一种电路结构的检测阈值；
图7示出了本发明实施例提供的驱动信号输入检测电路第一种电路结构的瞬态仿真图；
图8示出了本发明实施例提供的驱动信号输入检测电路第二种电路结构的在NMOS晶体管NM的衬底接信号地sgnd情况下的检测阈值图；
图9示出了本发明实施例提供的驱动信号输入检测电路第二种电路结构的在NMOS晶体管NM的衬底接信号地sgnd情况下的瞬态仿真图；
图10示出了本发明实施例提供的驱动信号输入检测电路第二种电路结构在NMOS晶体管NM的衬底和源极短接情况下的检测阈值图；
图11示出了本发明实施例提供的驱动信号输入检测电路第二种电路结构在NMOS晶体管NM的衬底和源极短接情况下的瞬态仿真图。
实施方式
在下文中，可在本申请的各种实施例中使用的术语“包括”或“可包括”指示所申请的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本申请的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。
在本申请的各种实施例中，表述“或”或“B或/和C中的至少一个”包括同时列出的文字的任何组合或所有组合。例如，表述“B或C”或“B或/和C中的至少一个”可包括B、可包括C或可包括B和C二者。
在本申请的各种实施例中使用的表述（诸如“第一”、“第二”等）可修饰在各种实施例中的各种组成元件，不过可不限制相应组成元件。例如，以上表述并不限制所述元件的顺序和/或重要性。以上表述仅用于将一个元件与其它元件区别开的目的。例如，第一用户装置和第二用户装置指示不同用户装置，尽管二者都是用户装置。例如，在不脱离本申请的各种实施例的范围的情况下，第一元件可被称为第二元件，同样地，第二元件也可被称为第一元件。
为使本申请的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本申请作进一步的详细说明，本申请的示意性实施方式及其说明仅用于解释本申请，并不作为对本申请的限定。
请参考图3，图3示出了本发明实施例提供的一种驱动信号输入检测电路的系统框图，驱动信号输入检测电路应用于栅驱动器，如图3所示，包括：沿驱动信号输入至输出的方向，依次连接有输入保护、迟滞检测、电平位移和输出整形；其中，所述输入保护、迟滞检测、电平位移和输出整形的接地为栅驱动器的信号地，所述输出整形的供电电压源为栅驱动器连接的供电电压源；在所述迟滞检测与供电电压之间连接一个电源缓冲器，所述电源缓冲器产生一个相对于所述信号地的电源轨对所述迟滞检测进行供电；所述电源缓冲器产生的电源轨和栅驱动器连接的供电电压源共同作为所述电平位移的供电电压源。
本实施例提供的驱动信号输入检测电路的电路结构的工作原理是：输入保护，用于保护迟滞检测中输入晶体管的栅极氧化层，为栅极积累的电荷提供泄放通道；
电源缓冲器，用于产生一个相对于信号地sgnd的电源轨Vbuff，使得电源轨Vbuff相对于信号地sgnd的电压变化幅度显著减小，并且通过电源轨Vbuff对迟滞检测进行供电，从而减小供电电压vdd和信号地sgnd之间电压大幅度抖动引起的输入检测阈值的变化；迟滞检测，用于检测输入端IN的驱动信号的直流电平，输出栅驱动器应该开启或者关断功率管，并输出相应的逻辑判断信号；电平位移，用于将电源轨Vbuff和信号地sgnd之间的迟滞检测输出的逻辑判断信号转换为电源轨vdd和信号地sgnd之间的逻辑判断信号；输出整形，用于提高电平位移对后级电路的驱动能力，实现逻辑判断信号的整形输出。
在一些实施例中，所述电源缓冲器包括双极型晶体管NPN、NMOS管NM1、NMOS管NM2、电阻R1、电阻R2、电容C1和电容C2；所述电阻R1的一端分别与电容C1的一端、NMOS管NM1的漏极和双极型晶体管NPN的基极连接；所述NMOS管NM1的源极、栅极和衬底均与信号地连接，所述电容C1的另一端与信号地连接；所述双极型晶体管NPN的发射极与电阻R2的一端和电容C2的另一端连接，所述双极型晶体管NPN的发射极产生所述电源轨；所述NMOS管NM2的漏极和栅极均与电阻R2的另一端连接，所述NMOS管NM2的源极和电容C2的一端均与信号地连接；所述电阻R1的另一端和双极型晶体管NPN的集电极均与栅驱动器的供电电压源连接；所述NMOS管NM2的衬底与信号地连接。
在本实施例中，请参考图4，图4示出了本发明实施例提供的驱动信号输入检测电路第一种电路结构的结构示意图，需要说明的是，在图4的驱动信号输入检测电路第一种电路结构中，电路中的所有MOSFET晶体管和双极型晶体管均为低压晶体管。
电源缓冲器由双极型晶体管NPN，NMOS管NM1、NMOS管NM2，电阻R1、电阻R2和电容C1、电容C2构成。
在电源缓冲器中，电阻R1和栅源短接的NMOS管NM1管构成二级ESD保护电路，在信号地vdd引脚的二级静电放电(electrostatic discharge, ESD)保护电路的基础上，进一步的保护双极型晶体管NPN，因过大的基极电流造成集电极的电流过流；电阻R1和电容C1构成的低通滤波电路对vdd-sgnd电压进行过滤，获得相对于信号地sgnd抖动幅度很小的电源电压V1作为双极型晶体管NPN的基极的恒定偏置；在双极型晶体管NPN的源端产生对迟滞检测供电的电源轨Vbuff，通过双极型晶体管NPN、电阻R2和NMOS管NM2构成的射极跟随器，Vbuff-sgnd中的噪声抖动相比于V1-sgnd可以进一步减小，从双极型晶体管NPN的发射极产生用于对迟滞检测供电的电源轨的方式也实现了相对强的带载能力；电容C2一方面进一步减小Vbuff-sgnd中的噪声抖动，另一方面用于在迟滞检测和电平位移工作过程中提升电源缓冲器的带载能力，减小负载电流在Vbuff-sgnd中引起的波动幅度。因此，在栅驱动器正常工作状态下，电源缓冲器最终可以实现小幅度的Vbuff-sgnd电压波动，获得相比于V1和vdd更干净的电源轨Vbuff。电阻R2和NMOS管NM2管一方面用于确定电源缓冲器的静态（输入端IN固定为0V或者vdd电压）电流，从而确定静态情况下电源轨Vbuff的电压值V buff1；另一方面用于调整双极型晶体管NPN在静态时的跨导，进而调整电源缓冲器的输出阻抗，确保输入端IN的电压从0V上升到正向迟滞翻转点时，电源轨Vbuff的下降幅值足够小。假设供电电压vdd为V DD，则电源轨Vbuff的电压值V buff1满足公式（1）：
(1)
其中，V gsNM2为NM2管的栅源电压，μ n为电子迁移率，C ox为NMOS管单位面积栅氧电容，(W/L)NM2为NM2管的宽长比，V THN为NMOS管阈值电压，I S为双极型晶体管饱和电流，V T=kT/q，k是玻尔兹曼常数，T是温度，q是电子电荷量。根据双极型晶体管的电流-电压特性，不同的电阻R 2取值和NMOS管NM2尺寸下，V buff1基本稳定在PN结导通压降附近。迟滞检测产生判断输入端IN的输入信号为逻辑低或高的检测阈值，通过单边施密特触发器实现，该方式为迟滞检测的一种实现方式。假设输入端IN的输入驱动信号上升过程的检测阈值为V IH_1，下降过程的检测阈值为V IL_1，PMOS管PM1与PMOS管PM2串联后等效PMOS管的宽长比为(W/L)eqPM，则V IH_1和V IL_2分别由公式（2）、（3）确定。
(2)
(3)
其中，μ p 为空穴迁移率，V THP为PMOS管阈值电压。(W/L)NM4为NM4管的宽长比，(W/L)PM1为PM1管的宽长比，(W/L)PM3为PM3管的宽长比。V buff1_IH和V buff1_IL分别表示与V IH_1和V IL_1相对应的Vbuff电压值，V buff1_IH和V buff1_IL略小于V buff1；V buff1_IH相对于V buff1的偏差由NPN管在静态时的跨导和迟滞检测输入上升到V IH_1时电源缓冲器的输出电流共同决定，V buff1_IL相对于V buff1的偏差由双极型晶体管NPN在静态时的跨导和迟滞检测输入下降到V IL_1时电源缓冲器的输出电流共同决定，双极型晶体管NPN在静态时较大的跨导确保了V buff1_IH、V buff1_IL相对于V buff1较小的偏差量，增加双极型晶体管NPN的静态电流可以减小以上偏差量。相比于GaN栅驱动器中传统输入检测电路中的迟滞检测而言，因为V buff1比V DD低，所以采用较小的NM4管宽长比即可实现相同的上升翻转阈值，从而减小了迟滞检测的传输延时，可以保证本发明实施例提出的驱动信号输入检测电路的传输速度不发生衰减。电源缓冲器中采用RC滤波和射极跟随器产生电源轨Vbuff的方式，可以在使用较小的电容C1并且不衰减速度的情况下显著提升驱动信号输入检测电路的抗vdd-sgnd噪声能力，节省了面积。
在一些实施例中，请参考图4，所述输入保护包括电阻R3和NMOS管NM3；所述电阻R3的一端与驱动信号的输入端IN连接，电阻R3的另一端与NMOS管NM3的漏极连接，所述NMOS管NM3的栅极与信号地连接，所述NMOS管NM3的源极和衬底均与信号地连接。
在本实施例中，输入保护单元由电阻R3和NMOS管NM3构成的二级静电放电(electrostatic discharge, ESD)保护电路。
在一些实施例中，请参考图4，所述迟滞检测包括PMOS管PM1、PMOS管PM2、PMOS管PM3和NMOS管NM4；所述双极型晶体管NPN的发射极与PMOS管PM1的源极连接，双极型晶体管NPN的发射极还与MOS管PM1、PMOS管PM2、PMOS管PM3的衬底连接；所述PMOS管PM1、PMOS管PM2、NMOS管NM4的栅极分别与电阻R3的另一端和NMOS管NM3的漏极连接；所述PMOS管PM1的漏极分别与PMOS管PM2和PMOS管PM3的源极连接；所述PMOS管PM2的漏极分别与PMOS管PM3的栅极和NMOS管NM4的漏极连接；所述PMOS管PM3的漏极与信号地连接；所述NMOS管NM4的源极和衬底均与信号地连接。
在一些实施例，请参考图4，所述电平位移包括PMOS管PM4、PMOS管PM5、NMOS管NM5、NMOS管NM6以及CMOS反相器INV1；所述双极型晶体管NPN的发射极与CMOS反相器INV1的电源端连接；所述CMOS反相器INV1的输入端分别与PMOS管PM2的漏极、PMOS管PM3的栅极、NMOS管NM4的漏极和NMOS管NM5的栅极连接；所述CMOS反相器INV1的输出端与NMOS管NM6的栅极连接，CMOS反相器INV1的接地端与信号地连接；所述NMOS管NM5的源极和衬底均与信号地连接，NMOS管NM5的漏极分别与PMOS管PM4的漏极和PMOS管PM5的栅极连接；所述NMOS管NM6的源极和衬底均与信号地连接，NMOS管NM6的漏极分别与PMOS管PM4的栅极和PMOS管PM5的漏极连接；所述PMOS管PM4的漏极与PMOS管PM5的栅极连接，所述PMOS管PM5的漏极与PMOS管PM4的栅极连接；所述PMOS管PM4的源极和衬底均与栅驱动器的供电电压源连接；所述PMOS管PM5的源极和衬底均与栅驱动器的供电电压源连接。
在一些实施例中，请参考图4，所述输出整形为CMOS反相器INV2；所述PMOS管PM4的栅极、PMOS管PM5的漏极和NMOS管NM6的漏极均与CMOS反相器INV2的输入端连接；所述CMOS反相器INV2的电源端与栅驱动器的供电电压源连接，所述CMOS反相器INV2的接地端与信号地连接，所述CMOS反相器INV2的输出端作为输入检测电路的输出端。
在一些实施例中，将所述电源缓冲器的双极型晶体管NPN替换为NMOS管NM；其中，所述电阻R1的一端与NMOS管NM的栅极连接；所述NMOS管NM的源极与电阻R2的一端和电容C2的另一端连接，所述NMOS管NM的源极产生所述电源轨；所述电阻R1的另一端和NMOS管NM的漏极均与栅驱动器的供电电压源连接。在所述迟滞检测中加入与所述NMOS管NM4的源极短接的NMOS管NM7；所述NMOS管NM4的源极分别与NMOS管NM7的栅极和漏极连接，所述NMOS管NM4的衬底与NMOS管NM7的衬底连接后接入信号地，所述NMOS管NM7的源极与信号地连接。
请参考图5所示，图5示出了本发明实施例提供的驱动信号输入检测电路第二种电路结构的结构示意图，如图5所示，该电路中的所有MOSFET晶体管均为低压管。图5与图4的第一种电路结构的区别在于，电源缓冲器中采用NMOS晶体管NM代替双极型晶体管NPN，用于产生电源轨Vbuff，在迟滞检测中加入栅源短接的NMOS管NM7，以及电源缓冲器中R1和NM1构成的二级ESD保护电路用于泄放NM管栅极积累的电荷，避免其栅氧击穿。其余器件的功能和第一种电路结构相同。静态时电源轨Vbuff的电压值V buff2满足公式（4）：
(4)
其中，V THNM为NM管阈值电压，V THNM会随着NMOS晶体管NM衬底接法的不同而改变。(W/L)NM2为NM2管的宽长比，(W/L)NM为NM管的宽长比。当NMOS晶体管NM衬底接信号地sgnd的情况下，V THNM高于V THN，导致V buff2值下降，进而导致迟滞检测中PMOS管PM1、PMOS管PM2的上拉能力下降，在实现和第一种电路结构相同的检测阈值翻转点的情况下，为了减小PMOS管PM1、PMOS管PM2的面积，在迟滞检测中加入NMOS管NM7。假设第二种电路结构中输入端IN的输入驱动信号上升过程的检测阈值为V IH_2，下降过程的检测阈值为V IL_2，PMOS管PM1与PMOS管PM2串联后等效PMOS管的宽长比为(W/L)eqPM，则在驱动信号输入检测电路第二种电路结构中的V IH_2和V IL_2分别由公式（5）、（6）和（7）确定，具体如下：
(5)
(6)
(7)
其中，(W/L)NM7为NM7管的宽长比。V buff2_IH和V buff2_IL分别表示与V IH_2和V IL_2相对应的Vbuff电压值，V buff2_IH和V buff2_IL略小于V buff2；V buff2_IH相对于V buff2的偏差由NM管在静态时的跨导和迟滞检测输入上升到V IH_2时电源缓冲器的输出电流共同决定，V buff2_IL相对于V buff2的偏差由NMOS管NM在静态时的跨导和迟滞检测输入下降到V IL_2时电源缓冲器的输出电流共同决定，增加NMOS管NM的宽长比和静态电流可以减小V buff2_IH、V buff2_IL相对于V buff2的偏差量。从公式(5)可以看出，加入NM7管后，在V buff2_IH由于NMOS管NM的衬底接地而降低的情况下，无需过多增加PMOS管PM1和PMOS管PM2的宽长比可实现和第一种实施例相同的上升沿翻转阈值；在确定PMOS管PM1、PMOS管PM2、NMOS管NM4和NMOS管NM7的宽长比的情况下可同时确定V IH_2和NM7管栅源电压V gsNM7。相比于传统输入检测电路中的迟滞检测而言，因为V buff2比V DD低，所以第二种电路结构仍然可以采用较小的NMOS管NM4的宽长比实现相同的上升翻转阈值，以保证输入检测电路的传输速度不发生衰减。电源缓冲器中采用RC滤波和源极跟随器产生电源轨Vbuff的方式，同样可以在使用较小的电容C1值并且不衰减速度的情况下显著提升驱动信号输入检测电路的抗vdd-sgnd噪声能力，以节省面积。
需要说明的是，上文叙述的公式（1）至（7）中，涉及到的下标PMx和NMx均是与本申请的PMOS管PMx和NMOS管NMx相对应的，例如PM1是指PMOS管PM1，NM2是指NMOS管NM2。
图6和图7分别为本发明实施例提供的驱动信号输入检测电路第一种电路结构的检测阈值和瞬态仿真图。如图6所示，输入上升和下降检测阈值点电压分别为2.135V和1.455V；Vbuff-sgnd静态电压为4.35V，由于双极型晶体管NPN的高跨导特性，在上升和下降阈值点处Vbuff-sgnd相对于静态值的减小量仅仅为163mV和249mV。如图7所示，输入端IN输入PWM方波（动态），在栅驱动输出大电流和电源、地寄生电感导致vdd-sgnd的抖动幅度达到1.86V的情况下，Vbuff-sgnd电源轨的抖动幅度为301mV，相比于vdd-sgnd的抖动幅度下降了约6倍，显示出了提出的输入检测电路优异的抗vdd-sgnd噪声抖动的能力；从输入到输出的上升沿和下降沿传输延时分别为536.6ps和871.9ps，显示了电路良好的速度特性。
图8和图9分别为本发明实施例提供的驱动信号输入检测电路第二种电路结构在晶体管NM衬底接sgnd情况下的检测阈值和瞬态仿真图。如图8所示，由于NMOS管NM的衬底偏置效应，Vbuff-sgnd的静态电压为3.49V。在输入上升和下降检测阈值点电压和第一种实施例接近的情况下（V IH_2=2.145V，V IL_2=1.445V），由于NMOS管NM的高跨导特性，在上升和下降阈值点处Vbuff-sgnd相对于静态值的减小量和第一种实施例接近，仅仅为106mV和214mV。如图9所示，在vdd-sgnd的抖动幅度达到1.87V的情况下，Vbuff-sgnd电源轨的抖动幅度为156mV，相比于vdd-sgnd的抖动幅度下降了约12倍，同样显示出了输入检测电路优异的抗vdd-sgnd噪声抖动的能力；从输入到输出的上升沿和下降沿传输延时分别为859.3ps和985.5ps，同样显示了电路良好的速度特性。
图10和图11分别为本发明实施例提供的驱动信号输入检测电路第二种电路结构在NMOS管NM的衬底和源极短接情况下的检测阈值和瞬态仿真图。如图10所示，由于NMOS管NM消除了衬底偏置效应的影响，Vbuff-sgnd的静态电压相比NMOS管NM的衬底接地的情况更高，其静态电压值为4.31V；在上升和下降检测阈值与NMOS管NM的衬底接地情况下相同，并且NMOS管NM的静态电流和宽长比不变的情况下（跨导不变），由于Vbuff-sgnd静态电压的上升导致在检测阈值点处电源缓冲器输出电流增大，使得在上升和下降阈值点处Vbuff-sgnd相对于静态值的减小量有所上升，分别为291mV和402mV。如图11所示，在vdd-sgnd的抖动幅度达到1.74V的情况下，Vbuff-sgnd电源轨的抖动幅度为283mV，相比于vdd-sgnd的抖动幅度下降了约6倍，同样显示出了电路优异的抗vdd-sgnd噪声抖动的能力，由于动态时迟滞检测和CMOS反相器INV1的工作电流增大，导致抖动幅度下降倍数相比于NM管衬底接地情况下减小；在保证上升和下降检测阈值不变的情况下，根据公式(5)，上升阈值点处更高的V buff2_IH导致NMOS管NM4的宽长比增大，从而增大了迟滞检测的下拉能力和输出寄生电容，使得上升沿传输延时相比于NMOS管NM 衬底接信号地sgnd的情况减小，为499ps，下降沿传输延时相比于NMOS管NM的衬底接信号地sgnd的情况增大，为1.14ns。
综上所述，本发明提出的驱动信号输入检测电路通过电源缓冲器对电源电压vdd-sgnd中的噪声电压进行过滤，相比于GaN栅驱动器中传统驱动信号输入检测电路，可以在不衰减传输延时，不过多增加面积的情况下显著提升抗vdd-sgnd噪声抖动的能力，降低由于大幅度vdd-sgnd噪声抖动引起的输入信号检测阈值的偏移以及输入误检测的风险。以上优点使得本发明实施例提出的驱动信号输入检测电路可以应用于具有大驱动输出电流、高输出电压转换速率的GaN栅驱动器中，相比于GaN栅驱动器中传统驱动信号输入检测电路的应用范围更宽。
此外，本发明实施例提出的驱动信号输入检测电路也适用于MOSFET栅功率器的驱动电路中，相比于MOSFET栅功率器中传统驱动信号输入检测电路，可以在不衰减传输延时，不过多增加面积的情况下显著提升抗vdd-sgnd噪声抖动的能力，降低由于大幅度vdd-sgnd噪声抖动引起的输入信号检测阈值的偏移以及输入误检测的风险。以上优点使得本发明实施例提出的驱动信号输入检测电路可以应用于具有大驱动输出电流、高输出电压转换速率的MOSFET栅功率器中，相比于MOSFET栅功率器中传统驱动信号输入检测电路的应用范围更宽。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种驱动信号输入检测电路，其特征在于，应用于栅驱动器，包括：沿驱动信号输入至输出的方向，依次连接有输入保护、迟滞检测、电平位移和输出整形；其中，所述输入保护、迟滞检测、电平位移和输出整形的接地为栅驱动器的信号地，所述输出整形的供电电压为栅驱动器连接的供电电压源；
在所述迟滞检测与供电电压源之间连接一个电源缓冲器，所述电源缓冲器产生一个相对于所述信号地的电源轨对所述迟滞检测进行供电；
所述电源缓冲器产生的电源轨和栅驱动器连接的供电电压源共同作为所述电平位移的供电电压源；
其中，所述电源缓冲器包括双极型晶体管NPN、NMOS管NM1、NMOS管NM2、电阻R1、电阻R2、电容C1和电容C2；
所述电阻R1的一端分别与电容C1的一端、NMOS管NM1的漏极和双极型晶体管NPN的基极连接；
所述NMOS管NM1的源极、栅极和衬底均与信号地连接，所述电容C1的另一端与信号地连接；
所述双极型晶体管NPN的发射极与电阻R2的一端和电容C2的另一端连接，所述双极型晶体管NPN的发射极产生所述电源轨；
所述NMOS管NM2的漏极和栅极均与电阻R2的另一端连接，所述NMOS管NM2的源极和电容C2的一端均与信号地连接；
所述电阻R1的另一端和双极型晶体管NPN的集电极均与栅驱动器的供电电压源连接；
所述NMOS管NM2的衬底与信号地连接。
2.根据权利要求1所述的驱动信号输入检测电路，其特征在于，所述输入保护包括电阻R3和NMOS管NM3；
所述电阻R3的一端与驱动信号的输入端IN连接，电阻R3的另一端与NMOS管NM3的漏极连接，所述NMOS管NM3的栅极与信号地连接，所述NMOS管NM3的源极和衬底均与信号地连接。
3.根据权利要求2所述的驱动信号输入检测电路，其特征在于，所述迟滞检测包括PMOS管PM1、PMOS管PM2、PMOS管PM3和NMOS管NM4；
所述双极型晶体管NPN的发射极与PMOS管PM1的源极连接，双极型晶体管NPN的发射极还与MOS管PM1、PMOS管PM2、PMOS管PM3的衬底连接；
所述PMOS管PM1、PMOS管PM2、NMOS管NM4的栅极分别与电阻R3的另一端和NMOS管NM3的漏极连接；
所述PMOS管PM1的漏极分别与PMOS管PM2和PMOS管PM3的源极连接；
所述PMOS管PM2的漏极分别与PMOS管PM3的栅极和NMOS管NM4的漏极连接；
所述PMOS管PM3的漏极与信号地连接；
所述NMOS管NM4的源极和衬底均与信号地连接。
4.根据权利要求3所述的驱动信号输入检测电路，其特征在于，所述电平位移包括PMOS管PM4、PMOS管PM5、NMOS管NM5、NMOS管NM6以及CMOS反相器INV1；
所述双极型晶体管NPN的发射极与CMOS反相器INV1的电源端连接；
所述CMOS反相器INV1的输入端分别与PMOS管PM2的漏极、PMOS管PM3的栅极、NMOS管NM4的漏极和NMOS管NM5的栅极连接；
所述CMOS反相器INV1的输出端与NMOS管NM6的栅极连接，CMOS反相器INV1的接地端与信号地连接；
所述NMOS管NM5的源极和衬底均与信号地连接，NMOS管NM5的漏极分别与PMOS管PM4的漏极和PMOS管PM5的栅极连接；
所述NMOS管NM6的源极和衬底均与信号地连接，NMOS管NM6的漏极分别与PMOS管PM4的栅极和PMOS管PM5的漏极连接；
所述PMOS管PM4的漏极与PMOS管PM5的栅极连接，所述PMOS管PM5的漏极与PMOS管PM4的栅极连接；
所述PMOS管PM4的源极和衬底均与栅驱动器的供电电压源连接；
所述PMOS管PM5的源极和衬底均与栅驱动器的供电电压源连接。
5.根据权利要求4所述的驱动信号输入检测电路，其特征在于，所述输出整形为CMOS反相器INV2；
所述PMOS管PM4的栅极、PMOS管PM5的漏极和NMOS管NM6的漏极均与CMOS反相器INV2的输入端连接；
所述CMOS反相器INV2的电源端与栅驱动器的供电电压源连接，所述CMOS反相器INV2的接地端与信号地连接，所述CMOS反相器INV2的输出端作为输入检测电路的输出端。
6.根据权利要求1所述的驱动信号输入检测电路，其特征在于，将所述电源缓冲器的双极型晶体管NPN替换为NMOS管NM；其中，所述电阻R1的一端与NMOS管NM的栅极连接；所述NMOS管NM的源极与电阻R2的一端和电容C2的另一端连接，所述NMOS管NM的源极产生所述电源轨；所述电阻R1的另一端和NMOS管NM的漏极均与栅驱动器的供电电压源连接。
7.根据权利要求6所述的驱动信号输入检测电路，其特征在于，在所述迟滞检测中加入与所述NMOS管NM4的源极短接的NMOS管NM7；
所述NMOS管NM4的源极分别与NMOS管NM7的栅极和漏极连接，所述NMOS管NM4的衬底与NMOS管NM7的衬底连接后接入信号地，所述NMOS管NM7的源极与信号地连接。
8.一种GaN栅驱动器，其特征在于，包括如权利要求1至7任一项所述的驱动信号输入检测电路。
9.一种MOSFET栅驱动器，其特征在于，包括如权利要求1至7任一项所述的驱动信号输入检测电路。
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