JP2011216977A - 誘導素子駆動回路 - Google Patents
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Abstract
【解決手段】 PWM信号を入力する入力端子11と、ソースが第1の電源端子に接続されたPMOS高耐圧トランジスタM0と、ソースがGNDに接続され、ドレインがトランジスタM0のドレインに接続されたNMOS高耐圧トランジスタM1と、トランジスタM0のドレイン及びトランジスタM1のドレインの接続点に設けられ、誘導素子L1を駆動する信号を出力する出力端子12と、出力端子12の電位変化を検出してトランジスタM0をオフした後にトランジスタM1をオンする電圧検出回路9とを備える。この電圧検出回路9は、出力端子12の端子電圧VLXがLowになったことを検知し、Highを出力してトランジスタM1をオンするので、貫通電流を防止する。
【選択図】 図1
Description
PMOS高耐圧トランジスタM0のゲート電圧生成回路は、入力端子110とPMOS高耐圧トランジスタM0のゲート間に形成されたオア(OR)回路102を有し、OR回路102の第1の入力端には入力端子110からPWM信号が入力され、第2の入力端は第1の遅延回路101を介して第1のNMOS高耐圧トランジスタM1のゲートに接続され、OR回路102の出力端は、レベルシフト回路103、バッファ回路104を介してPMOS高耐圧トランジスタM0のゲートに接続されている。
従来の誘導素子駆動回路は、第2のNMOS高耐圧トランジスタM2でLX端子電圧をクランプし、NMOSトランジスタM3と抵抗R2とにより出力高耐圧トランジスタM0及びM1の接続点の電位低下を検出し、出力高耐圧トランジスタを構成するPMOS高耐圧トランジスタM0がオフしてから、第1のNMOS高耐圧トランジスタM1がオンするように制御し、PMOS高耐圧トランジスタM0及び第1のNMOS高耐圧トランジスタM1の導通期間が重ならないように制御することを特徴としている。
(1) まず、PMOS高耐圧トランジスタM0のゲート(PGATE)にハイレベルの信号が入力されて、PMOS高耐圧トランジスタM0がオフ状態になる。
(2) (1)の動作により、出力端子(LX)111の端子電圧は、15Vから−0.6Vに下がり、第2のNMOS高耐圧トランジスタM2のソースの端子電圧(VS)(5−VTH(しきい値電圧))も−0.6Vに低下する。
(3) 第2のNMOS高耐圧トランジスタM2のソースの端子電圧(VS)が−0.6Vに低下すると、この電圧はNMOSトランジスタM3のゲートに印加されてNMOSトランジスタM3をオフ状態にする。
(4) 第2の抵抗R2及びNMOSトランジスタM3のドレインノードにある寄生容量により、それらの時定数によりドレインが0Vから5V(High)になる。
(5) NMOSトランジスタM3のドレインとラッチ回路108との間にはNOT回路112が挿入されているので、NMOSトランジスタM3のドレインからの出力が反転してラッチ回路108の入力は、0V(Low)になる。
本発明は、このような事情によりなされたものであり、低消費電流化と高速動作化のトレードオフを克服し、貫通電流防止と駆動効率向上を可能にする誘導素子駆動回路を提供する。
以下、本発明の好適な実施の形態を図面を参照して説明する。
図1は、実施例1に係る誘導素子駆動回路を含む電源回路図であり、図2は、図1に示す誘導素子駆動回路を流れる信号の流れを説明するタイミングチャートである。
図1に示すように、誘導素子駆動回路は、パルス幅変調(PWM)信号を入力する入力端子11と、ソースが第1の電源端子(この実施例では15V)に接続されたPMOS高耐圧トランジスタM0と、ソースが接地端子GNDに接続され、ドレインが当該PMOS高耐圧トランジスタM0のドレインに接続された第1のNMOS高耐圧トランジスタM1と、PMOS高耐圧トランジスタM0のドレイン及び第1のNMOS高耐圧トランジスタM1のドレインの接続点に設けられ、誘導素子(インダクタ)L1を駆動する信号を出力する出力端子(LX)12と、前記接続点の電位変化を検出してPMOS高耐圧トランジスタM0をオフした後に第1のNMOS高耐圧トランジスタM1がオンするように構成された電圧検出回路9とを備えている。
第1のNMOS高耐圧トランジスタM1のゲート電圧生成回路は、入力端子11と第1のNMOS高耐圧トランジスタM1のゲート間に形成されたAND回路6を有し、AND回路6の第1の入力端には第2の遅延回路5が接続され、AND回路6の第2の入力端には入力端子11からPWM信号が入力され、AND回路6の出力端はバッファ回路7を介して第1のNMOS高耐圧トランジスタM1のゲートに接続されている。
PMOS高耐圧トランジスタM0がオフとなって電位の変化した出力端子12の電圧を電圧検出回路9により検出し、この電圧検出回路9からHighの信号を出力することにより第1のNMOS高耐圧トランジスタM1をオンする。すなわち、PMOS高耐圧トランジスタM0をオフしてから第1のNMOS高耐圧トランジスタM1をオンすることにより、これらのトランジスタの導通期間が重ならないようにする。
誘導素子駆動回路の基本動作は、入力されたPWM信号に基づいて、電位の異なる電源間に直列接続されたPMOS高耐圧トランジスタM0およびNMOS高耐圧トランジスタM1が相補的にオンオフすることによって所定のパルス信号を出力端子(LX)12から出力する。このパルス信号は誘導素子L1を駆動し、この誘導素子L1に一端が接続され他端が接地された容量C2によって安定した出力電圧を生成する。
遅延回路1は、第1のNMOS高耐圧トランジスタM1のゲート信号NGATEを遅延させてデッドタイムを決定する回路である。OR回路2は、第1及び第2の入力端にいずれか一方もしくは双方に1(ハイ:以下「High」で表す)が入力した場合にHighレベルを出力し、双方に0(ロウ:以下「Low」で表す)が入力した場合にLowレベルを出力する。PWM信号がHighとなると、OR回路2は、レベルシフト回路3及びバッファ回路4を介して即座にPMOS高耐圧トランジスタM0をオフさせる。
続いて、PMOS高耐圧トランジスタM0がオンするためにはOR回路2に入力するPWM信号及び遅延回路1の出力が共にLowでなければならない。第1のNMOS高耐圧トランジスタM1のゲートがLowになり、このLow信号が遅延回路1を通してから後にPMOS高耐圧トランジスタM0がオンすることになるので、出力回路高耐圧トランジスタM0、M1の貫通電流を防止することができる。
電圧検出回路9は、出力端子(LX)12におけるLX端子電圧VLXがLowレベルになったことを検知し、High信号を出力する。すなわち、PMOS高耐圧トランジスタM0がオフした事を検知した後に第1のNMOS高耐圧トランジスタM1をオンするので、貫通電流を防止することができる。
PMOS高耐圧トランジスタM0がオン、第1のNMOS高耐圧トランジスタM1がオフであって、入力端子11から入力したPWM信号がLowレベルのときにスイッチS1は閉じており、PMOSトランジスタM3のゲートに加わるVX端子電圧は5Vとなる(図2参照)。また、PMOS高耐圧トランジスタM0はオンしているので、出力端子(LX)12からは高電圧(15V)が出力されている。高耐圧の第2のNMOS高耐圧トランジスタM2のゲート電圧は5Vであり、ソース電圧(VS端子電圧)は5V−VTHN(VTHNは第2のNMOS高耐圧トランジスタM2のしきい値=ほぼ4V)となる。第2のNMOS高耐圧トランジスタM2のソースに接続された容量C1にはVX−VS=VTHN(=ほぼ1V)が充電される。PMOSトランジスタM3はオフしてラッチ回路8の入力電圧がLowレベルになる。
従来技術における第2の抵抗R2に比べて本発明のPMOSトランジスタM3のオン抵抗が十分に低いので、PMOSトランジスタM3のドレインに寄生容量が存在しても高速に電荷をチャージできる。
なお、実施例では、電圧検出回路に抵抗を用いたが抵抗に代えて電流源を用いることもできる。
2・・・OR回路
3・・・レベルシフト回路
4、7・・・バッファ回路
6・・・AND回路
8・・・ラッチ回路
9・・・電圧検出回路
10・・・NOT回路
11・・・入力端子
12・・・出力端子(LX)
Claims (1)
- パルス幅変調(PWM)信号を入力する入力端子と、ソースが第1の電源端子に接続された第1のPMOSトランジスタと、ソースが接地端子に接続され、ドレインが当該第1のPMOSトランジスタのドレインに接続された第1のNMOSトランジスタと、前記入力端子に接続され、前記第1のPMOSトランジスタにゲート信号を供給する第1のゲート電圧生成回路と、前記入力端子に接続され、前記第1のNMOSトランジスタにゲート信号を供給する第2のゲート電圧生成回路と、前記第1のPMOSトランジスタのドレイン及び前記第1のNMOSトランジスタのドレインの接続点に設けられ、誘導素子を駆動する信号を出力する出力端子と、前記出力端子の電位変化を検出して前記第1のNMOSトランジスタのオンオフを制御するように構成された電圧検出回路とを備え、前記電圧検出回路は、第2のNMOSトランジスタ及び第1の抵抗から構成されたソースフォロワ回路と、容量と、前記第2のNMOSトランジスタとは耐圧の異なる第2のPMOSトランジスタ及び第2の抵抗から構成されたソース接地増幅回路と、前記第1のゲート電圧生成回路の生成するゲート信号に基づいて前記容量の一端と第2の電源端子とを接離するスイッチとからなり、前記ソースフォロワ回路の第2のNMOSトランジスタのドレインは前記出力端子に接続され、ソースは前記第1の抵抗の一端に接続され、前記第1の抵抗の他端は接地され、前記容量の他端は前記第2のNMOSトランジスタのソースに接続され、前記ソース接地増幅回路の第2のPMOSトランジスタのゲートは前記容量の一端に接続され、ソースは前記第2の電源端子に接続され、ドレインは前記第2のゲート電圧生成回路に接続され、前記第2の抵抗は一端が前記第2のPMOSトランジスタのドレインに接続され、他端が接地され、前記第1のゲート電圧生成回路は、前記入力端子と前記第1のPMOSトランジスタのゲート間にOR回路および該OR回路の出力電圧を前記第1の電源端子の電圧に変換するレベルシフト回路を有し、前記OR回路の第1の入力端には前記入力端子からPWM信号が入力され、前記OR回路の第2の入力端は第1の遅延回路を介して前記第1のNMOSトランジスタのゲートに接続され、前記OR回路の出力端は前記第1のPMOSトランジスタのゲートに接続され、前記第2のゲート電圧生成回路は、前記入力端子と前記第1のNMOSトランジスタのゲート間にAND回路を有し、当該AND回路の第1の入力端は第2の遅延回路を介して前記電圧検出回路の出力に接続され、前記AND回路の第2の入力端には前記入力端子からPWM信号が入力され、前記AND回路の出力端は前記第1のNMOSトランジスタのゲートに接続されていることを特徴とする誘導素子駆動回路。
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