WO2014079129A1 - 一种具有高负载调整率的快速瞬态响应dc-dc开关变换器 - Google Patents

一种具有高负载调整率的快速瞬态响应dc-dc开关变换器 Download PDF

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load
circuit
gate
voltage
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PCT/CN2012/087716
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孙伟锋
杨淼
徐申
宋慧滨
陆生礼
时龙兴
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东南大学
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    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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Definitions

  • the invention relates to a medium load transient response and a load regulation ratio in a switching power converter, in particular to a fast transient response DC-DC switching converter with high load regulation rate, which can improve the output voltage of the switching converter The state response speed, and can reduce the steady-state difference amplitude of the output voltage to improve the load regulation rate.
  • the present invention provides a fast transient response DC-DC switching converter with high load regulation, which uses a low gain error amplifier without large capacitance compensation to improve transient response speed. At the same time, the low gain structure will result in poor load regulation. To ensure the transient response speed, the load regulation improvement device is added to the switching converter structure to improve the accuracy of the output voltage.
  • a fast transient response DC-DC switching converter with high load regulation rate characterized in that: when the load of the switching converter is abrupt, no large capacitance is used.
  • Compensated low-gain differential input, differential output DIDO error amplifier and superimposed DC level with load at its output quickly adjust output voltage and improve load regulation through pulse width modulator; with current detection circuit, slope compensation circuit, A pulse width modulator, a BUCK topology circuit, an error amplifier, and a voltage detector, the error amplifier and the voltage detector sample the output voltage V 0UT of the BUCK topology circuit and compare it with the reference voltage V REF , respectively, and the output signals of the error amplifier and the voltage detector are superimposed.
  • the current detection circuit detects the inductor current in the BUCK topology circuit, and the periodic ramp signal generated by the slope compensation circuit and the output signal of the current detection circuit are superimposed and input to the input end of the pulse width modulator, pulse width modulation
  • the output of the device controls the power in the BUCK topology
  • the tube gate signal wherein: the current detecting circuit, the slope compensation circuit, and the BUCK topology circuit adopt a conventional circuit; the error amplifier includes a two-stage differential input and output circuit, and the first stage differential input and output circuit includes a differential input PMOS pair tube MM 2 , PMOS Tube current source M 9 and load, R 2 ; second stage differential input, output
  • the circuit includes differential input PMOS pair transistors M 3 , M 4 , PMOS transistor current source M 1 (), and loads R 3 , R 4 ; PMOS tube current sources M 9 and M 1Q have gates connected to bias voltages V BIAS1 , M
  • the 9 source is connected to the power supply VDD, the M 9 drain is
  • M 3 gate input pipes are connected together, M 2 a gate connected to the reference voltage V REF, a drain connected to one end of the load M 2 R 2 and a second-stage differential input gate of M 4 connected together;
  • M source 1Q The pole is connected to the power supply voltage VDD, the drain of M 1Q is connected to the source of the input differential pair of transistors M 3 and M 4 , and the drain of the M 3 transistor is connected to one end of the load, and this terminal serves as the output terminal of the error amplifier.
  • ⁇ _, M The end of the 4- tube drain is connected to the load, which serves as the error amplifier output positive terminal V EA+ , and the other ends of the loads Ri, R 2 , R 3 and R4 are grounded;
  • the voltage detector includes a buffer, an RC low-pass filter network, and two-stage differential input and output circuits.
  • the first-stage differential input and output circuits include differential input PMOS pair transistors M 5 , M 6 , PMOS tube current source Mu, and load R 5 .
  • the second stage differential input, differential output circuit comprising an input NM0S on the tube M 7 M 8, NMOS tube current source and a load M 12 R 7, R 8; an input terminal connected to an output buffer circuit topology Vo UT BUCK buffer an output terminal connected to the other end of the RC low-pass filter network in one end of a resistor R, a resistor R 9 C 9 to ground through a capacitor, one end of resistor R 9 and a capacitor C is connected to a first connected PMOS differential input stage for tube M 5
  • the gate of M 6 is connected to the reference voltage V REF , the sources of M 5 and M 6 are interconnected and connected to the drain of the PMOS transistor Mu, the gate of Mu is connected to the bias voltage V BIAS2 , and the source of the M u is connected to the power source.
  • the voltage VDD, the drain of M 5 is connected to the end of the load R 5 and the gate of the M 7 of the second-stage differential input NMOS pair, the end of the M 6 drain and the load, and the second-stage differential input NMOS pair.
  • the gate of M 8 are connected together, the load R 5, R6 are connected to the other end , M 12 connected to a gate bias voltage V BIAS3, M 12 grounded source, and M source 7.
  • M 12 is connected to the drain with M; M 13 is tubular and the PMOS 14 is controlled current source M, 7 M
  • the drain serves as an output of the voltage detector coupled to one end of the load R 7 and the gate of the PMOS transistor M 13 , the other end of which acts as the other output of the voltage detector and the end of the load R 8 and the PMOS transistor M 14
  • the gates are connected together, the other ends of the loads R 7 and R 8 are connected to the power supply voltage VDD, the sources of M 13 and M 14 are interconnected and connected to the power supply voltage VDD, and the drain terminals of M 13 and M 14 are respectively connected to the error amplifier.
  • the pulse width modulator comprises: a voltage detection circuit output voltage V sens (: two PMOS tube current sources M 16 , M 15 controlled by the slope compensation circuit) V ⁇ mp(:nsatl .
  • PMOS tube current source M 22 , M 21 two PMOS tube constant current sources M 19 , M 2 Q, resistor R 1() , R U and comparator; PM0S tube
  • the gates of M 17 and M 18 are input terminals, respectively connected to the error amplifier output positive terminal V EA+ and the output negative terminal V EA _, M 17 , M 18 drain mutual And connected to ground, the gate interconnection M 19 and M 2Q is connected to a bias voltage and V BIAS4, M 19 and M 17 drain and source resistor R is connected to one end of 1Q, the resistor R and the other end of 1Q M 15, M and the drain of the inverting input of comparator 21 is connected, M 18 and the source electrode and an end of the resistor Ru M 16, M 22 is connected to the drain, the other end of the resistor R u and M 2.
  • M 21 gate, M 22 gate and slope compensation circuit output voltage ⁇ connection M 15 gate, M 16 gate and current detection circuit output voltage V sense connection, M 15 , Mi6 , Mi9 , M 2 .
  • the sources of M 21 and M 22 are connected to the power supply voltage VDD, and the output of the comparator is the output of the pulse width modulator 1 ⁇ 4.
  • Ntrol connected to the gates of the power transistors M P and M N in the BUCK topology circuit.
  • the error amplifier structure with low DC gain avoids large capacitance compensation and can ensure system stability and improve the transient response speed of the switching converter.
  • Figure 1 is a system frame diagram of a BUCK type DC-DC switching converter, including a common BUCK topology, an error amplifier, a voltage detector, a slope compensation circuit, a current detecting circuit, and a pulse width adjuster;
  • FIG. 2 is a circuit diagram of a specific implementation of a low gain error amplifier and a voltage detector used in the present invention
  • FIG. 3 is a conventional BUCK topology
  • Figure 5 is a schematic diagram of the output load affecting the steady-state value of the output voltage and the output of the voltage detector output adjustment error amplifier.
  • FIG. 1 A block diagram of a switching converter for improving transient response speed and improving load regulation rate is shown in FIG. 1 .
  • the error amplifier 104 and the voltage detector 105 sample the output voltage V 0UT of the BUCK topology circuit 106, which is compared with the reference voltage V REF , respectively, and the output of the error amplifier 104 and the voltage detector 105 are superimposed and input to the pulse width modulator 103 terminal.
  • the current detecting circuit 101 detects the inductor current in the BUCK topology circuit 106, and the slope compensating circuit 102 generates a periodic ramp signal which is superimposed with the output signal of the current detecting circuit 101 and input to the pulse width modulator 103. Input.
  • the output of the pulse width modulator 103 controls the power gate signal of the BUCK topology circuit 106 for control purposes.
  • the current detecting circuit 101, the slope compensating circuit 102, and the BUCK topology circuit 106 can all adopt a known conventional circuit.
  • the current detecting circuit 101 can use the current mirror mirroring technology to copy the current of the power tube M P proportionally to realize the power tube M P .
  • Current detection; the slope compensation circuit 102 can adopt linear linear compensation.
  • the compensation network is mainly composed of a current source, a capacitor and a switch tube, and the gate control signal of the power tube M P controls the turn-off of the switch tube;
  • the BUCK topology consists of an inductor-capacitor network and The power tube is configured by using the circuit of FIG.
  • a gate driving circuit 301 including: a gate driving circuit 301, a power PMOS transistor M P and a power NMOS transistor M N , an inductor L, and an output capacitor C. And load resistor R. .
  • the output voltage of the pulse width modulator is 1 ⁇ 4.
  • the ntol is output through the gate drive circuit and connected to the gates of M P and M N .
  • the source end of the M P tube is connected to VDD
  • the source end of the M N tube is connected to GND
  • the drain end of the M P tube and the M N tube are connected and connected to the inductor L.
  • the other end of the inductor L is connected to the capacitor C.
  • the load resistor Ro this terminal serves as the output voltage Vo UT terminal.
  • Capacitor C. And load resistor R The other end is connected to GND.
  • Error amplifier 104 employs a low gain DIDO error amplifier comprised of two stages of differential input differential outputs 201 and 202.
  • 201 is the first stage
  • M 2 is the differential input PMOS pair tube
  • M 9 is the PMOS tube current source
  • R K R 2 is the first stage load (the load form is not limited to the ordinary resistance, and the MOS tube can be used as the resistor).
  • 202 is the second stage of the error amplifier 104.
  • M 1Q is a PMOS tube current source
  • M 3 and M 4 are second-stage input differential PMOS pair tubes, and are second-stage loads.
  • the circuit connections are as follows: The gates of current sources M 9 and M 1Q are connected to the same bias voltage V BIAS1 , the source of M 9 is connected to the power supply VDD , and the drain is connected to the source of the input differential pair transistors Mi and M 2 .
  • the Mi gate is connected to the Vo UT signal, the drain is connected to the load resistor and the output is connected to the gate of the second stage differential input M 3 tube.
  • the M 2 gate is connected to the V REF signal, the drain is connected to the load resistor R 2 and the output is connected to the gate of the second stage differential input M 4 tube. The other end of R 2 is grounded together.
  • the second stage current source M 1Q source is connected to the power supply voltage VDD, the drain is connected to the source of the differential pair tube M 3 M 4 , the M 3 tube drain terminal is connected to the load R 3 and serves as the output terminal V EA _, M 4 tube The drain terminates the load and acts as an output V EA+ .
  • the other end of R 3 is commonly grounded.
  • Voltage detector 105 is comprised of input buffer 204, RC low pass filter network 203, and two stages of differential input differential output structures 205 and 206.
  • the connection relationship is as follows: VOUT at the BUCK output is input to the buffer 204, and the output of the buffer 204 is input to the RC low-pass filter network 203.
  • the low pass filtering network consists of R 9 and C.
  • the R 9 terminal is connected to the output of the buffer 204 and the other terminal is connected to the capacitor C.
  • the other end of the capacitor C is grounded.
  • One end of the resistor R 9 connected to the capacitor C is output to the gate of the M 5 of one of the PMOS differential input pair of the first stage differential input differential output 205, and the gate of the M 6 is connected! ⁇ .
  • the sources of M 5 and M 6 are connected to each other and connected to the drain of the PMOS transistor Mu.
  • M u is used as a current source, the gate is connected to the bias voltage V BIAS2 , and the source is connected to the power supply voltage VDD.
  • ⁇ pole connected to load resistor R 5 , M 6 drain connected to load
  • the resistance R 6 (the form of resistance of R 5 , R 6 is not limited to a normal resistor, and a MOS tube can also be used).
  • the other end of R 5 is grounded.
  • the drain of M 5 is connected to the gate of the differential input NMOS transistor M 7 of the second stage 206, and the drain of M 6 is connected to the gate of the differential input terminal NMOS transistor M 8 of the second stage 206.
  • the NMOS transistor M 12 is used as a current source, and the gate is connected to the bias voltage V BIAS3 and the source ground signal.
  • the M 7 and M 8 sources are connected to the M 12 drain, the M 7 drain is connected to the load R 7 , the M 8 drain is connected to the load R 8 , and the other end of the R 7 is connected to the supply voltage.
  • the drain of the M 7 M 8 is the two outputs of the voltage detector.
  • the PMOS transistors M 13 and M 14 are gate-controlled current sources, the M 7 drain terminal output is connected to the M 13 gate, the M 8 drain terminal output is connected to the M 14 gate, and the M 13 and M 14 source phases are connected to the power supply voltage VDD.
  • the drain terminals are respectively connected to the output terminals VEA+ and V EA _ of the error amplifier 104.
  • the gates of the PMOS transistors M 17 and M 18 are input terminals of the pulse width modulator, and are respectively connected to the output terminals VEA+ of the error amplifier 104 and V EA _, M 17 , M 18 and connected to the drain terminal. Ground.
  • the PMOS transistors M 19 and M 20 are constant current sources, the gate is connected to the V BIAS4 bias voltage, the M 19 source terminal is connected to the power supply voltage VDD, and the drain terminal is connected to the M 17 source.
  • M 2 o connect the power source voltage VDD, a drain terminal end to end Ru- resistor, R u M 18 the other end of the source.
  • the PMOS transistors M 15 and M 16 are connected to the current detecting circuit output voltage V sens (: , the PMOS transistors M 21 and M 22 are connected to the slope compensation circuit output voltage V ⁇ mp (: nsatl . n , M 16 drain and M
  • the drain of 22 is connected to the source of M 18 , and the source of M 16 and M 22 is connected to the power supply voltage VDD.
  • the drain of M 15 is connected to the drain of M 21 and connected to the R terminal. The other end is connected to the source of M 17 tube.
  • the terminals of M 15 and M 21 are connected to the power supply voltage VDD, the drain of M 15 M 21 is simultaneously connected to the inverting input terminal V n of the comparator 207 , and the non-inverting input terminal V p of the comparator 207 is connected to the constant current source M 2Q .
  • the drain of the comparator 207 is the output of the pulse width modulator V c . ntrol .
  • the working principle of the invention Firstly, in order to ensure that when the load is abrupt, the error amplifier can quickly adjust the output voltage, adjust the pulse width modulation (PWM) output, control the inductor charging and discharging time, and thus can quickly adjust the output.
  • the voltage and error amplifiers cannot be constructed with large capacitance compensation.
  • the error amplifier can only use a low gain structure.
  • the present invention uses a low gain differential input differential input (DIDO) error amplifier.
  • DIDO differential input differential input
  • the low gain error amplifier has a high slew rate, and the error amplifier's output settling time is shorter, which can improve the loop transient response speed.
  • the low gain error amplifier has a -3dB bandwidth.
  • the DIDO structure has a structural advantage, and the difference between the differential outputs of the DIDO error amplifier is independent of the input supply voltage, resulting in better linearity adjustment.
  • the low gain DIDO structure has a problem of poor load regulation. This problem can be considered from two angles: From a small signal angle, when the load current increases, the loop gain decreases, so that the output voltage drop cannot be detected sensitively; The path control angle assumes that the gain variation is small. When the load current increases, the output voltage V sense of the current detection increases, resulting in a decrease in the duty ratio. Since the error amplifier gain is small, it is impossible to generate a sufficient error output signal to adjust the duty ratio. This also causes the output voltage to deviate.
  • the output steady-state error or the load regulation rate caused by the error amplifier is degraded.
  • it is also proposed to detect a DC change of the output voltage by using a voltage detector.
  • the output voltage is filtered through the low-pass filter to filter the ripple voltage, and then the difference is amplified with the reference voltage, and the amplified DC signal is superimposed on the output of the error amplifier, and the output voltage is adjusted by the PWM modulator, thereby improving the load regulation rate.
  • the object of the present invention is to avoid error amplifiers with large capacitance compensation and to ensure system stability, improve transient response speed, and use voltage detection amplifiers to improve load regulation.
  • the error amplifier 104 amplifies the difference between the output voltages Vo UT and V REF , and the voltage detector 105 functions as a DC level at the output of the error amplifier 104.
  • the pulse width modulator is adjusted so that the output voltage is lowered and the duty ratio is decreased.
  • the voltage sense amplifier detects the output voltage in real time.
  • the output of the voltage detector 105 controls the current source, so that the DC level can be superimposed on the output of the error amplifier.
  • the positive and negative level difference of the output of the voltage detector becomes larger, so that the positive and negative level difference superimposed on the error amplifier becomes larger.
  • V e is the level difference at the output of the error amplifier
  • V EA+ and V EA _ are voltages respectively, and the relationship between the three is EA+ v EA-
  • write-inverting input and the inverting input terminal of the comparator 103 is a pulse width modulator level V p and V n. Get the relationship between ⁇ £) - ⁇ 11 and 1 ⁇ 4. As seen in equation (4), the change in V e can adjust the voltage at the input of the comparator to quickly adjust the duty cycle and change the output of the switching converter.
  • + ⁇ causes V e to rise, thus ensuring a constant duty cycle and adjusting the output voltage to an accurate set point.
  • the current detection output terminal V sens terminal decreases, the loop regulation causes the output voltage to rise, and the duty ratio increases.
  • the voltage detector 105 outputs a positive and negative phase difference. Small, the DC level superimposed on the error amplifier 104 is reduced.
  • - ⁇ causes V e to decrease, thereby constant the duty ratio, and adjusts the output voltage to a precise set value.
  • the present invention is not limited to the above embodiment, and any method for improving the load regulation rate by superimposing the DC level changed with the load at the output of the error amplifier should fall within the protection scope of the present invention.

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Abstract

一种具有高负载调整率的快速瞬态响应DC-DC开关变换器，设有电流检测电路（101）、斜坡补偿电路（102）、脉宽调制器（103）、含有功率管、输出电感、滤波电容以及负载的BUCK拓扑电路（106）、误差放大器（104）以及电压检测器（105），误差放大器（104）和电压检测器（105）采样BUCK拓扑电路（106）的输出电压VOUT并分别与参考电压VREF比较，误差放大器（104）及电压检测器（105）的输出信号叠加输入到脉宽调制器（103），电流检测电路（101）检测BUCK拓扑电路（106）中的电感电流，斜坡补偿电路（102）产生的周期性斜坡信号与电流检测电路（101）的输出端信号叠加输入到脉宽调制器（103）的输入端，脉宽调制器（103）的输出端控制BUCK拓扑电路（106）中的功率管栅信号。具有高负载调整率的快速瞬态响应DC-DC开关变换器能够提高开关变换器输出电压的瞬态响应速度，并且能够减小输出电压的稳态差幅度从而提高负载调整率。

Description

一种具有高负载调整率的快速瞬态响应 DC-DC开关变换器 技术领域
本发明涉及开关电源变换器中的中负载瞬态响应和负载调整率， 尤其涉及一种具有 高负载调整率的快速瞬态响应 DC-DC开关变换器，它能够提高开关变换器输出电压的瞬 态响应速度， 并且能够减小输出电压的稳态差幅度从而提高负载调整率。
背景技术
现今， 大量智能终端和手持设备的应用对开关变换器的负载电流突变和输出快速瞬 态响应提出了越来越高的要求。 为了节省能量从而延长电池使用寿命， 微处理器经常需 要在不同的工作状态如 "睡眠模式"、 "正常工作"等等之间快速切换， 这就要求供电电 源的输出具有快速瞬态响应的能力以满足负载突变需求。 传统的开关变换器线性控制网 络虽然技术实现控制方式简单， 但瞬态响应很难满足现今的负载突变要求， 所以必须要 增加瞬态响应速度提升装置。
发明内容
本发明提供一种具有高负载调整率的快速瞬态响应 DC-DC开关变换器，采用无大电 容补偿的低增益误差放大器， 提高了瞬态响应速度。 与此同时， 低增益结构会造成负载 调整率较差， 为保证瞬态响应速度， 在开关变换器结构中增加负载调整率提高装置， 提 高了输出电压的精度。
为实现上述目的， 本发明采用的技术方案如下： 一种具有高负载调整率的快速瞬态 响应 DC-DC开关变换器， 其特征在于： 当开关变换器的负载发生突变时， 采用无大电容 补偿的低增益差分输入、 差分输出 DIDO误差放大器并在其输出端叠加随负载改变的直 流电平， 经过脉宽调制器快速调节输出电压并提高负载调整率； 设有电流检测电路、 斜 坡补偿电路、 脉宽调制器、 BUCK拓扑电路、 误差放大器以及电压检测器， 误差放大器 和电压检测器采样 BUCK拓扑电路的输出电压 V0UT并分别与参考电压 VREF比较， 误差 放大器及电压检测器的输出信号叠加输入到脉宽调制器， 电流检测电路检测 BUCK拓扑 电路中的电感电流， 斜坡补偿电路产生的周期性斜坡信号与电流检测电路的输出端信号 叠加输入到脉宽调制器的输入端， 脉宽调制器的输出端控制 BUCK拓扑电路中的功率管 栅信号， 其中： 电流检测电路、 斜坡补偿电路、 BUCK拓扑电路采用常规电路； 误差放大器包括两级差分输入、 输出电路， 第一级差分输入、 输出电路包括差分输 入 PMOS对管 M M2、 PMOS管电流源 M9以及负载 、 R2 ; 第二级差分输入、 输出 电路包括差分输入 PMOS对管 M3、 M4、 PMOS管电流源 M1()以及负载 R3、 R4; PMOS 管电流源 M9和 M1Q的栅极均连接偏置电压 VBIAS1， M9源极接电源 VDD， M9漏极与差分 对管 Mi和 M2的源极连接在一起， Mi栅极连接 BUCK拓扑电路的输出 VoUT， Mi漏极与 负载 的一端以及第二级差分输入 M3管的栅极连接在一起， M2栅极连接参考电压 VREF， M2漏极与负载 R2的一端以及第二级差分输入 M4管的栅极连接在一起； M1Q源极连接电 源电压 VDD， M1Q漏极与输入差分对管 M3及 M4的源极连接在一起， M3管漏极接负载 的一端， 此端作为误差放大器输出负端¥^_， M4管漏极连接负载 的一端， 此端作 为误差放大器输出正端 VEA+， 负载 Ri、 R2、 R3及 R4的另外一端均接地；
电压检测器包括缓冲器、 RC低通滤波网络和两级差分输入、输出电路， 第一级差分 输入、 输出电路包括差分输入 PMOS对管 M5、 M6、 PMOS管电流源 Mu以及负载 R5、 第二级差分输入、输出电路包括差分输入 NM0S对管 M7 M8、 NMOS管电流源 M12 以及负载 R7、 R8; BUCK拓扑电路的输出 VoUT连接缓冲器的输入端， 缓冲器的输出端 连接到 RC低通滤波网络中电阻 R9的一端， 电阻 R9的另一端通过电容 C接地， 电阻 R9 和电容 C相连的一端连接到第一级 PMOS差分输入对管中 M5的栅极， M6的栅极接参考 电压 VREF， M5及 M6的源极互连并与 PMOS管 Mu漏极相连， Mu栅极接偏置电压 VBIAS2， Mu源极接电源电压 VDD， M5漏极与负载 R5的一端以及第二级差分输入 NMOS对管中 M7的栅极连接在一起， M6漏极与负载 的一端以及第二级差分输入 NMOS对管中 M8 的栅极连接在一起， 负载 R5、 R6的另一端均接地， M12栅极接偏置电压 VBIAS3， M12源极 接地， M7及 M8的源极与 M12漏极连接在一起； PMOS管 M13和 M14为受控电流源， M7 漏极作为电压检测器的一个输出端与负载 R7的一端以及 PMOS管 M13的栅极连接在一 起， 极作为电压检测器的另一个输出端与负载 R8的一端以及 PMOS管 M14的栅极 连接在一起， 负载 R7、 R8的另一端均接电源电压 VDD， M13与 M14的源极互连并接电 源电压 VDD， M13及 M14的漏端分别接到误差放大器的输出正端 VEA+及输出负端 VEA_; 脉宽调制器包括： 由电流检测电路输出电压 Vsens(:控制的两个 PMOS管电流源 M16、 M15、 由斜坡补偿电路输出电压 V∞mp(:nsatl。n控制的两个 PMOS管电流源 M22、 M21、 两个 PMOS管恒流源M19、 M2Q、 电阻 R1() 、 RU以及比较器； PM0S管M17、 M18的栅极为输 入端，分别接误差放大器输出正端 VEA+及输出负端 VEA_， M17、 M18漏极互连并接地， M19 及 M2Q的栅极互连并连接偏置电压 VBIAS4，M19漏极与 M17源极以及电阻 R1Q的一端连接， 电阻 R1Q的另一端与 M15、 M21的漏极以及比较器的反相输入端连接， M18源极与电阻 Ru 的一端以及 M16、 M22的漏极连接， 电阻 Ru的另一端与 M2。的漏极以及比较器的同相输 入端连接， M21栅极、 M22栅极与斜坡补偿电路输出电压 ^^^^ 连接， M15栅极、 M16 栅极与电流检测电路输出电压 Vsense连接， M15 、 Mi6 、 Mi9 、 M2。 、 M21 及 M22的源 极均连接电源电压 VDD，比较器的输出端即为脉宽调制器的输出端 ¼。ntrol，连接到 BUCK 拓扑电路中的功率管 MP和 MN的栅极。
本发明的优点及显著效果：
( 1 ) 采用低直流增益的误差放大器结构， 避免了大电容补偿并能够保证系统稳定性， 提高的开关变换器的瞬态响应速度。
(2)采用简单的电压直流偏差的检测结构， 补偿了输出电压的直流偏差， 增加负载调 整率提高输出电压精度。
(3 )差分输入差分输出的误差放大器输出端的差值表现出与输入电源电压无关， 可以 得到很好的线性调整率。
(4) 采用简单的 RC滤波电路， 消除电压检测模块输入端的输出电压纹波信号， 提高 电路的抗干扰能力。
(5 )在 PWM比较器输入端采用电流叠加的信号处理方式， 省去了传统的电压转电流 电路， 简单可靠。
附图说明
图 1为 BUCK型 DC-DC开关变换器的系统框架图， 包括常见 BUCK拓扑、 误差放 大器、 电压检测器、 斜坡补偿电路、 电流检测电路和脉宽调节器；
图 2为本发明中采用的低增益误差放大器和电压检测器的具体实现电路图； 图 3为常规 BUCK拓扑结构；
图 4为本发明中采用的低增益误差放大器与高增益带补偿的误差放大器的频率特性 曲线；
图 5为输出负载影响输出电压稳态值的示意图和电压检测器输出调节误差放大器输 出示意图。
具体实施方式
本发明提出的一种提高瞬态响应速度同时改善负载调整率的开关变换器框图如图 1 所示。误差放大器 104和电压检测器 105采样 BUCK拓扑电路 106的输出电压 V0UT， 分 别与参考电压 VREF比较， 误差放大器 104和电压检测器 105输出端叠加输入到脉宽调制 器 103端。 电流检测电路 101检测 BUCK拓扑电路 106中电感电流， 斜坡补偿电路 102 产生周期性斜坡信号， 与电流检测电路 101输出端信号叠加， 输入到脉宽调制器 103的 输入端。 脉宽调制器 103输出端控制 BUCK拓扑电路 106的功率管栅信号， 从而达到控 制的目的。 电流检测电路 101、 斜坡补偿电路 102以及 BUCK拓扑电路 106均可采用已 知的常规电路， 电流检测电路 101可采用电流镜镜像技术按比例复制功率管 MP的电流， 实现对功率管 MP的电流检测；斜坡补偿电路 102可采用一次线性补偿，补偿网络主要由 电流源、 电容和开关管构成， 由功率管 MP的栅极控制信号控制开关管的关断； BUCK拓 扑由电感电容网络和功率管构成，可采用图 3电路，包括：栅极驱动电路 301、功率 PMOS 管 MP和功率 NMOS管 MN， 电感 L， 输出电容 C。和负载电阻 R。。 脉宽调制器的输出电 压 ¼。ntol经过栅极驱动电路输出， 接 MP、 MN的栅极。 MP管源端极接 VDD， MN管源端 接 GND， MP管和 MN管的漏端相连并其与电感 L相连。 电感 L的另一端接电容 C。和负 载电阻 Ro， 这一端作为输出电压 VoUT端。 电容 C。和负载电阻 R。的另一端共同接 GND。
图 2为误差放大器 104、电压检测器 105和脉宽调制器 103的具体电路。误差放大器 104采用低增益 DIDO误差放大器， 由两级差分输入差分输出 201和 202构成。 201是第 一级， M2是差分输入 PMOS对管， M9为 PMOS管电流源， RK R2为第一级负载（负 载形式不限于普通电阻， 可以采用 MOS管做电阻）。 202为误差放大器 104的第二级。 M1Q为 PMOS管电流源， M3、 M4为第二级输入差分 PMOS对管， 、 为第二级负载。 电路连接关系如下： 电流源 M9和 M1Q的栅极接相同的偏置电压 VBIAS1， M9源极接电源 VDD, 漏极与输入差分对管 Mi和M2的源极相连。 Mi栅极接 VoUT信号， 漏极接负载电 阻 并且输出接第二级差分输入 M3管的栅极。 M2栅极接 VREF信号， 漏极接负载电阻 R2并且输出接第二级差分输入 M4管的栅极。 、 R2另外一端共同接地。 第二级的电流 源 M1Q源极接电源电压 VDD, 漏极接输入差分对管 M3 M4的源极， M3管漏端接负载 R3 并且作为输出端 VEA_， M4管漏端接负载 并且作为输出端 VEA+。 R3、 的另外一端共 同接地。
电压检测器 105由输入缓冲器 204、 RC低通滤波网络 203和两级差分输入差分输出 结构 205和 206构成。 连接关系如下： BUCK输出端的 VOUT输入到缓冲器 204， 缓冲器 204输出端输入到 RC低通滤波网络 203中。 低通滤波网络由 R9和 C构成。 R9—端与缓 冲器 204的输出端相连， 另一端接电容 C。 电容 C的另一端接地。 电阻 R9和电容 C相连 的一端输出到第一级差分输入差分输出 205中的 PMOS差分输入对管之一的 M5的栅极， M6的栅极接 ！^^。 M5、 M6的源极相连， 与 PMOS管 Mu漏极相连。 Mu用作电流源， 栅极接偏置电压 VBIAS2， 源极接电源电压 VDD。 Μ^^极接负载电阻 R5， M6漏极接负载 电阻 R6 (R5、 R6的电阻形式不限于普通电阻， 也可采用 MOS管）。 R5、 的另一端接 地信号。 M5的漏极接第二级 206的差分输入端 NMOS管 M7的栅极， M6漏极接第二级 206的差分输入端 NMOS管 M8的栅极。 NMOS管 M12用作电流源，栅极接偏置电压 VBIAS3， 源极接地信号。 M7、 M8源极与 M12漏极相连， M7漏极与负载 R7相连， M8漏极与负载 R8相连， R7、 的另一端接电源电压。 M7 M8的漏极就是电压检测器的两个输出。PMOS 管M13、 M14为栅极受控的电流源， M7漏端输出接 M13栅极， M8漏端输出接 M14栅极， M13、M14源极相连接电源电压 VDD,漏端分别接到误差放大器 104的输出端 VEA+和 VEA_。
脉宽调制器 103中， PMOS管M17、 M18的栅极为脉宽调制器的输入端， 分别接误差 放大器 104的输出端 VEA+和 VEA_， M17、 M18漏端相连并接到地端。 PMOS管M19、 M20 为恒流源， 栅极接 VBIAS4偏置电压， M19源端接电源电压 VDD， 漏端接 M17源极。 M2o 源端连接电源电压 VDD，漏端端接电阻 Ru—端， Ru另一端接 M18源极。 PMOS管 M15、 M16栅极接电流检测电路输出电压 Vsens(:， PMOS管 M21、 M22栅极接斜坡补偿电路输出电 压 V∞mp(:nsatl。n， M16漏极与 M22漏极相连并接到 M18源极， M16、M22源极接电源电压 VDD。 M15漏端与 M21漏端相连并接到 R。端， 。另一端接 M17管的源极。 M15、 M21源极接到 电源电压 VDD， M15 M21漏极同时接到比较器 207的反相输入端 Vn， 比较器 207的同 相输入端 Vp接恒流源 M2Q的漏端，比较器 207的输出端即为脉宽调制器的输出端 Vc。ntrol。
本发明的工作原理： 首先， 为了保证当负载发生突变时， 误差放大器能够快速调节 输出端电压， 调节脉宽调制器 （Pulse Wide Modulation, PWM) 输出， 控制电感充放电 时间， 从而能够快速调节输出电压， 误差放大器不能采用带大电容补偿的结构， 另外为 确保系统稳定性， 误差放大器只能采用低增益的结构， 本发明采用低增益差分输入差分 输出 （Differential In Differential Out, DIDO) 误差放大器。 低增益误差放大器具有高摆 率， 误差放大器的输出建立时间更短的优点， 可以提高环路瞬态响应速度， 另外从频率 角度看， 如图 3所示， 低增益误差放大器的 -3dB带宽更宽， 小信号响应速度更高。 另一 方面， DIDO结构具有结构上的优势， DIDO误差放大器的差分输出端的差值与输入的电 源电压无关， 可以得到更好的线性调整率。低增益 DIDO结构存在负载调整率差的问题， 这个问题可以从两个角度考虑： 从小信号角度， 当负载电流增加， 环路增益减小， 从而 对输出电压的下降无法灵敏得检测出来； 从环路控制角度， 假设增益变化很小， 当负载 电流增加， 电流检测的输出电压 Vsense增加，导致占空比减小， 由于误差放大器增益较小， 无法产生足够的误差输出信号来调节占空比， 这也导致了输出电压偏差。 为解决低增益 误差放大器带来的输出稳态误差或称负载调整率变差的问题， 本发明中还提出了采用一 种电压检测器检测输出电压的直流变化。 将输出电压经过低通滤波器滤掉纹波电压， 然 后与参考电压比较放大差值， 将放大得到的直流信号叠加到误差放大器的输出端， 经过 PWM调制器调节输出电压， 从而提高负载调整率但是又没有影响环路的小信号特性。本 发明的目的是避免了采用大电容补偿的误差放大器并保证系统稳定性， 提高瞬态响应速 度， 同时采用电压检测放大器改善负载调整率。
本发明的工作过程： 误差放大器 104放大输出端电压 VoUT和 VREF之差， 电压检测器 105用作调节误差放大器 104输出端的直流电平。当负载电流突然上升，导致电流检测输 出端 Vsense端抬高， 脉宽调制器调节使得输出电压降低， 占空比减小。 电压检测放大器实 时检测输出电压， 当输出电压下降时， 电压检测器 105输出端控制电流源， 从而可以控 制在误差放大器输出端叠加上直流电平。 当输出电压下降时， 电压检测器输出端正负级 电平差距变大， 使得叠加到误差放大器上的正反相电平差变大。 Ve为误差放大器输出端 电平差， VEA+和 VEA_分别为电压， 三者间关系为 EA+ v EA-
( 1 )
另外， 可以写出脉宽调制器 103中比较器的同相输入和反相输入端的电平 Vp和 Vn。 得到 ¥£)-¥11与¼的关系， 从式 （4) 中看到， Ve的变化可以调节比较器输入端的电压， 从而快速调节占空比， 改变开关变换器输出电 。
― Zc。nstant^ 1 +
Figure imgf000008_0001
( 3 )
― dense + ^0 I + ^ + ~ ^EA- ) 如图 5所示， +Δν使得 Ve抬高， 从而保证占空比恒定， 调节输出电压使其达到精确 的设定值。 当负载电流突然下降， 导致电流检测输出端 Vsens(:端下降， 环路调节使得输出 电压升高， 占空比增加。 当输出电压增加时， 电压检测器 105输出端正反相电平差距减 小， 使得叠加到误差放大器 104上的直流电平减小。 如图 5中所示， -Δν使得 Ve降低， 从而恒定占空比， 调节输出电压使其达到精确的设定值。
本发明不局限于上述实施方式，凡是通过在误差放大器输出端通过叠加随负载改变的 直流电平的方式来提高负载调整率的方法， 均应落在本发明保护范围之内。

Claims

权利要求书
1、 一种具有高负载调整率的快速瞬态响应 DC-DC 开关变换器， 其特征在于： 当开 关变换器的负载发生突变时， 采用无大电容补偿的低增益差分输入、 差分输出 DIDO误 差放大器并在其输出端叠加随负载改变的直流电平， 经过脉宽调制器快速调节输出电压 并提高负载调整率； 设有电流检测电路、 斜坡补偿电路、 脉宽调制器、 BUCK 拓扑电 路、 误差放大器以及电压检测器， 误差放大器和电压检测器采样 BUCK拓扑电路的输出 电压 VOTT并分别与参考电压 VREF比较， 误差放大器及电压检测器的输出信号叠加输入到 脉宽调制器， 电流检测电路检测 BUCK拓扑电路中的电感电流， 斜坡补偿电路产生的周 期性斜坡信号与电流检测电路的输出端信号叠加输入到脉宽调制器的输入端， 脉宽调制 器的输出端控制 BUCK拓扑电路中的功率管栅信号， 其中： 电流检测电路、 斜坡补偿电 路、 BUCK拓扑电路为常规电路；
误差放大器包括两级差分输入、 输出电路， 第一级差分输入、 输出电路包括差分输 入 PMOS对管 M M2、 PMOS管电流源 Μ9以及负载 、 R2; 第二级差分输入、 输出电 路包括差分输入 PMOS对管 M3 M4、 PMOS管电流源 M1Q以及负载 R3、 R4; PMOS管电 流源 M9和 M1Q的栅极均连接偏置电压 VBIAS1， M9源极接电源 VDD， ^19漏极与差分对管 和 M2的源极连接在一起， 栅极连接 BUCK拓扑电路的输出 VoUT， 漏极与负载 Ri的一端以及第二级差分输入 M3管的栅极连接在一起， M2栅极连接参考电压 VREF， M2 漏极与负载 R2的一端以及第二级差分输入 M4管的栅极连接在一起； M1Q源极连接电源电 压 VDD， M1Q漏极与输入差分对管 M3及 M4的源极连接在一起， M3管漏极接负载 R3的 一端， 此端作为误差放大器输出负端 VEA―， M4管漏极连接负载 R4的一端， 此端作为误差 放大器输出正端 VEA+， 负载 、 R2、 R3及 R4的另外一端均接地；
电压检测器包括缓冲器、 RC 低通滤波网络和两级差分输入、 输出电路， 第一级差分 输入、 输出电路包括差分输入 PMOS对管 M5、 M6、 PMOS管电流源 Mu以及负载 R5、 R6; 第二级差分输入、 输出电路包括差分输入 NMOS 对管 M7、 M8、 NMOS 管电流源 M12以及负载 R7、 R8; BUCK拓扑电路的输出 VOUT连接缓冲器的输入端， 缓冲器的输出 端连接到 RC低通滤波网络中电阻 R9的一端， 电阻 R9的另一端通过电容 C接地， 电阻 R9和电容 C相连的一端连接到第一级 PMOS差分输入对管中 M5的栅极， M6的栅极接参 考电压 VREF， M5及 M6的源极互连并与 PMOS 管 Mu漏极相连， Mu栅极接偏置电压 VBIAS2， Mu源极接电源电压 VDD， M5漏极与负载 R5的一端以及第二级差分输入 NMOS 对管中 M7的栅极连接在一起， M6漏极与负载 R6的一端以及第二级差分输入 NMOS对管 中 M8的栅极连接在一起， 负载 R5、 R6的另一端均接地， M12栅极接偏置电压 VBIAS3， M12源极接地， M7及 M8的源极与 M12漏极连接在一起； PM0S管 M13和 M14为受控电流 源， M7漏极作为电压检测器的一个输出端与负载 R7的一端以及 PM0S管 M13的栅极连 接在一起， M8漏极作为电压检测器的另一个输出端与负载 R8的一端以及 PM0S 管 M14 的栅极连接在一起， 负载 R7、 R8的另一端均接电源电压 VDD， M13与 M14的源极互连 并接电源电压 VDD， M13及 M14的漏端分别接到误差放大器的输出正端 VEA+及输出负端 脉宽调制器包括： 由电流检测电路输出电压 Vse ^控制的两个 PM0S管电流源 M16、 M15、 由斜坡补偿电路输出电压 V∞mpensati。n控制的两个 PM0S 管电流源 M22、 M21、 两个 PM0S管恒流源 M19、 M20 电阻 R1Q 、 Rn以及比较器； PMOS管 M17、 M18的栅极为输 入端， 分别接误差放大器输出正端 VEA+及输出负端 VEA—， M17、 M18漏极互连并接地， M19及 M2Q的栅极互连并连接偏置电压 VBIAS4， M19漏极与 M17源极以及电阻 R1Q的一端连 接在一起， 电阻 R1Q的另一端与 M15、 M21的漏极以及比较器的反相输入端连接在一起， M18源极与电阻 Ru的一端以及 M16、 M22的漏极连接在一起， 电阻 Ru的另一端与 M20的 漏极以及比较器的同相输入端连接在一起， M21栅极、 M22栅极与斜坡补偿电路输出电压
Vcompe„Sation连接在一起， M15栅极、 M16栅极与电流检测电路输出电压 Vsense连接在一起，
Mis 、 Mi6 、 Mi9 、 M20 、 M2i 及 M22的源极均连接电源电压 VDD， 比较器的输出端即 为脉宽调制器的输出端， 连接到 BUCK拓扑电路中的功率管栅极。
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