TWI434166B - 類比低壓差穩壓器中過衝及下衝錯誤改正方法及裝置 - Google Patents

類比低壓差穩壓器中過衝及下衝錯誤改正方法及裝置 Download PDF

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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/01—Shaping pulses
    • H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding

Description

類比低壓差穩壓器中過衝及下衝錯誤改正方法及裝置
本發明通常涉及類比積體電路領域。具體地說，本發明涉及類比電壓穩壓器。
可提供乾淨輸出信號的電壓穩壓器是影響類比積體電路性能的關鍵因素。當類比積體電路應用於例如數位相機、手機、手提電腦等要求1.9伏到3.3伏低電壓和低靜態電流的可擕式電子器件時，所述可提供乾淨輸出信號的電壓穩壓器尤為重要。這些類比積體電路的瞬態回應會造成可擕式電子器件的不可逆損壞，並且經常縮短這些器件的壽命。低壓差線性穩壓器因其能為積體電路提供穩定、低雜訊和特定值的直流輸出電壓而被廣泛使用。然而，低壓差線性穩壓器電路很容易由於下級負載器件的開、關而產生瞬間的過衝和下衝。
第1A圖為一個現有技術的低壓差線性穩壓器電路100的示意圖。低壓差線性穩壓器電路100連接至由負載電流112表示的下級負載。低壓差線性穩壓器電路100包括誤差放大器101、傳輸器件102、和包括第一電阻(R1)103和第二電阻(R2)104的參考網路。低壓差線性穩壓器電路100產生輸出電壓(VOUT)，VOUT不依賴於輸入電壓(VIN)，並和參考電壓(VREF)成正比。第1B圖中示出了表示負載電流112的波形119，和表示輸出電壓(VOUT)的波形120。當負載電流112導通時，電流從0mA增加到 500mA，所述電流的增加由波形119中的上升沿119U表示。與之相應地，電容105上的電壓降低，但是低壓差線性穩壓器電路100不能快速反應來補償輸出電壓(VOUT)的突然下降。這樣，使得輸出電壓的瞬態回應中出現下衝誤差121。所述下衝誤差121的幅值為△V -=I L ．△t/C(公式1)，其中C為電容105的電容值。
繼續參照第1B圖，當負載電流112截止時，電流從500mA下降到0mA，所述電流的下降由波形119中的下降沿119D表示。與之相應地，電容105的電壓增大，但低壓差線性穩壓器電路100不能立即發應來補償波形120表示的輸出電壓(VOUT)。這導致輸出波形120上出現過衝誤差122。所述過衝誤差122的幅度為△V +=I L ．△t/C(公式2)。通常，為解決低壓差線性穩壓器電路100的下衝誤差121和過衝誤差122，在輸出端109和電氣接地111之間連接一個容值為10μF到100μF的大電容105。公式1和公式2的分母中的大電容C能降低△V -和△V +的幅值。然而，大電容105需佔用顯著大的電路板面積，同時也提高了製造成本。此外，大電容105會降低低壓差線性穩壓器電路100的回應速度。另一方面，使用低容值的電容105來加快反應速度會導致低壓差線性穩壓器電路100的不穩定，並增大低壓差線性穩壓器電路100中過衝(公式2)。因此，改變電容105的容值(C)並不能解決過衝和下衝問題。減小公式1和公式2中的反應時間(△t)的另外一個方法是使用快速誤差放大器101，但是快速誤差放大器需要昂貴 的工藝技術和複雜的電路設計。因此，需要採用附加電路來解決低壓差線性穩壓器電路100中的瞬間過衝和下衝問題。
已有多種現有技術嘗試用附加電路來解決低壓差線性穩壓器電路100的瞬間過衝誤差和下衝誤差問題。在一種現有技術中，公開了一種電耦接於誤差放大器101和傳輸器件102之間的輸出級補償電路。在該現有技術的輸出級補償電路中，一個或多個分離式感測器件構造為基於輸出電流向低壓差線性穩壓器電路100提供零極點補償。每個分離式感測器件均構造為補償合適範圍的輸出電流，並增大相關補償電容的效果。這樣，該現有技術的輸出級補償電路提供了不依賴於輸出電流和輸出電容需求的、穩定的輸出電壓(V OUT )。但是，所公開的該輸出級補償電路並不能解決過衝誤差和下衝誤差問題。此外，該現有技術的電路不能提供滿足低靜態電流需求和小矽片面積經濟性需求的方案。
因此，需要一種過衝和下衝校正電路及其方法以實現低壓差線性穩壓器電路的快速反應，從而解決過衝誤差和下衝誤差問題。此外，還需要一種過衝和下衝校正電路以避免消耗大的靜態電流，且避免佔用大的電路板面積。本發明能滿足上述要求。
為避免上述現有技術中存在的缺陷，本發明旨在提供一種用於校正過衝誤差和下衝誤差的裝置及方法。根據本 發明的該裝置及方法，由於在正常工作狀態下，過衝校正電路和下衝校正電路處於截止模式，因此過衝校正電路和下衝校正電路具有很低的靜態功耗。
為實現上述發明目的，本發明採用的技術方案如下：本發明提供了一種用於類比積體電路的誤差校正電路，所述誤差校正電路具有輸入端和輸出端且包括：下衝校正電路，其電耦接為用於檢測所述類比積體電路中的下衝誤差，只有當在所述輸出端檢測到所述下衝誤差時，下衝校正電路才運行以改進所述類比積體電路的反應時間；以及過衝校正電路，其電耦接為用於檢測所述類比積體電路中的過衝誤差，只有當在所述輸出端檢測到所述過衝誤差時，過衝校正電路才運行減小所述類比積體電路的反應時間。
作為本發明的一種較佳方案，一旦檢測到所述過衝誤差，所述過衝校正電路運行以創建電通路來補償所述過衝誤差。
作為本發明的一種較佳方案，通過將所述過衝校正電路的電氣特性從高阻抗狀態改變為低阻抗狀態來啟動所述過衝校正電路，以及通過將所述下衝校正電路的電氣特性從高阻抗狀態改變為低阻抗狀態來啟動所述下衝校正電路。
作為本發明的一種較佳方案，所述下衝校正電路還包括：輸入級電路，其包括輸入端，所述輸入端電耦接為用於檢測所述類比積體電路的所述輸出端中的所述下衝誤 差；差分級電路，其電耦接至所述輸入端；以及輸出級電路，其電耦接至所述差分級電路和所述類比積體電路，一旦檢測到所述下衝誤差，所述差分級電路和所述輸出級電路啟動以產生一校正信號，所述校正信號能改善所述類比積體電路的反應時間。
作為本發明的一種較佳方案，所述輸入級包括電耦接至電容的高速AB類緩衝器。
作為本發明的一種較佳方案，所述差分級電路還包括：第一NMOS電晶體，其電耦接至第二NMOS電晶體，所述的第一NMOS電晶體的柵極電耦接至所述第二NMOS電晶體的柵極，所述第一NMOS電晶體的源極電耦接至第一電阻的第一端和所述輸入級電路，所述第一電阻的第二端電耦接至電氣接地，所述第二NMOS電晶體的源極電耦接至第二電阻的第一端，所述第二電阻的第二端電耦接至所述電氣接地；以及偏置電路，電耦接至所述第一NMOS電晶體和所述第二NMOS電晶體，其中所述偏置電路偏置所述第一NMOS電晶體和所述第二NMOS電晶體，所述第一NMOS電晶體和所述第二NMOS電晶體的汲極電耦接至所述偏置電路。
作為本發明的一種較佳方案，所述偏置電路包括：第一電流源，其包括第一PMOS電晶體和第二PMOS電晶體，所述第一PMOS電晶體的柵極電耦接至所述第二PMOS電晶體的柵極，所述第一PMOS電晶體的汲極電耦接至所述第一NMOS電晶體的汲極和所述輸出級電路，所 述第二PMOS電晶體的汲極電耦接至所述第二NMOS電晶體的汲極和所述第二PMOS電晶體的柵極，所述第一PMOS電晶體的源極電耦接至所述第二PMOS電晶體的源極和電源電壓；以及第二電流源，其具有第一端和第二端，所述第一端電耦接至所述電源電壓；第三NMOS電晶體，其汲極電耦接至所述第二電流源的第二端，所述第三NMOS電晶體的柵極電耦接至所述第一NMOS電晶體和所述第二NMOS電晶體的柵極和所述第三NMOS電晶體的汲極，所述第三NMOS電晶體的源極電耦接至第三電阻的第一端，所述第三電阻的第二端電耦接至所述電氣接地。
作為本發明的一種較佳方案，輸出級電路是PMOS電晶體，所述PMOS電晶體的柵極電耦接至所述第一NMOS電晶體的汲極，所述PMOS電晶體的汲極構成所述輸出端、且電耦接至所述類比積體電路，所述PMOS電晶體的源極電耦接至電源電壓。
作為本發明的一種較佳方案，所述過衝校正電路還包括：差分級電路，其電耦接至所述類比積體電路的輸出端；以及輸出級電路，其電耦接至所述差分級電路和所述類比積體電路。
作為本發明的一種較佳方案，所述差分級電路還包括：第一PNP雙極結型電晶體，其電耦接至第二PNP雙極結型電晶體，所述第一PNP雙極結型電晶體的基極電耦接至所述第二PNP雙極結型電晶體的基極，所述第一PNP雙極結型電晶體的射極電耦接至電阻的第一端，所述電阻 的第二端電耦接至所述類比積體電路，所述第二PNP雙極結型電晶體的射極電氣構成所述輸入端，接收所述類比積體電路的所述輸出信號；以及偏置電路，電耦接至所述第一PNP雙極結型電晶體和所述第二PNP雙極結型電晶體，所述偏置電路偏置所述差分級，所述第一PNP雙極結型電晶體和所述第二PNP雙極結型電晶體的集極電耦接至所述偏置電路。
作為本發明的一種較佳方案，所述偏置電路包括：第一電流源，其包括第一NPN雙極結型電晶體和第二NPN雙極結型電晶體，所述第一NPN雙極結型電晶體的基極電耦接至所述第二NPN雙極結型電晶體的基極，所述第一NPN雙極結型電晶體的集極電耦接至所述第一NPN雙極結型電晶體的基極和所述第一PNP電晶體的集極，所述第二NPN雙極結型電晶體的集極電耦接至所述第二PNP雙極結型電晶體的集極和所述輸出級電路，所述第一NPN雙極結型電晶體的射極電耦接至所述第二NPN雙極結型電晶體的射極和電氣接地；第二電流源，其具有第一端和第二端，所述第二電流源的第一端電耦接至所述電氣接地；以及第三PNP雙極結型電晶體，所述第三PNP雙極結型電晶體的集極電耦接至所述第三PNP雙極結型電晶體的基極和所述第一PNP、第二PNP雙極結型電晶體的基極和所述第二電流源的第二端，所述第三PNP雙極結型電晶體的射極電耦接至所述電阻的第一端和所述第一PNP雙極結型電晶體的射極。
作為本發明的一種較佳方案，所述輸出級電路包括NMOS電晶體，所述NMOS電晶體的柵極電耦接至所述第二PNP雙極結型電晶體的集極，所述NMOS電晶體的汲極電耦接至所述類比積體電路和所述第二PNP雙極結型電晶體的射極，所述NMOS電晶體的源極電耦接至所述電氣接地。
本發明的另一種技術方案如下：一種校正類比積體電路中的過衝誤差和下衝誤差的方法，包括：使用誤差校正電路來感測所述類比積體電路中的過衝誤差或下衝誤差，所述誤差校正電路包括過衝校正電路和下衝校正電路；當檢測到所述過衝誤差或下衝誤差時，產生校正信號，否則，繼續過衝誤差或下衝誤差的感測步驟；以及使用所述校正信號使所述類比積體電路立即反應，從而充分減小所述過衝誤差和下衝誤差。
作為本發明的一種較佳方案，還包括如下的步驟：偏置所述下衝校正電路，以使得在正常工作狀態下所述下衝校正電路截止，以及當檢測到所述下衝誤差時所述下衝校正電路導通。
作為本發明的一種較佳方案，還包括如下的步驟：偏置所述過衝校正電路，以使得在正常工作狀態下所述過衝校正電路截止，當檢測到所述過衝誤差時所述過衝校正電路導通。
作為本發明的一種較佳方案，還包括如下的步驟：將所述下衝校正電路和所述過衝校正電路耦接到所述類比積 體電路。
作為本發明的一種較佳方案，還包括如下的步驟：當檢測到所述過衝誤差時創建電通路以減小所述過衝誤差。
本發明的又一種技術方案如下：一低壓差線性穩壓器電路，包括：誤差放大器，其包括第一輸入端、第二輸入端、和輸出端；傳輸器件，其以串連的方式電耦接至所述誤差放大器的輸出端，以接收來自所述誤差放大器的校正信號；以及誤差校正電路，其包括：下衝校正電路，其電耦接為用於檢測所述低壓差線性穩壓器電路輸出信號的下衝誤差，所述下衝校正電路能運行以通過改進所述低壓差線性穩壓器電路的反應時間來充分減小所述下衝誤差，其中一旦檢測到所述下衝誤差，所述下衝校正電路被啟動且運行，以使得所述低壓差線性穩壓器電路立即開始對所述輸出信號進行補償；以及過衝校正電路，其電耦接為用於檢測所述輸出信號的過衝誤差，所述過衝校正電路能運行以通過改進所述低壓差線性穩壓器電路的反應時間來充分減小所述過衝誤差，其中一旦檢測到所述過衝誤差，所述過衝校正電路被啟動且允許，以使得所述低壓差線性穩壓器電路立即開始對所述輸出信號進行補償。
作為本發明的一種較佳方案，當未檢測到所述下衝誤差時，所述下衝校正電路處於截止狀態，當檢測到所述的下衝誤差時，所述下衝校正電路被啟動且運行，以使得所述低壓差線性穩壓器電路開始對所述輸出信號進行補償，從而充分減小下衝誤差，所述下衝校正電路還包括：輸入 級電路，其包括電耦接為用於檢測所述下衝誤差的輸入端；差分級電路，其電耦接至所述輸入端；以及輸出級電路，其電耦接至所述差分級電路和所述誤差放大器。
作為本發明的一種較佳方案，當未檢測到所述的過衝誤差時，所述過衝校正電路處於截止狀態，當檢測到所述的過衝誤差時，所述過衝校正電路被啟動且運行，以使得所述低壓差線性穩壓器電路對所述輸出信號進行補償，所述過衝校正電路還包括：差分級電路，其電耦接為用於檢測所述低壓差線性穩壓器電路中的過衝誤差；以及輸出級電路，其電耦接至所述差分級電路和所述誤差放大器。
作為本發明的一種較佳方案，所述傳輸器件為功率電晶體，該功率電晶體包括柵極端、源極端、和汲極端，所述柵極端電耦接至所述誤差放大器的所述輸出端，所述汲極電電耦接為用於接收來自所述誤差放大器的校正信號。
作為本發明的一種較佳方案，還包括一分壓網路，其電耦接至所述誤差放大器的所述輸出端和所述傳輸器件。
作為本發明的一種較佳方案，其中，所述誤差放大器為一低輸入偏置誤差放大器，且包括：輸入差分級；增益級，其電耦接至所述輸入差分級，所述增益級還包括電耦接至運算放大器電路的疊接電路；以及輸出級，其電耦接至所述運算放大器電路。
作為本發明的一種較佳方案，所述運算放大器電路還包括電耦接至多個電流鏡的差分對，其中所述運算放大器電路和所述疊接電路構成共模反饋迴路，並且其中所述運 算放大器電路向所述疊接電路提供共模偏置。
作為本發明的一種較佳方案，所述疊接電路還包括第一疊接電晶體和第二疊接電晶體，所述第一疊接電晶體和所述第二疊接電晶體電耦接在一起，並電耦接至所述輸入差分級以構成折疊疊接差分對。
本發明的一個優點在於，由於在正常工作狀態下，過衝校正電路和下衝校正電路處於截止模式，因此過衝校正電路和下衝校正電路具有很低的靜態功耗。
現參照圖式所示出的示例對本發明的較佳實施例進行詳細地描述。儘管結合較佳實施例對本發明進行描述，但是，可以理解的是，本發明並不局限於這些實施例。相反地，本發明旨在覆蓋由所附的權利要求限定的、不背離本發明精神的所有替代、修改和等同。此外，在本發明說明書的下述具體描述中，多處特定的限定是為了對本發明提供徹底的理解。然而，對於任何本領域的普通技術人員來說顯然的是，不進行這些特定的限定也可實踐本發明。此外，為了避免本發明的方案過於冗長，眾所周知的方法、程式、元件以及電路在下述具體的描述中省去了。
參照第2圖，該圖中示出了根據本發明的一個實施例的誤差校正電路，該誤差校正電路電耦接以處理類比積體電路系統中的過衝誤差和下衝誤差。類比集成系統200包括電連接至誤差校正電路220的類比積體電路210。根據本發明的一個實施例，誤差校正電路220還包括分離的下 衝校正電路201和過衝校正電路202。下衝校正電路201用來處理下衝誤差，過衝校正電路202用來處理過衝誤差。
從結構上來說，類比積體電路210包括接收輸入電壓(V IN )的輸入端207和產生輸出電壓(V OUT )的輸出端209。輸出端209還連接到下級負載，該下級負載用與電氣接地111串聯的負載電流112來表示。需要注意的是，在本發明的範圍中，類比積體電路210可以是但並不限於低壓差線性穩壓器、類比放大器、類比運算放大器、模數轉換器(ADC)、或者任何易受過衝誤差和下衝誤差影響的類比積體電路。而且，術語“過衝誤差”和“下衝誤差”是指，如第1B圖中所示由於負載電流112的方波119引起的輸出電壓(V OUT )的瞬態回應。但是，需注意的是，輸出電壓(V OUT )中出現的任何不期望的暫態信號均落入本發明的術語“誤差”的含義之內。
再次參照第2圖，下衝校正電路201和過衝校正電路202相分離並且彼此不同。下衝校正電路201和過衝校正電路202均電耦接至類比積體電路210以分別處理輸出電壓(V OUT )中的下衝誤差和過衝誤差。下衝校正電路201具有輸入端432和輸出端433。輸入端432電連接以接收類比積體電路210的輸出電壓(V OUT )。一旦檢測到輸出電壓(V OUT )中出現下衝誤差，下衝校正電路201即被啟動並在輸出端433產生校正信號，立刻使得類比積體電路210補償輸出電壓(V OUT )。換句話說，下衝校正電路201減小了類比積體電路210的反應時間△t。特別地，再次參照公式1 △V -=I L ．△t/C，假設C和I L 不變，如果反應時間△t被有效地減小，則下衝誤差的幅值△V -也將被有效地減小。這意味著在檢測到下衝誤差和過衝誤差時，在需要時，類比積體電路210的帶寬被動態地增大。
總的來說，過衝校正電路202和下衝校正電路201的工作原理相同。但過衝校正電路202還創建了電通路以補償過衝誤差。過衝校正電路202具有輸入端501和輸出端528。輸入端501電耦合以接收輸出電壓(V OUT )，而輸出端528電連接至類比積體電路210。一旦檢測到過衝誤差，過衝校正電路202即在輸出端528產生校正信號，使得類比積體電路210立刻補償輸出電壓(V OUT )中的過衝誤差。同時，過衝校正電路202創建電通路以減小過衝誤差的超額電壓。換句話說，過衝校正電路202減小了類比積體電路210的反應時間△t或動態地增大了整個系統的帶寬。特別地，再次參照公式2△V +=I L ．△t/C，假設C和I L 不變，如果反應時間△t顯著地減小，則過衝誤差的幅值△V +也將顯著地減小。
總之，具有分離的下衝校正電路201和過衝校正電路202的類比集成系統200能產生沒有過衝誤差和下衝誤差的乾淨的輸出電壓(V OUT )。而且，由於僅在檢測到過衝誤差和下衝誤差時過衝校正電路202和下衝校正電路201才被啟動，因此誤差校正電路220在沒有消耗大量靜態電流的情況下，有效地處理和解決了輸出電壓(V OUT )中的過衝誤差和下衝誤差，低靜態電流意味著低功耗。
再次參照第3圖，該圖中示出了根據本發明的一個實施例的低壓差線性穩壓器電路300，該低壓差線性穩壓器電路300包括用以減小過衝誤差和下衝誤差的過衝校正電路202和下衝校正電路201。下衝校正電路201的輸入端432在節點V B 電連接至輸出端209以檢測輸出電壓(V OUT )中的下衝誤差。下衝校正電路201的輸出端433電耦接至誤差放大器101的輸出級(未示出)。一旦輸出電壓(V OUT )中出現下衝誤差，下衝校正電路201即產生校正信號，以使得誤差放大器101立刻反應，從而減小低壓差線性穩壓器電路300的反應時間△t。
繼續參照第3圖，過衝校正電路202的輸入端501在節點V B 電連接至輸出端209以感測輸出電壓(V OUT )，即檢測該輸出電壓上的任何過衝。過衝校正電路202的輸出端528在節點V A 電連接至傳輸電晶體102的柵極。在沒有過衝誤差的正常狀態下，傳輸電晶體102的柵極的電壓大於輸出電壓(V OUT )。但是，當流過輸出端209的輸出電流突然從500mA下降至0mA時，傳輸電晶體101不能立刻截止，這使得節點V B 處的輸出電壓(V OUT )增大。這導致了如第1B圖中所示的輸出電壓(V OUT )的瞬態回應中的過衝誤差。一旦檢測到過衝誤差，過衝校正電路202即被啟動並產生校正信號以阻止傳輸電晶體102繼續為電容(C)105提供電流。從而消除了過衝誤差。
接著參照第4圖，該圖中為根據本發明的一個實施例的下衝校正電路的詳細示意圖。下衝校正電路201的工作 原理如前所述，其包括輸入級電路410和輸出級電路430，該輸入級電路410電耦接至差分級電路420。在本發明的一個實施例中，輸入級電路410包括緩衝器411，該緩衝器411與電容412串聯。緩衝器411的輸入端電連接至輸入端432。緩衝器411的輸出端通過電容412電耦接至差分級電路420。在一個實施例中，緩衝器411為快速AB類緩衝器。在一個實施例中，緩衝器411為用以緩衝輸出電壓(V OUT )的簡單緩衝器。任何在緩衝器411中由輸出電壓(V OUT )中的下衝誤差引起的電壓降都會導致電容412放電。差分級電路420是包括第一NMOS電晶體421和第二NMOS電晶體422的快速放大器。第一NMOS電晶體421的柵極電連接至第二NMOS電晶體422的柵極。第一NMOS電晶體421的源極電連接至第一電阻425和電容412。第二NMOS電晶體422的源極電連接至第二電阻426。第一電阻425和第二電阻426的第二端均電連接至電氣接地111。第一NMOS電晶體421和第二NMOS電晶體422均由偏置電路偏置，該偏置電路包括第一電流源428，第一PMOS電晶體423，第二PMOS電晶體424和第三NMOS電晶體427。第一PMOS電晶體423的柵極電連接至第二PMOS電晶體424的柵極和汲極。第一PMOS電晶體423的汲極順次連接至第一NMOS電晶體421的汲極和輸出級電路430。第二PMOS電晶體424的汲極電連接至第二NMOS電晶體422的汲極以及第一PMOS電晶體423和第二PMOS電晶體424的柵極。第一PMOS電晶體423 的源極電連接至第二PMOS電晶體424的源極和電源電壓(V CC )110。第一電流源428的一端電連接至電源電壓(V CC )110。第一電流源428的另一端電連接至第三NMOS電晶體427的汲極和柵極。第三NMOS電晶體427的柵極電連接至第一NMOS電晶體421和第二NMOS電晶體422的柵極。第三NMOS電晶體427的源極電連接至第三電阻429。第三電阻429的另一端電連接至電氣接地111。輸出級電路430包括PMOS電晶體431。PMOS電晶體431的柵極電連接至第一PMOS電晶體423和第一NMOS電晶體421的汲極。PMOS電晶體431的源極電連接至電源電壓(V CC )110。最後，PMOS電晶體431的汲極形成輸出端433。在一個實施例中，第一電阻425，第二電阻426和第三電阻429均為100KΩ，第一電流源428為4μA，電源電壓(V CC )110為2.5V。在本發明的一個實施例中，第一電流源428為電連接在電源電壓(V CC )110與第三NMOS電晶體427的漏-柵極之間的電阻(未示出)。在一個實施例中，第一電流源為提供恒定偏置電流的有源電流鏡。
現參照第5圖，該圖為詳細示出了根據本發明的一個實施例的過衝校正電路的示意圖。過衝校正電路202包括電耦接至差分級電路520的輸出級電路510。在本發明的一個實施例中，輸出級電路510包括NMOS電晶體511。差分級電路520包括第一PNP雙極結型電晶體521和第二PNP雙極結型電晶體522，第一PNP雙極結型電晶體521和第二PNP雙極結型電晶體522均由偏置電路偏置，該偏 置電路包括第一NPN雙極結型電晶體523、第二NPN雙極結型電晶體524、第三PNP雙極結型電晶體525和恒定電流源526。特別地，第一PNP雙極結型電晶體521的射極電連接至電阻527的第一端。電阻527的另一端形成輸出端528。第一PNP雙極結型電晶體521的基極和第二PNP雙極結型電晶體522的基極電連接在一起。第一PNP雙極結型電晶體521的集極電連接至第一NPN雙極結型電晶體523的集極和基極。第二PNP雙極結型電晶體522的集極電連接至第二NPN雙極結型電晶體524的集極。第一NPN雙極結型電晶體523和第二NPN雙極結型電晶體524的基極電連接在一起。第一NPN雙極結型電晶體523和第二NPN雙極結型電晶體524的射極電連接在一起，並連接至電氣接地111。第一PNP雙極結型電晶體521的基極和第二PNP雙極結型電晶體522的基極電連接至第三PNP雙極結型電晶體525的基極。第三PNP雙極結型電晶體525的集極電連接至它的基極和恒定電流源526。恒定電流源526的另一端電連接至電氣接地111。在本發明的一個實施例中，恒定電流源526具有恒定的電流值10μA。第三PNP雙極結型電晶體525的射極電連接至第一PNP雙極結型電晶體521的射極和電阻527的第一端。第二PNP雙極結型電晶體522的射極電連接至輸出級電路510中的NMOS電晶體511的汲極端。NMOS電晶體511的柵極電連接第二PNP雙極結型電晶體522和第二NPN雙極結型電晶體524的集極交叉點處。NMOS電晶體511的源極電連接至電氣 接地111。NMOS電晶體511的汲極電連接至第二PNP雙極結型電晶體522的射極和輸入端501。
現參照第6圖，該圖示出了根據本發明的一個實施例的、具有下衝校正電路201和過衝校正電路202的低壓差線性穩壓器電路600的完整示意圖。在本發明的一個實施例中，第2圖中的類比集成系統200為低壓差線性穩壓器電路600，其包括均製作在同一晶片上的誤差放大器601、傳輸器件610、過衝校正電路202和下衝校正電路201。在本發明的一個實施例中，誤差放大器601為現有技術中的誤差放大器101。在另一個實施例中，誤差放大器601為在後文中將詳述的低輸入偏置誤差放大器700。誤差放大器601包括第一輸入端(同相輸入端)602、第二輸入端(反相輸入端)603和輸出端604。第一輸入端602接收參考電壓(V REF)，該參考電壓(V REF)可由參考電壓源(未示出)產生。第二輸入端603從傳輸器件610接收比例採樣電壓(V SENSE )。在本發明的一個實施例中，傳輸器件610為NMOS電晶體611。該NMOS電晶體611的汲極連接至低壓差線性穩壓器電路600的輸入端612，在該輸入端612接收未經調整的輸入信號(V IN )。NMOS電晶體611的柵極連接至誤差放大器601的輸出端604。NMOS電晶體611的源極連接至回饋電路620，該回饋電路620還包括第一採樣電阻(R 1)621和第二採樣電阻(R 2)622。NMOS電晶體611的源極還連接至容值為C的電容623。電容623的另一端與ESR電阻624串連。ESR電阻624的另一端電連接至 電氣接地111。ESR電阻624是電容623的“等效串聯電阻”。
特別地，NMOS電晶體611的源極連接至第一採樣電阻(R 1)621。第一採樣電阻(R 1)621與第二採樣電阻(R 2)622串聯，並連接至誤差放大器601的第二輸入端603。第二採樣電阻(R 2)622的另一端電連接至電氣接地111。
繼續描述第6圖中的低壓差線性穩壓器電路600，下衝校正電路201的輸入端432在節點V B 電連接至低壓差線性穩壓器電路600的輸出端630，以感測輸出電壓V OUT ，即感測任何的下衝誤差。下衝校正電路201的緩衝器411對輸出電壓V OUT 進行緩衝。下衝校正電路201的輸出端433電耦接至誤差放大器601的輸出級(未示出)，從而在下衝誤差出現時，下衝校正電路201使誤差放大器601向NMOS電晶體611發出校正信號。過衝校正電路202的輸入端501電連接至輸出端630，以感測輸出電壓(V OUT )，即感測節點V B 上的任何過衝誤差。過衝校正電路202的輸出端528連接為在節點V A 處控制NMOS電晶體611的柵極。低壓差線性穩壓器電路600的輸出端630電連接至由電流值為I L 的負載電流112和電容623表示的負載。
參照以上對第6圖的描述，低壓差線性穩壓器電路600的工作原理如下。誤差放大器610將參考電壓V REF 和比例採樣電壓V SENSE 進行比較，並產生校正信號以調整NMOS電晶體611兩端的電壓降，以滿足V REF =V SENSE 。當輸出電壓(V OUT )上不存在任何過衝誤差和下衝誤差時，下衝校正電路201和過衝校正電路202處於截止狀態。當在輸入端432檢測 到下衝誤差時，下衝校正電路201被啟動，並加快誤差放大器601的反應速度以補償輸出電壓(V OUT )上的下衝誤差。特別地，在沒有下衝誤差的正常工作狀態下，輸入端432的電位為輸出電壓(V OUT )的直流分量。該電位由緩衝器411緩衝。由於第二NMOS電晶體422導通並將更多的電流從其柵極拉到電氣接地111，因此，第一NMOS電晶體421處於截止模式。這是因為第二NMOS電晶體422在物理上比第一NMOS電晶體421大。由於第一NMOS電晶體421的柵極電壓被第二NMOS電晶體422拉至電氣接地111，因此第一NMOS電晶體421截止。在正常工作狀態下，由第一PMOS電晶體423和第二PMOS電晶體424組成的有源偏置電流源被偏置，從而使得PMOS電晶體431處於截止狀態，沒有電流從輸出端433流出。因而，在輸出端630沒有下衝誤差的正常工作狀態下，下衝校正電路201處於高阻抗狀態，也就是說，沒有電流從輸出端433流出。
再次參照第6圖，當產生下衝誤差時，緩衝器411迅速地感測到輸入端432的電壓降。從而在電容412的另一端產生相應的電壓降。在第一NMOS電晶體421的源極的第二電阻425兩端產生壓降。回應此源極處的壓降，柵極和源極間的電壓差變大，且第一NMOS電晶體421導通，將PMOS電晶體431的柵極的電壓拉至電氣接地111。PMOS電晶體431此時導通，並將輸出端433的電壓增大至電源電壓V CC 110。輸出端433處電壓的增大導致誤差放大 器601反應並開始補償下衝誤差。因此，當輸出端630處出現下衝誤差時，下衝校正電路201處於低阻抗狀態，並導致電流從輸出端433流至誤差放大器601。
繼續參照第6圖，在輸出端630未檢測到過衝誤差的正常工作狀態下，過衝校正電路202處於截止狀態。特別地，當未檢測到過衝誤差時，NMOS電晶體611的柵極處的電壓在節點V A 處比輸出端630的電壓高。因此，在過衝校正電路202中，輸出端528的電壓比輸入端501的電壓高。等同地，第一PNP雙極結型電晶體521的射極的電壓比第二PNP雙極結型電晶體522的射極的電壓高。在這種情況下，第一PNP雙極結型電晶體521比第二PNP雙極結型電晶體522導通充分。這樣，更多的電流流入二極體接法NPN雙極結型電晶體524的集極。因此，NPN雙極結型電晶體523和524構成的電流鏡會使NPN雙極結型電晶體524導通，將NMOS電晶體511的柵極拉至電氣接地111。在正常的工作狀態下，NMOS電晶體511處於截止模式，因而，過衝校正電路202處於高阻抗態。
另一方面，一旦在輸入端501處檢測到過衝誤差，則過衝校正電路被啟動以消除過衝誤差。特別地，當正常工作狀態被打破，且檢測到過衝誤差時，第1B圖所示的過衝誤差122的電壓的增大導致輸入端501的電壓比輸出端528的電壓大。與此相應地，第二PNP雙極結型電晶體522導通，第一PNP雙極結型電晶體521截止。這導致電流流過第二PNP雙極結型電晶體522的集極，並將它的輸出拉 高。此時NMOS電晶體511導通，將過衝誤差的超額電壓拉至電氣接地111。同時，第一PNP雙極結型電晶體521截止。
如第7圖所示，在本發明的一個實施例中，用在低壓差線性穩壓器電路600中的誤差放大器610包括低輸入偏置誤差放大器700。本發明中的低輸入偏置誤差放大器700包括輸入差分級710、增益級720和輸出級760。輸入差分級710由PNP雙極結型電晶體711和712組成，且構成跨導放大器。增益級720電耦合在輸入差分級710和輸出級760之間，且可操作為用於向低輸入偏置誤差放大器700提供增益，並阻止偏置電流流回輸入差分級710。為了實現上述功能，增益級720還包括疊接電路730和運算放大器電路740。疊接電路730由疊接的雙極結型電晶體732和733組成，且電耦接至輸入差分級710以構成差分折疊共基-共射電路。運算放大器電路740包括差分對747-748，多個電流鏡741-742、743-744和745-746。運算放大器電路740與差分折疊疊接電路串聯，並為其提供共模偏置，從而使偏置電流不能流回輸入差分級710。
在操作中，為了獲得非常低的輸入偏置電壓，誤差放大器700採用共模回饋方法來將疊接電路730，特別地，電晶體732和733的集極電壓保持在恒定的直流電壓，該電壓2倍於基極射極電壓(從電氣接地111)(2*V BE )。運算放大器電路740中的差分對747和748補償電晶體732和733的集極至它們的基極電壓。因此，節點N A 和N B 具有 相同的共模直流電壓。這樣，由於雙極結型電晶體732和733的厄爾利效應，誤差放大器700使輸入級處引入的直流偏置最小化。此外，本發明的這個實施例還提供了對噪音更為免疫的差分電壓。
用在低壓差線性穩壓器電路600中的誤差放大器700，與Farhood Moraveji的美國專利申請(該申請的題目為“Low Input Offset Amplifier and Method of Making Same”，並與本申請同一天提交)中描述的低輸入偏置誤差放大器相同，該申請的全部內容結合于此作為參考。
現參照第8圖，該圖為示出了根據本發明的一個實施例的在類比積體電路中減小過衝誤差和下衝誤差的方法800的流程圖。該方法800包括採用分離的過衝校正電路和下衝校正電路來檢測輸出信號中是否有過衝誤差和下衝誤差的步驟，當檢測到過衝誤差或下衝誤差時，產生校正信號，並採用校正信號來刺激類比積體電路，以加快反應速度，從而減小過衝或下衝誤差。該方法800通過改進類比積體電路的回應時間(△t)來減小輸出信號中的過衝誤差或下衝誤差，且不消耗大量的靜態電流。等同地，該方法800在不論在檢測到過衝誤差還是在檢測到下衝誤差時，都可動態地調整類比積體電路的迴路帶寬。而且，在過衝誤差發生時，創建電通路以消耗過衝誤差中攜帶的多餘能量。
現參照步驟801，在該步驟中，用下衝校正電路和過衝校正電路來感測類比集成系統的輸出信號。電耦接過衝 校正電路的輸入端，以感測類比積體電路的輸出電壓，即感測任何的過衝誤差。下衝校正電路用於感測類比積體電路的輸出電壓，即感測任何的下衝誤差。步驟801可採用本發明的下衝校正電路201和過衝校正電路202來實現。電耦接下衝校正電路201，以感測類比集成系統600的輸出電壓(V OUT )。高速AB類緩衝器411可檢測到輸出電壓電平的突然下降。另一方面，過衝校正電路202通過將輸出電壓(V OUT )與位於NMOS電晶體611的柵極的節點V A 處的電壓進行比較來感測輸出電壓(V OUT )。在沒有過衝的正常工作狀態下，節點V A 處的電壓大於輸出電壓(V OUT )。當負載電流112斷開時，會導致輸出電壓(V OUT )上出現如第1B圖中波形122所示的增加。此時，輸出電壓(V OUT )大於節點V A 處的電壓。過衝校正電路202檢測節點V A 和輸出端630之間的電壓關係。
在參照步驟802，在該步驟中，在感測到輸出電壓後，判斷是否檢測到過衝誤差或下衝誤差。即，判斷過衝校正電路或下衝校正電路的狀態是否有改變。步驟802由下衝校正電路201的差分級電路420和過衝校正電路202的差分級520實現。在正常操作狀態下，差分級420處於截止模式。即，第一NMOS電晶體421和第一PMOS電晶體423處於截止模式。一旦輸入端432上出現電壓降，緩衝器411會檢測到該電壓降。電阻425兩端的電壓隨之下降。電阻425兩端的電壓的下降導致第一NMOS電晶體421導通，並將PMOS電晶體431的柵極拉向電氣接地111，使 得PMOS電晶體431導通。結果，使得輸出端433變高，且送出校正信號。類似地，當在輸入端501上檢測到有過衝誤差時，改變過衝校正電路202的差分級520的電氣特性。在正常工作狀態下，第一PNP雙極結型電晶體521導通，第二PNP雙極結型電晶體522截止。當出現過衝誤差時，輸出電壓(V OUT )上升，使得第二PNP雙極結型電晶體522導通。從而第一PNP雙極結型電晶體521截止。因此，在過衝誤差發生時過衝校正電路202的狀態改變。
現參照步驟803，在該步驟中，當輸出電壓(V OUT )沒有變化時，下衝校正電路201和過衝校正電路202的電氣特性不變。繼續回到步驟801檢測過衝誤差和下衝誤差。
參照步驟804，在該步驟中，當過衝校正電路或下衝校正電路的電氣特性改變時，產生校正信號。步驟804由下衝校正電路201的PMOS電晶體431和過衝校正電路202的第二PNP雙極結型電晶體522實現。特別地，當下衝校正電路201的電流狀態改變時，PMOS電晶體431導通，將輸出端433拉至電源電壓(V CC )110，從而將校正信號送出至誤差放大器601。在過衝校正電路202中，第二PNP雙極結型電晶體522的基極電流的減小導致第一PNP雙極結型電晶體521的基極電流減小。因而在輸出端528的電阻527兩端產生電壓降。
最後，參照步驟805，在該步驟中，校正信號使得類比積體電路對下衝誤差和過衝誤差的反應速度加快。因而步驟805改進了類比積體電路的反應時間△t，從而減小了 下衝誤差和過衝誤差的幅值。步驟805由下衝校正電路201的輸出端433處的信號實現。校正信號使誤差放大器601在傳輸電晶體611的柵極產生校正電流，從而對下衝問題進行補償。另一方面，校正信號使傳輸電晶體611截止，從而消除過衝問題。此外，在本發明的一個實施例中，方法800還包括為輸出信號提供電通路以減小過衝誤差的步驟。這個步驟由NMOS電晶體511形成的電通路實現。
顯然地，基於上述技術可對本發明進行各種變型和修改。因此可以理解的是，在所附權利要求的範圍內，本發明可通過其他的方式，而非在此所描述的特定方式來實踐。當然還應該理解的是，前述的公開為本發明的較佳實施例(或實施例)，其他的變型也不背離本發明的精神、且落入所附權利要求界定的本發明的範圍之內。儘管在此僅公開了本發明的較佳實施例，對於本領域的普通技術人員來說，在落入所附權利要求限定的本發明的範圍之內、且不背離本發明的精神的前提下，可以想到和實踐本發明的其他變型。
100、300、600‧‧‧低壓差線性穩壓器電路
101‧‧‧誤差放大器
102‧‧‧傳輸器件
103‧‧‧第一電阻
104‧‧‧第二電阻
105、412、623‧‧‧電容
109‧‧‧輸出端
110‧‧‧電源電壓
111‧‧‧電氣接地
112‧‧‧負載電流
119、120‧‧‧波形
121‧‧‧下衝誤差
122‧‧‧過衝誤差
200‧‧‧類比集成系統
207、432、501、432、501、612‧‧‧輸入端
209、433、528、433、528、604、630‧‧‧輸出端
410‧‧‧輸入級電路
411‧‧‧緩衝器
421‧‧‧第一NMOS電晶體
422‧‧‧第二NMOS電晶體
423‧‧‧第一PMOS電晶體
424‧‧‧第二PMOS電晶體
425‧‧‧第一電阻
426‧‧‧第二電阻
427‧‧‧第三NMOS電晶體
428‧‧‧第一電流源
429‧‧‧第三電阻
430、510‧‧‧輸出級電路
431‧‧‧PMOS電晶體
511‧‧‧NMOS電晶體
520‧‧‧差分級電路
521‧‧‧第一PNP雙極結型電晶體
522‧‧‧第二PNP雙極結型電晶體
523‧‧‧第一NPN雙極結型電晶體
524‧‧‧第二NPN雙極結型電晶體
525‧‧‧第三PNP雙極結型電晶體
526‧‧‧恒定電流源
527‧‧‧電阻
602‧‧‧第一輸入端(同相輸入端)
603‧‧‧第二輸入端(反相輸入端)
610‧‧‧傳輸器件
611‧‧‧NMOS電晶體
620‧‧‧回饋電路
621‧‧‧第一採樣電阻
622‧‧‧第二採樣電阻
624‧‧‧ESR電阻
700‧‧‧低輸入偏置誤差放大器
710‧‧‧輸入差分級
711、712‧‧‧PNP雙極結型電晶體
720‧‧‧增益級
730‧‧‧疊接電路
732、733‧‧‧疊接的雙極結型電晶體
740‧‧‧運算放大器電路
741、742、743、744、745、746‧‧‧電流鏡
747、748‧‧‧差分對
760‧‧‧輸出級
800‧‧‧方法
圖式結合于此並作為本說明書的一部分，示出了本發明的實施例，並且與說明書一起用來解釋本發明的原理。
第1A圖是現有技術中的易受過衝和下衝影響的低壓差線性穩壓器的示意圖；第1B圖是第1A圖所示的現有技術中的低壓差線性穩壓器的負載電流和輸出電壓的波形圖；第2圖是根據本發明的一個實施例的框圖，圖中示出了電連接至誤差校正電路的類比積體電路(IC)，該誤差校正電路包括分離的過衝校正電路和下衝校正電路；第3圖是根據本發明的一個實施例的低壓差線性穩壓器電路的示意圖，該低壓差線性穩壓器電路使用第2圖中的誤差校正電路來減小過衝誤差和下衝誤差；第4圖是根據本發明的一個實施例的下衝校正電路的完整示意圖；第5圖是根據本發明的一個實施例的過衝校正電路的完整示意圖；第6圖是根據本發明的一個實施例的帶有誤差校正電路的低壓差線性穩壓器電路的完整示意圖；第7圖是根據本發明的一個實施例的低輸入偏置誤差放大器的完整示意圖，該低輸入偏置誤差放大器用在低壓差線性穩壓器電路中以用於減小該低壓差線性穩壓器電路中的過衝誤差和下衝誤差；第8圖是根據本發明的一個實施例的在類比積體電路 中校正過衝誤差和下衝誤差的方法的流程圖。
101‧‧‧誤差放大器
102‧‧‧傳輸器件
103‧‧‧第一電阻
104‧‧‧第二電阻
105‧‧‧電容
110‧‧‧電源電壓
111‧‧‧電氣接地
112‧‧‧負載電流
207、432、501‧‧‧輸入端
209‧‧‧輸出端

Claims (25)

  1. 一種用於具有一輸入端和一輸出端的一類比積體電路的誤差校正電路，所述誤差校正電路包括：一下衝校正電路，其電耦接為用於檢測所述類比積體電路中的一下衝誤差，只有當在所述輸出端檢測到所述下衝誤差時，所述下衝校正電路才運行以改進所述類比積體電路的反應時間；以及一過衝校正電路，其電耦接為用於檢測所述類比積體電路中的一過衝誤差，只有當在所述輸出端檢測到所述過衝誤差時，所述過衝校正電路才運行以改進所述類比積體電路的反應時間；其中當所述輸出端上不存在所述過衝誤差和所述下衝誤差時，所述下衝校正電路和所述過衝校正電路均處於一截止狀態。
  2. 如申請專利範圍第1項所述的誤差校正電路，其中，一旦檢測到所述過衝誤差，所述過衝校正電路運行以創建一電通路來補償所述過衝誤差。
  3. 如申請專利範圍第1項所述的誤差校正電路，其中，藉由將所述過衝校正電路的電氣特性從一高阻抗狀態改變為一低阻抗狀態來啟動所述過衝校正電路；以及藉由將所述下衝校正電路的電氣特性從一高阻抗狀態改變為一低阻抗狀態來啟動所述下衝校正電路。
  4. 如申請專利範圍第1項所述的誤差校正電路，其中，所述下衝校正電路還包括： 一輸入級電路，其包括一輸入端，所述輸入端電耦接為用於檢測所述類比積體電路的所述輸出端中的所述下衝誤差；一差分級電路，其電耦接至所述輸入端；以及一輸出級電路，其電耦接至所述差分級電路和所述類比積體電路，一旦檢測到所述下衝誤差，所述差分級電路和所述輸出級電路啟動以產生改善所述類比積體電路的該反應時間的一校正信號。
  5. 如申請專利範圍第4項所述的誤差校正電路，其中，所述輸入級電路包括電耦接至一電容的一高速AB類緩衝器。
  6. 如申請專利範圍第4項所述的誤差校正電路，其中，所述差分級電路更包括：一第一NMOS電晶體，其電耦接至一第二NMOS電晶體，所述第一NMOS電晶體的柵極電連接至所述第二NMOS電晶體的柵極，所述第一NMOS電晶體的源極電耦接至一第一電阻的第一端和所述輸入級電路，所述第一電阻的第二端電耦接至一電氣接地，所述第二NMOS電晶體的源極電耦接至一第二電阻的第一端，所述第二電阻的第二端電耦接至所述電氣接地；以及一偏置電路，其電耦接至所述第一NMOS電晶體和所述第二NMOS電晶體，其中所述偏置電路運行以偏置所述第一NMOS電晶體和所述第二NMOS電晶體，所述第一NMOS電晶體和所述第二NMOS電晶體的集極電耦接至所 述偏置電路。
  7. 如申請專利範圍第6項所述的誤差校正電路，其中，所述偏置電路包括：一第一電流源，其包括一第一PMOS電晶體和一第二PMOS電晶體，所述第一PMOS電晶體的柵極電耦接至所述第二PMOS電晶體的柵極，所述第一PMOS電晶體的汲極電耦接至所述第一NMOS電晶體的汲極和所述輸出級電路，所述第二PMOS電晶體的汲極電耦接至所述第二NMOS電晶體的汲極及其柵極，所述第一PMOS電晶體的源極電耦接至所述第二NMOS電晶體的源極和一電源電壓；以及一第二電流源，其具有一第一端和一第二端，所述第一端電耦接至所述電源電壓；一第三NMOS電晶體，其汲極電耦接至所述第二電流源的一第二端，所述第三NMOS電晶體的柵極電耦接至所述第一NMOS電晶體和所述第二NMOS電晶體的柵極和汲極，所述第三NMOS電晶體的源極電耦接至一第三電阻的第一端，所述第三電阻的第二端電耦接至所述電氣接地。
  8. 如申請專利範圍第7項所述的誤差校正電路，其中，所述輸出級電路是一PMOS電晶體，所述PMOS電晶體的柵極電耦接至所述第一NMOS電晶體的汲極，所述PMOS電晶體的汲極構成所述輸出端、且電耦接至所述類比積體電路，所述PMOS電晶體的源極電耦接至所述電源電壓。
  9. 如申請專利範圍第1項所述的誤差校正電路，其中，所述過衝校正電路更包括：一差分級電路，其電耦接至所述類比積體電路的所述輸出端；以及一輸出級電路，其電耦接至所述差分級電路和所述類比積體電路。
  10. 如申請專利範圍第9項所述的誤差校正電路，其中，所述差分級電路還包括：一第一PNP雙極結型電晶體，其電耦接至一第二PNP雙極結型電晶體，所述第一PNP雙極結型電晶體的基極電連接至所述第二PNP雙極結型電晶體的基極，所述第一PNP雙極結型電晶體的射極電耦接至一電阻的第一端，所述電阻的第二端電耦接至所述類比積體電路，所述第二PNP雙極結型電晶體的射極電氣構成所述輸入端、且電耦接為用於接收所述類比積體電路的所述輸出信號；以及一偏置電路，其電耦接至所述第一PNP雙極結型電晶體和所述第二PNP雙極結型電晶體，所述偏置電路操作以偏置所述差分級，所述第一PNP雙極結型電晶體的集極和所述第二PNP雙極結型電晶體的集極電耦接至所述偏置電路。
  11. 如申請專利範圍第10項所述的誤差校正電路，其中，所述偏置電路包括：一第一電流源，其包括一第一NPN雙極結型電晶體和一第二NPN雙極結型電晶體，所述第一NPN雙極結型電 晶體的基極電耦接至所述第二NPN雙極結型電晶體的基極，所述第一NPN雙極結型電晶體的集極電耦接至所述第一NPN雙極結型電晶體的基極和所述第一PNP電晶體的集極，所述第二NPN雙極結型電晶體的集極電耦接至所述第二PNP雙極結型電晶體的集極和所述輸出級電路，所述第一NPN雙極結型電晶體的射極電耦接至所述第二NPN雙極結型電晶體的射極和一電氣接地；一第二電流源，其具有第一端和第二端，所述第一端電耦接至所述電氣接地；以及一第三PNP雙極結型電晶體，所述第三PNP雙極結型電晶體的集極電耦接至所述第三PNP雙極結型電晶體的基極、所述第一PNP雙極結型電晶體的基極、所述第二PNP雙極結型電晶體的基極、和所述第二電流源的第二端，所述第三PNP雙極結型電晶體的射極電耦接至所述電阻的第一端和所述第一PNP雙極結型電晶體的射極。
  12. 如申請專利範圍第11項所述的誤差校正電路，其中，所述輸出級電路包括一NMOS電晶體，所述NMOS電晶體的柵極電耦接至所述第二PNP雙極結型電晶體的集極，所述NMOS電晶體的汲極電耦接至所述類比積體電路和所述第二PNP雙極結型電晶體的射極，所述NMOS電晶體的源極電耦接至所述電氣接地。
  13. 一種校正一類比積體電路中的過衝誤差和下衝誤差的方法，包括：使用一誤差校正電路來感測所述類比積體電路中的過 衝誤差或下衝誤差，所述誤差校正電路包括一過衝校正電路和一下衝校正電路；當檢測到所述過衝誤差或下衝誤差時，產生一校正信號，否則，繼續過衝誤差或下衝誤差的感測步驟；以及使用所述校正信號使所述類比積體電路立即反應，從而充分減小所述過衝誤差和下衝誤差；其中當該類比積體電路中不存在所述過衝誤差和所述下衝誤差時，所述下衝校正電路和所述過衝校正電路均處於一截止狀態。
  14. 如申請專利範圍第13項所述的方法，還包括如下的步驟：偏置所述下衝校正電路，以使得所述下衝校正電路操作為所述截止狀態，以及當檢測到所述下衝誤差時所述下衝校正電路導通。
  15. 如申請專利範圍第13項所述的方法，還包括如下的步驟：偏置所述過衝校正電路，以使得所述過衝校正電路操作為所述截止狀態，以及當檢測到所述過衝誤差時所述過衝校正電路導通。
  16. 如申請專利範圍第13項所述的方法，還包括如下的步驟：將所述下衝校正電路和所述過衝校正電路耦接到所述類比積體電路。
  17. 如申請專利範圍第13項所述的方法，還包括如下的步驟：當檢測到所述過衝誤差時創建一電通路以消除所述過衝誤差。
  18. 一種低壓差線性穩壓器電路，包括： 一誤差放大器，其包括一第一輸入端、一第二輸入端、和一輸出端；一傳輸器件，其以串連的方式電耦接至所述誤差放大器的輸出端，以接收來自所述誤差放大器的一校正信號；以及一誤差校正電路，其包括：一下衝校正電路，其電耦接為用於檢測所述低壓差線性穩壓器電路的一輸出信號中的一下衝誤差，所述下衝校正電路操作以藉由改進所述低壓差線性穩壓器電路的反應時間來充分減小所述下衝誤差，其中一旦檢測到所述下衝誤差，所述下衝校正電路被啟動且操作，以使得所述低壓差線性穩壓器電路立即開始對所述輸出信號進行補償；以及一過衝校正電路，其電耦接為用於檢測所述輸出信號中的一過衝誤差，所述過衝校正電路操作以藉由改進所述低壓差線性穩壓器電路的反應時間來充分減小所述過衝誤差，其中一旦檢測到所述過衝誤差，所述過衝校正電路被啟動且操作，以立即避免所述低壓差線性穩壓器電路對所述輸出信號進行補償。
  19. 如申請專利範圍第18項所述的低壓差線性穩壓器電路，其中，當未檢測到所述下衝誤差時，所述下衝校正電路處於一截止狀態，當檢測到所述的下衝誤差時，所述下衝校正電路被啟動且操作，以使得所述低壓差線性穩壓器電路開始對所述輸出信號進行補償，從而充分減小所述 下衝誤差，所述下衝校正電路更包括：一輸入級電路，其包括電耦接為用於檢測所述下衝誤差的一輸入端；一差分級電路，其電耦接至所述輸入端；以及一輸出級電路，其電耦接至所述差分級電路和所述誤差放大器。
  20. 如申請專利範圍第18項所述的低壓差線性穩壓器電路，其中，當未檢測到所述的過衝誤差時，所述過衝校正電路處於一截止狀態，當檢測到所述的過衝誤差時，所述過衝校正電路被啟動且操作，以使得所述誤差放大器停止對所述輸出信號進行補償，所述過衝校正電路更包括：一差分級電路，其電耦接為用於檢測所述低壓差線性穩壓器電路中的所述過衝誤差；以及一輸出級電路，其電耦接至所述差分級電路和所述誤差放大器。
  21. 如申請專利範圍第18項所述的低壓差線性穩壓器電路，其中，所述傳輸器件為一功率電晶體，該功率電晶體包括一柵極端、一源極端、和一汲極端，所述柵極端電耦接至所述誤差放大器的所述輸出端，所述汲極端電耦接為用於接收來自所述誤差放大器的所述校正信號。
  22. 如申請專利範圍第18項所述的低壓差線性穩壓器電路，更包括一分壓網路，其電耦接至所述誤差放大器的所述輸出端和所述傳輸器件。
  23. 如申請專利範圍第18項所述的低壓差線性穩壓器 電路，其中，所述誤差放大器為一低輸入偏置誤差放大器，且包括：一輸入差分級；一增益級，其電耦接至所述輸入差分級，所述增益級更包括電耦接至一運算放大器電路的疊接電路；以及一輸出級，其電耦接至所述運算放大器電路。
  24. 如申請專利範圍第23項所述的低壓差線性穩壓器電路，其中，所述運算放大器電路更包括電耦接至複數電流鏡的一差分對，其中所述運算放大器電路和所述疊接電路形成一共模回饋迴路，並且其中所述運算放大器電路向所述疊接電路提供一共模偏置。
  25. 如申請專利範圍第18項所述的低壓差線性穩壓器電路，其中，所述疊接電路更包括一第一疊接電晶體和一第二疊接電晶體，所述第一疊接電晶體和所述第二疊接電晶體電耦接在一起，並電耦接至所述輸入差分級以形成一折疊疊接差分對。
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