KR20220010125A - 증폭기 및 이를 포함하는 전압 생성 회로 - Google Patents

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Abstract

본 기술은 제어 신호 및 바이어스 전류에 따라 기준 전압과 피드백 전압의 차이를 검출하여 구동 신호를 생성하도록 구성된 증폭기; 및 상기 구동 신호에 따라 외부 전압을 구동하여 내부 전압을 생성하도록 구성된 드라이버를 포함하며, 상기 바이어스 전류의 양은 상기 제어 신호에 따라 강제로 조정될 수 있다.

Description

증폭기 및 이를 포함하는 전압 생성 회로{AMPLIFIER AND VOLTAGE GENERATION CIRCUIT INCLUDING THE AMPLIFIER}
본 발명은 반도체 회로에 관한 것으로서, 특히 증폭기 및 이를 포함하는 전압 생성 회로에 관한 것이다.
반도체 회로는 외부 전원을 이용하여 내부 회로들의 동작을 위해 필수적인 다양한 레벨의 내부 전원을 생성하기 위해 전압 생성 회로들을 사용하고 있다.
반도체 회로 예를 들어, 반도체 메모리 회로가 액티브 모드로 전환되어 데이터 입/출력 동작 등을 수행하기 위해서는 전압 생성 회로 또한 그 구동 능력을 높여 빠른 반응 속도를 갖도록 설계되는데, 반응 속도가 빠르게 설계된 경우 파워-업(Power-up) 상태와 같은 동작 초기의 피크 전류(Peak Current) 문제를 유발할 수 있다.
본 발명의 실시예는 피크 전류를 줄이고 안정적인 동작이 가능한 증폭기 및 이를 포함하는 전압 생성 회로를 제공한다.
본 발명의 실시예는 제어 신호 및 바이어스 전류에 따라 기준 전압과 피드백 전압의 차이를 검출하여 출력하도록 구성된 제 1 스테이지를 포함하며, 상기 바이어스 전류의 양은 상기 제어 신호에 따라 강제로 조정될 수 있다.
본 발명의 실시예는 제어 신호 및 바이어스 전류에 따라 기준 전압과 피드백 전압의 차이를 검출하여 구동 신호를 생성하도록 구성된 증폭기; 및 상기 구동 신호에 따라 외부 전압을 구동하여 내부 전압을 생성하도록 구성된 드라이버를 포함하며, 상기 바이어스 전류의 양은 상기 제어 신호에 따라 강제로 조정될 수 있다.
본 발명의 실시예는 외부 전압이 공통 인가되고, 게이트 단에 바이어스 전압이 공통 인가되는 제 1 트랜지스터 어레이; 상기 제 1 트랜지스터 어레이와 연결되며, 게이트 단에 제어 신호를 공통 입력 받는 제 2 트랜지스터 어레이; 상기 제 1 트랜지스터 어레이 및 제 2 트랜지스터 어레이와 연결되며, 상기 기준 전압을 입력 받도록 구성된 제 3 트랜지스터; 상기 제 3 트랜지스터와 접지 전압 단자 사이에 연결된 제 4 트랜지스터; 상기 제 1 트랜지스터 어레이 및 제 2 트랜지스터 어레이와 연결되며, 피드백 전압을 입력 받도록 구성된 제 5 트랜지스터; 상기 제 5 트랜지스터와 상기 접지 전압 단자 사이에 연결되며, 구동 신호를 생성하도록 구성된 제 6 트랜지스터; 상기 구동 신호에 따라 상기 외부 전압을 구동하여 내부 전압을 생성하도록 구성된 드라이버; 및 상기 내부 전압을 분배하여 상기 피드백 전압을 생성하도록 구성된 분배 저항을 포함하며, 상기 바이어스 전압에 따라 상기 제 1 트랜지스터 어레이 및 상기 제 2 트랜지스터 어레이를 통해 흐르는 바이어스 전류의 양이 상기 제어 신호에 따라 강제로 조정될 수 있다.
본 기술은 피크 전류를 줄이고 안정적인 전압 생성 동작이 가능하다.
도 1은 본 발명의 실시 예에 따른 전압 생성 회로의 구성을 나타낸 도면,
도 2는 도 1의 증폭기의 일 실시 예의 구성을 나타낸 도면,
도 3은 도 2에 따른 신호 파형을 나타낸 도면,
도 4는 본 발명의 다른 실시 예에 따른 전압 생성 회로의 구성을 나타낸 도면,
도 5는 도 4의 증폭기의 일 실시 예의 구성을 나타낸 도면,
도 6은 도 5에 따른 신호 파형을 나타낸 도면,
도 7은 도 4의 증폭기의 다른 실시 예의 구성을 나타낸 도면이고,
도 8은 도 4의 증폭기의 또 다른 실시 예의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시 예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 전압 생성 회로(10)의 구성을 나타낸 도면이다.
도 1을 참조하면, 전압 생성 회로(10)는 바이어스 전압(VBIAS), 기준 전압(VREF) 및 피드백 전압(VFB)에 따라 내부 전압(VDDI)을 생성할 수 있다.
전압 생성 회로(10)는 증폭기(100), 드라이버(300), 분배 저항(500) 및 커패시터(700)를 포함할 수 있다.
증폭기(100)는 바이어스 전압(VBIAS), 기준 전압(VREF) 및 피드백 전압(VFB)에 따라 구동 신호(DRV)를 생성할 수 있다.
드라이버(300)는 구동 신호(DRV)에 따라 외부 전압(VDD)을 구동하여 내부 전압(VDDI)을 생성할 수 있다.
드라이버(300)는 소오스 단자에 외부 전압(VDD)이 인가되고, 게이트 단자에 구동 신호(DRV)를 입력 받으며, 드레인 단자에 내부 전압(VDDI) 단자가 연결될 수 있다.
분배 저항(500)은 내부 전압(VDDI)을 분배하여 피드백 전압(VFB)을 생성할 수 있다.
커패시터(700)는 분배 저항(500)과 병렬로 내부 전압(VDDI) 단자와 접지 전압(VSS) 단자 사이에 연결될 수 있다.
커패시터(700)는 전압 생성 회로(10)의 출력단 부하(Load)로서 작용할 수 있다.
커패시터(700)는 전압 생성 회로(10)의 트랜지스터들의 커패시턴스에 비해 상대적으로 큰 값의 커패시턴스를 갖도록 설계될 수 있다.
도 2는 도 1의 증폭기(100)의 일 실시 예의 구성을 나타낸 도면이다.
도 2를 참조하면, 증폭기(100)는 비교기(111) 및 커런트 미러(112)를 포함할 수 있다.
비교기(111)는 기준 전압(VREF)과 피드백 전압(VFB)을 비교하여 그 비교 결과를 출력할 수 있다.
커런트 미러(112)는 비교기(111)의 출력에 따라 구동 신호(DRV)를 생성할 수 있다.
비교기(111)는 제 1 내지 제 5 트랜지스터(111-1 - 111-5)를 포함할 수 있다.
제 1 트랜지스터(111-1)는 소오스 단에 외부 전압(VDD)이 인가되고, 게이트 단에 바이어스 전압(VBIAS)이 인가될 수 있다.
제 2 트랜지스터(111-2)는 소오스 단이 제 1 트랜지스터(111-1)의 드레인 단과 연결되고, 게이트 단에 기준 전압(VREF)이 인가될 수 있다.
제 3 트랜지스터(111-3)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 자신의 게이트 단 및 제 2 트랜지스터(111-2)의 드레인 단과 연결될 수 있다.
제 4 트랜지스터(111-4)는 소오스 단이 제 1 트랜지스터(111-1)의 드레인 단과 연결되고, 게이트 단에 피드백 전압(VFB)이 인가될 수 있다.
제 5 트랜지스터(111-5)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 자신이 게이트 단 및 제 4 트랜지스터(111-4)의 드레인 단과 연결될 수 있다.
커런트 미러(112)는 제 1 내지 제 4 트랜지스터(112-1 - 112-4)를 포함할 수 있다.
제 1 트랜지스터(112-1)는 소오스 단에 외부 전압(VDD)이 인가되고, 게이트 단이 자신의 드레인 단과 연결될 수 있다.
제 2 트랜지스터(112-2)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 제 1 트랜지스터(112-1)의 드레인 단과 연결될 수 있다.
제 2 트랜지스터(112-2)의 게이트 단은 비교기(111)의 제 3 트랜지스터(111-3)의 드레인 단과 연결될 수 있다.
제 3 트랜지스터(112-3)는 소오스 단에 외부 전압(VDD)이 인가되고, 게이트 단이 제 1 트랜지스터(112-1)의 게이트 단과 연결될 수 있다.
제 4 트랜지스터(112-4)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 제 3 트랜지스터(112-3)의 드레인 단과 연결될 수 있다.
제 4 트랜지스터(112-4)의 게이트 단은 비교기(111)의 제 5 트랜지스터(111-5)의 드레인 단과 연결될 수 있다.
도 3은 도 2에 따른 신호 파형을 나타낸 도면이다.
도 3을 참조하여, 전압 생성 회로(10)의 동작을 설명하면 다음과 같다.
반도체 장치의 파워-업 과정에서 외부 전압(VDD)의 레벨이 상승함에 따라 기준 전압(VREF)의 레벨도 상승하게 된다.
기준 전압(VREF)의 레벨 상승에 따라 커런트 미러(112)의 제 4 트랜지스터(112-4)의 게이트 단 레벨이 상승하고, 그에 따라 구동 신호(DRV)의 레벨이 낮아지게 되어 내부 전압(VDDI)의 레벨이 상승할 수 있다.
이후, 기준 전압(VREF)의 레벨과 피드백 전압(VFB)의 비교에 의해 구동 신호(DRV)의 레벨이 상승 또는 하강하게 되고 그에 따라 내부 전압(VDDI)의 레벨은 목표 레벨로 유지될 수 있다.
한편, 기준 전압(VREF)의 레벨 상승에 비례하여 내부 전압(VDDI)의 레벨이 상승해야 하나, 큰 값의 커패시턴스를 갖도록 설계된 커패시터(700)에 의해 내부 전압(VDDI)의 레벨이 상승하지 못하고 그에 따라 피드백 전압(VFB)의 레벨 또한 상승하지 못할 수 있다.
피드백 전압(VFB)의 레벨이 기준 전압(VREF)의 레벨 상승에 대비하여 상승하지 못함에 따라 즉, 피드백 전압(VFB)의 레벨이 기준 전압(VREF)의 레벨에 비해 상대적으로 낮음에 따라 바이어스 전압(VBIAS)에 의한 전류가 제 2 트랜지스터(111-2)에 비하여 제 4 트랜지스터(111-4)를 통해 상대적으로 많이 흐를 수 있다.
제 4 트랜지스터(111-4)를 통해 상대적으로 많은 전류가 흐름에 따라 제 4 트랜지스터(112-4)의 게이트 단 레벨이 급격하게 상승할 수 있다.
제 4 트랜지스터(112-4)의 게이트 단 레벨이 급격히 상승함에 따라 구동 신호(DRV)의 레벨이 급격히 낮아지게 되어 출력 전압 구동 전류 즉, 드라이버(300)를 통해 커패시터(700)로 흐르는 전류(IDRV)가 급격히 증가하여 피크 전류 증가를 발생시킬 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 전압 생성 회로(11)의 구성을 나타낸 도면이다.
도 4를 참조하면, 전압 생성 회로(11)는 바이어스 전압(VBIAS), 제어 신호(CTR), 기준 전압(VREF) 및 피드백 전압(VFB)에 따라 내부 전압(VDDI)을 생성할 수 있다.
전압 생성 회로(11)는 제어 신호(CTR)에 따라 외부 전압(VDD)의 레벨이 설정 레벨에 도달하기 전/후의 구동 신호(DRV)의 슬루 레이트를 다르게 조정하고, 슬루 레이트가 조정된 구동 신호(DRV)에 따라 내부 전압(VDDI)을 생성할 수 있다.
반도체 장치에서 파워-업 이후 각종 회로를 초기화시키기 위한 파워 온 리셋(POR: Power On Reset) 신호를 제어 신호(CTR)로서 사용할 수 있다.
파워 온 리셋 신호는 파워-업 과정에서 그 레벨이 외부 전압(VDD)의 상승에 따라 같이 상승하여 하이 레벨을 유지하다가, 외부 전압(VDD)의 레벨이 설정 레벨 이상이 되면 로우 레벨로 천이할 수 있다.
전압 생성 회로(11)는 증폭기(101), 드라이버(300), 분배 저항(500) 및 커패시터(700)를 포함할 수 있다.
증폭기(100)는 바이어스 전압(VBIAS), 제어 신호(CTR), 기준 전압(VREF) 및 피드백 전압(VFB)에 따라 구동 신호(DRV)를 생성할 수 있다.
증폭기(100)는 바이어스 전류에 따라 기준 전압(VREF)과 피드백 전압(VFB)의 차이를 검출하여 구동 신호(DRV)를 생성할 수 있다.
바이어스 전류의 양은 바이어스 전압(VBIAS)에 따라 정해질 수 있다.
바이어스 전류의 양은 바이어스 전압(VBIAS)에 따라 정해진 최대 치 내에서 제어 신호(CTR)에 의해 강제로 조정될 수 있다.
드라이버(300)는 구동 신호(DRV)에 따라 외부 전압(VDD)을 구동하여 내부 전압(VDDI)을 생성할 수 있다.
드라이버(300)는 소오스 단자에 외부 전압(VDD)이 인가되고, 게이트 단자에 구동 신호(DRV)를 입력 받으며, 드레인 단자에 내부 전압(VDDI) 단자가 연결될 수 있다.
드라이버(300)는 피모스(PMOS) 트랜지스터로 구성될 수 있다.
분배 저항(500)은 내부 전압(VDDI)을 분배하여 피드백 전압(VFB)을 생성할 수 있다.
커패시터(700)는 분배 저항(500)과 병렬로 내부 전압(VDDI) 단자와 접지 전압(VSS) 단자 사이에 연결될 수 있다.
커패시터(700)는 전압 생성 회로(10)의 출력단 부하(Load)로서 작용할 수 있다.
커패시터(700)는 전압 생성 회로(10)의 트랜지스터들의 커패시턴스에 비해 상대적으로 큰 값의 커패시턴스를 갖도록 설계될 수 있다.
도 5는 도 4의 증폭기의 일 실시 예(101-1)의 구성을 나타낸 도면이다.
도 5를 참조하면, 증폭기(101-1)는 복수의 스테이지 예를 들어, 제 1 스테이지로서 비교기(121) 그리고 제 2 스테이지로서 커런트 미러(122)를 포함할 수 있다.
비교기(121)는 바이어스 전압(VBIAS) 및 제어 신호(CTR)에 따라 기준 전압(VREF)과 피드백 전압(VFB)의 차이를 검출하여 출력할 수 있다.
비교기(121)는 바이어스 전류에 따라 기준 전압(VREF)과 피드백 전압(VFB)의 차이를 검출하여 출력할 수 있다.
바이어스 전류의 양은 바이어스 전압(VBIAS)에 따라 정해질 수 있다.
바이어스 전류의 양은 바이어스 전압(VBIAS)에 따라 정해진 최대 치 내에서 제어 신호(CTR)에 의해 강제로 조정될 수 있다.
커런트 미러(122)는 비교기(121)의 출력에 따라 구동 신호(DRV)를 생성할 수 있다.
비교기(121)는 제 1 트랜지스터 어레이(121-1), 제 2 트랜지스터 어레이(121-2) 및 제 3 내지 제 6 트랜지스터(121-3 - 121-6)를 포함할 수 있다.
제 1 트랜지스터 어레이(121-1)는 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은 소오스 단에 외부 전압(VDD)이 공통 인가되고, 게이트 단에 바이어스 전압(VBIAS)이 공통 인가될 수 있다.
제 2 트랜지스터 어레이(121-2)는 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은 소오스 단이 제 1 트랜지스터 어레이(121-1)의 복수의 트랜지스터들 중에서 하나(121-1n)를 제외한 나머지 트랜지스터들의 드레인 단과 일대일 연결되고, 게이트 단에 제어 신호(CTR)가 공통 입력될 수 있다.
제 1 트랜지스터 어레이(121-1) 및 제 2 트랜지스터 어레이(121-2)의 복수의 트랜지스터들은 피모스 트랜지스터로 구성될 수 있다.
제 3 트랜지스터(121-3)는 기준 전압(VREF)을 입력 받기 위한 제 1 입력 단으로서 구성될 수 있다.
제 3 트랜지스터(121-3)는 소오스 단이 제 1 트랜지스터 어레이(121-1) 및 제 2 트랜지스터 어레이(121-2)와 연결되고, 게이트 단에 기준 전압(VREF)이 인가될 수 있다.
제 3 트랜지스터(121-3)는 소오스 단이 제 1 트랜지스터 어레이(121-1)의 복수의 트랜지스터들 중에서 하나(121-1n)의 드레인 단 및 제 2 트랜지스터 어레이(121-2)의 트랜지스터들의 드레인 단과 공통 연결되고, 게이트 단에 기준 전압(VREF)이 인가될 수 있다.
제 4 트랜지스터(121-4)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 자신의 게이트 단 및 제 3 트랜지스터(121-3)의 드레인 단과 연결될 수 있다.
제 5 트랜지스터(121-5)는 피드백 전압(VFB)을 입력 받기 위한 제 2 입력 단으로서 구성될 수 있다.
제 5 트랜지스터(121-5)는 소오스 단이 제 1 트랜지스터 어레이(121-1) 및 제 2 트랜지스터 어레이(121-2)와 연결되고, 게이트 단에 피드백 전압(VFB)이 인가될 수 있다.
제 5 트랜지스터(121-5)는 소오스 단이 제 1 트랜지스터 어레이(121-1)의 복수의 트랜지스터들 중에서 하나(121-1n)의 드레인 단 및 제 2 트랜지스터 어레이(121-2)의 트랜지스터들의 드레인 단과 공통 연결되고, 게이트 단에 피드백 전압(VFB)이 인가될 수 있다.
제 6 트랜지스터(121-6)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 자신의 게이트 단 및 제 5 트랜지스터(121-5)의 드레인 단과 연결될 수 있다.
제 3 및 제 5 트랜지스터(121-3, 121-5)는 피모스 트랜지스터로 구성될 수 있다.
제 4 및 제 6 트랜지스터(121-4, 121-6)는 엔모스(NMOS) 트랜지스터로 구성될 수 있다.
제 1 트랜지스터 어레이(121-1)의 복수의 트랜지스터들과 제 2 트랜지스터 어레이(121-2)의 복수의 트랜지스터들은 제 3 내지 제 6 트랜지스터(121-3 - 121-6)에 비해 작은 게이트 폭을 가질 수 있다.
예를 들어, 제 3 내지 제 6 트랜지스터(121-3 - 121-6) 각각의 게이트 폭이 'N'이라면, 제 1 트랜지스터 어레이(121-1)의 복수의 트랜지스터들 각각의 게이트 폭은 '1/N'일 수 있다.
제 2 트랜지스터 어레이(121-2)의 복수의 트랜지스터들 각각의 게이트 폭 또한 '1/N'일 수 있다.
제 1 트랜지스터 어레이(121-1) 및 제 2 트랜지스터 어레이(121-2) 모두의 전류 구동력의 합과 제 3 내지 제 6 트랜지스터(121-3 - 121-6) 각각의 전류 구동력이 같을 수 있다.
커런트 미러(122)는 제 1 내지 제 4 트랜지스터(122-1 - 122-4)를 포함할 수 있다.
제 1 트랜지스터(122-1)는 소오스 단에 외부 전압(VDD)이 인가되고, 게이트 단이 자신의 드레인 단과 연결될 수 있다.
제 2 트랜지스터(122-2)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 제 1 트랜지스터(122-1)의 드레인 단과 연결될 수 있다.
제 2 트랜지스터(122-2)의 게이트 단은 비교기(121)의 제 4 트랜지스터(121-4)의 드레인 단과 연결될 수 있다.
제 3 트랜지스터(122-3)는 소오스 단에 외부 전압(VDD)이 인가되고, 게이트 단이 제 1 트랜지스터(122-1)의 게이트 단과 연결될 수 있다.
제 4 트랜지스터(122-4)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 제 3 트랜지스터(122-3)의 드레인 단과 연결될 수 있다.
제 4 트랜지스터(122-4)의 게이트 단은 비교기(121)의 제 6 트랜지스터(121-6)의 드레인 단과 연결될 수 있다.
제 1 및 제 3 트랜지스터(122-1, 122-3)는 피모스 트랜지스터로 구성될 수 있다.
제 2 및 제 4 트랜지스터(122-2, 122-4)는 엔모스 트랜지스터로 구성될 수 있다.
도 6은 도 5에 따른 신호 파형을 나타낸 도면이다.
도 6을 참조하여, 전압 생성 회로(11)의 동작을 설명하면 다음과 같다.
반도체 장치의 파워-업 과정에서 외부 전압(VDD)의 레벨이 상승함에 따라 기준 전압(VREF)의 레벨도 상승하게 된다.
외부 전압(VDD)의 레벨이 상승함에 따라 제어 신호(CTR)의 전압 레벨도 상승하고, 제어 신호(CTR)의 전압 레벨이 로직 레벨 기준으로 하이 레벨이 됨에 따라 제 2 트랜지스터 어레이(121-2)가 턴 오프 될 수 있다.
제 2 트랜지스터 어레이(121-2)가 턴 오프 됨에 따라 제 1 트랜지스터 어레이(121-1)의 복수의 트랜지스터들 중에서 하나(121-1n)를 통해서만 바이어스 전압(VBIAS)에 상응하는 전류가 흐를 수 있다.
기준 전압(VREF)의 레벨 상승에 비례하여 내부 전압(VDDI)의 레벨이 상승해야 하나, 큰 값의 커패시턴스를 갖도록 설계된 커패시터(700)에 의해 내부 전압(VDDI)의 레벨이 상승하지 못하고 그에 따라 피드백 전압(VFB)의 레벨 또한 상승하지 못할 수 있다.
피드백 전압(VFB)의 레벨이 기준 전압(VREF)의 레벨 상승에 대비하여 상승하지 못함에 따라 즉, 피드백 전압(VFB)의 레벨이 기준 전압(VREF)의 레벨에 비해 상대적으로 낮음에 따라 바이어스 전압(VBIAS)에 상응하는 전류가 제 3 트랜지스터(121-3)에 비하여 제 5 트랜지스터(121-5)를 통해 상대적으로 많이 흐를 수 있다.
상대 전류 량은 증가하였으나 바이어스 전류 량이 감소함에 따라 커런트 미러(122)의 제 4 트랜지스터(122-4)의 게이트 단 레벨이 완만히 상승할 수 있다.
상대 전류 량은 제 3 트랜지스터(121-3) 대비 제 5 트랜지스터(121-5)를 통해 흐르는 전류 량을 의미하며, 바이어스 전류 량은 바이어스 전압(VBIAS)에 따라 제 1 트랜지스터 어레이(121-1) 및 제 2 트랜지스터 어레이(121-2)를 통해 제 3 트랜지스터(121-3) 및 제 5 트랜지스터(121-5)에 공급되는 전류 량을 의미할 수 있다.
제어 신호(CTR)가 하이 레벨인 경우 제 1 트랜지스터 어레이(121-1)의 복수의 트랜지스터들 중에서 하나(121-1n)를 통해서만 전류가 흐르는 경우의 바이어스 전류 량은 1/N이므로 제 1 트랜지스터 어레이(121-1)의 복수의 트랜지스터들 모두를 통해 전류가 흐르는 경우의 바이어스 전류 량 N에 비해 감소될 수 있다.
제 4 트랜지스터(122-4)의 게이트 단 레벨이 완만히 상승함에 따라 구동 신호(DRV)의 레벨이 완만히 낮아지게 되고 출력 전압 구동 전류 즉, 드라이버(300)를 통해 커패시터(700)로 흐르는 전류(IDRV)가 완만히 증가하여 파워-업 과정에서의 피크 전류를 감소시킬 수 있다.
외부 전압(VDD)의 레벨이 상승하여 설정 레벨 이상이 되면 제어 신호(CTR)가 로우 레벨로 천이될 수 있다.
제어 신호(CTR)가 로우 레벨이 됨에 따라 제 2 트랜지스터 어레이(121-2)가 턴 온 될 수 있다.
제 2 트랜지스터 어레이(121-2)가 턴 온 됨에 따라 제 1 트랜지스터 어레이(121-1)의 복수의 트랜지스터 모두를 통해 바이어스 전압(VBIAS)에 상응하는 전류가 흐를 수 있다.
외부 전압(VDD)의 레벨이 설정 레벨로 안정화된 이후 바이어스 전류 량을 N으로 복원시킬 수 있다.
이후, 기준 전압(VREF)의 레벨과 피드백 전압(VFB)의 비교에 의해 구동 신호(DRV)의 레벨이 상승 또는 하강하게 되고 그에 따라 내부 전압(VDDI)의 레벨은 목표 레벨로 유지될 수 있다.
본 발명의 실시예는 제어 신호를 이용하여 파워-업 구간 즉, 외부 전압(VDD) 레벨이 설정 레벨로 안정화 되기 이전에는 바이어스 전류 량을 줄여 피크 전류를 줄이고, 외부 전압(VDD) 레벨이 설정 레벨로 안정화된 이후에는 바이어스 전류 량을 증가시켜 내부 전압(VDDI)을 정상적인 레벨로 유지할 수 있다.
도 7은 도 4의 증폭기의 다른 실시 예(101-2)의 구성을 나타낸 도면이다.
도 7을 참조하면, 증폭기(101-2)는 바이어스 전압(VBIAS) 및 제어 신호(CTR)에 따라 기준 전압(VREF)과 피드백 전압(VFB)을 비교하고, 그 비교 결과에 따라 구동 신호(DRV)를 생성할 수 있다.
증폭기(101-2)는 바이어스 전류를 기준으로 기준 전압(VREF)과 피드백 전압(VFB)의 차이에 따라 생성되는 상대 전류 량의 변동을 검출하여 출력할 수 있다.
바이어스 전류의 양은 바이어스 전압(VBIAS)에 따라 정해질 수 있다.
바이어스 전류의 양은 바이어스 전압(VBIAS)에 따라 정해진 최대 치 내에서 제어 신호(CTR)에 의해 강제로 조정될 수 있다.
증폭기(101-2)는 단일 스테이지로 구성될 수 있다.
단일 스테이지는 제 1 트랜지스터 어레이(131-1), 제 2 트랜지스터 어레이(131-2) 및 제 3 내지 제 6 트랜지스터(131-3 - 131-6)를 포함할 수 있다.
제 1 트랜지스터 어레이(131-1)는 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은 소오스 단에 외부 전압(VDD)이 공통 인가되고, 게이트 단에 바이어스 전압(VBIAS)이 공통 인가될 수 있다.
제 2 트랜지스터 어레이(131-2)는 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은 소오스 단이 제 1 트랜지스터 어레이(131-1)의 복수의 트랜지스터들 중에서 하나(131-1n)를 제외한 나머지 트랜지스터들의 드레인 단과 일대일 연결되고, 게이트 단에 제어 신호(CTR)가 공통 입력될 수 있다.
제 1 트랜지스터 어레이(131-1) 및 제 2 트랜지스터 어레이(131-2)의 복수의 트랜지스터들은 피모스 트랜지스터로 구성될 수 있다.
제 3 트랜지스터(131-3)는 소오스 단이 제 1 트랜지스터 어레이(131-1) 및 제 2 트랜지스터 어레이(131-2)와 연결되고, 게이트 단에 피드백 전압(VFB)이 인가될 수 있다.
제 3 트랜지스터(131-3)는 소오스 단이 제 1 트랜지스터 어레이(131-1)의 복수의 트랜지스터들 중에서 하나(131-1n)의 드레인 단 및 제 2 트랜지스터 어레이(131-2)의 트랜지스터들의 드레인 단과 공통 연결되고, 게이트 단에 피드백 전압(VFB)이 인가될 수 있다.
제 4 트랜지스터(131-4)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 제 3 트랜지스터(131-3)의 드레인 단과 연결되며, 게이트 단이 자신의 드레인 단과 연결될 수 있다.
제 5 트랜지스터(131-5)는 소오스 단이 제 1 트랜지스터 어레이(131-1) 및 제 2 트랜지스터 어레이(131-2)와 연결되고, 게이트 단에 기준 전압(VREF)이 인가될 수 있다.
제 5 트랜지스터(131-5)는 소오스 단이 제 1 트랜지스터 어레이(131-1)의 복수의 트랜지스터들 중에서 하나(131-1n)의 드레인 단 및 제 2 트랜지스터 어레이(131-2)의 트랜지스터들의 드레인 단과 공통 연결되고, 게이트 단에 기준 전압(VREF)이 인가될 수 있다.
제 6 트랜지스터(131-6)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 제 5 트랜지스터(131-5)의 드레인 단과 연결되며, 게이트 단이 제 4 트랜지스터(131-4)의 게이트 단과 연결될 수 있다.
제 6 트랜지스터(131-6)의 드레인 단을 통해 구동 신호(DRV)가 생성될 수 있다.
제 3 및 제 5 트랜지스터(131-3, 131-5)는 피모스 트랜지스터로 구성될 수 있다.
제 4 및 제 6 트랜지스터(131-4, 131-6)는 엔모스 트랜지스터로 구성될 수 있다.
제 1 트랜지스터 어레이(131-1)의 복수의 트랜지스터들과 제 2 트랜지스터 어레이(131-2)의 복수의 트랜지스터들은 제 3 내지 제 6 트랜지스터(131-3 - 131-6)에 비해 작은 게이트 폭을 가질 수 있다.
예를 들어, 제 3 내지 제 6 트랜지스터(131-3 - 131-6) 각각의 게이트 폭이 'N'이라면, 제 1 트랜지스터 어레이(131-1)의 복수의 트랜지스터들 각각의 게이트 폭은 '1/N'일 수 있다.
제 2 트랜지스터 어레이(131-2)의 복수의 트랜지스터들 각각의 게이트 폭 또한 '1/N'일 수 있다.
제 1 트랜지스터 어레이(131-1) 및 제 2 트랜지스터 어레이(131-2) 모두의 전류 구동력의 합과 제 3 내지 제 6 트랜지스터(131-3 - 131-6) 각각의 전류 구동력이 같을 수 있다.
도 7의 증폭기(101-2)는 도 5의 증폭기(101-1)와 대비 시, 커런트 미러를 배제한 단일 스테이지 구조로서 회로 면적을 줄일 수 있다.
도 7의 증폭기(101-2)는 도 5 및 도 6을 참조하여 설명한 증폭기(101-1)와 동일한 방식으로 제어 신호(CTR)를 이용하여 파워-업 구간 즉, 외부 전압(VDD) 레벨이 설정 레벨로 안정화 되기 이전에는 바이어스 전류 량을 줄여 피크 전류를 줄이고, 외부 전압(VDD) 레벨이 설정 레벨로 안정화된 이후에는 바이어스 전류 량을 증가시켜 내부 전압(VDDI)을 정상적인 레벨로 유지할 수 있다.
도 8은 도 4의 증폭기의 또 다른 실시 예(101-3)의 구성을 나타낸 도면이다.
도 8을 참조하면, 증폭기(101-3)는 복수의 스테이지 예를 들어, 제 1 스테이지로서 비교기(141) 그리고 제 2 스테이지로서 커런트 미러(142)를 포함할 수 있다.
비교기(141)는 바이어스 전압(VBIAS) 및 제어 신호(CTR)에 따라 기준 전압(VREF)과 피드백 전압(VFB)을 비교하여 그 비교 결과를 출력할 수 있다.
비교기(141)는 바이어스 전류에 따라 기준 전압(VREF)과 피드백 전압(VFB)의 차이를 검출하여 출력할 수 있다.
바이어스 전류의 양은 바이어스 전압(VBIAS)에 따라 정해질 수 있다.
바이어스 전류의 양은 바이어스 전압(VBIAS)에 따라 정해진 최대 치 내에서 제어 신호(CTR)에 의해 강제로 조정될 수 있다.
커런트 미러(142)는 비교기(141)의 출력에 따라 구동 신호(DRV)를 생성할 수 있다.
비교기(141)는 제 1 트랜지스터 어레이(141-1), 제 2 트랜지스터 어레이(141-2), 제 3 내지 제 6 트랜지스터(141-3 - 141-6) 및 인버터(141-7)를 포함할 수 있다.
인버터(141-7)는 제어 신호(CTR)를 반전시켜 출력할 수 있다.
제 1 트랜지스터 어레이(141-1)는 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은 소오스 단에 접지 전압(VSS)이 공통 인가되고, 게이트 단에 바이어스 전압(VBIAS)이 공통 인가될 수 있다.
제 2 트랜지스터 어레이(141-2)는 복수의 트랜지스터들을 포함하고, 복수의 트랜지스터들은 소오스 단이 제 1 트랜지스터 어레이(141-1)의 복수의 트랜지스터들 중에서 하나(141-1n)를 제외한 나머지 트랜지스터들의 드레인 단과 일대일 연결되고, 게이트 단에 인버터(141-7)의 출력 신호가 공통 입력될 수 있다.
제 1 트랜지스터 어레이(141-1) 및 제 2 트랜지스터 어레이(141-2)의 복수의 트랜지스터들은 엔모스 트랜지스터로 구성될 수 있다.
제 3 트랜지스터(141-3)는 소오스 단이 제 1 트랜지스터 어레이(141-1) 및 제 2 트랜지스터 어레이(141-2)와 연결되고, 게이트 단에 기준 전압(VREF)이 인가될 수 있다.
제 3 트랜지스터(141-3)는 소오스 단이 제 1 트랜지스터 어레이(141-1)의 복수의 트랜지스터들 중에서 하나(141-1n)의 드레인 단 및 제 2 트랜지스터 어레이(141-2)의 트랜지스터들의 드레인 단과 공통 연결되고, 게이트 단에 기준 전압(VREF)이 인가될 수 있다.
제 4 트랜지스터(141-4)는 소오스 단에 전원 전압(VDD)이 인가되고, 드레인 단이 자신의 게이트 단 및 제 3 트랜지스터(141-3)의 드레인 단과 연결될 수 있다.
제 5 트랜지스터(141-5)는 소오스 단이 제 1 트랜지스터 어레이(141-1) 및 제 2 트랜지스터 어레이(141-2)와 연결되고, 게이트 단에 피드백 전압(VFB)이 인가될 수 있다.
제 5 트랜지스터(141-5)는 소오스 단이 제 1 트랜지스터 어레이(141-1)의 복수의 트랜지스터들 중에서 하나(141-1n)의 드레인 단 및 제 2 트랜지스터 어레이(141-2)의 트랜지스터들의 드레인 단과 공통 연결되고, 게이트 단에 피드백 전압(VFB)이 인가될 수 있다.
제 6 트랜지스터(141-6)는 소오스 단에 전원 전압(VDD)이 인가되고, 드레인 단이 자신의 게이트 단 및 제 5 트랜지스터(141-5)의 드레인 단과 연결될 수 있다.
제 3 및 제 5 트랜지스터(141-3, 141-5)는 엔모스 트랜지스터로 구성될 수 있다.
제 4 및 제 6 트랜지스터(141-4, 141-6)는 피모스 트랜지스터로 구성될 수 있다.
제 1 트랜지스터 어레이(141-1)의 복수의 트랜지스터들과 제 2 트랜지스터 어레이(141-2)의 복수의 트랜지스터들은 제 3 내지 제 6 트랜지스터(141-3 - 141-6)에 비해 작은 게이트 폭을 가질 수 있다.
예를 들어, 제 3 내지 제 6 트랜지스터(141-3 - 141-6) 각각의 게이트 폭이 'N'이라면, 제 1 트랜지스터 어레이(141-1)의 복수의 트랜지스터들 각각의 게이트 폭은 '1/N'일 수 있다.
제 2 트랜지스터 어레이(141-2)의 복수의 트랜지스터들 각각의 게이트 폭 또한 '1/N'일 수 있다.
제 1 트랜지스터 어레이(141-1) 및 제 2 트랜지스터 어레이(141-2) 모두의 전류 구동력의 합과 제 3 내지 제 6 트랜지스터(141-3 - 141-6) 각각의 전류 구동력이 같을 수 있다.
커런트 미러(142)는 제 1 내지 제 4 트랜지스터(142-1 - 142-4)를 포함할 수 있다.
제 1 트랜지스터(142-1)는 소오스 단에 외부 전압(VDD)이 인가되고, 게이트 단이 비교기(141)의 제 4 트랜지스터(141-4)의 드레인 단과 연결될 수 있다.
제 2 트랜지스터(142-2)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 제 1 트랜지스터(142-1)의 드레인 단과 연결되며, 게이트 단이 자신의 드레인 단과 연결될 수 있다.
제 3 트랜지스터(142-3)는 소오스 단에 외부 전압(VDD)이 인가되고, 게이트 단이 비교기(141)의 제 6 트랜지스터(142-6)의 드레인 단과 연결될 수 있다.
제 4 트랜지스터(142-4)는 소오스 단에 접지 전압(VSS)이 인가되고, 드레인 단이 제 3 트랜지스터(142-3)의 드레인 단과 연결되며, 게이트 단이 제 2 트랜지스터(142-2)의 게이트 단과 연결될 수 있다.
제 1 및 제 3 트랜지스터(142-1, 142-3)는 피모스 트랜지스터로 구성될 수 있다.
제 2 및 제 4 트랜지스터(142-2, 142-4)는 엔모스 트랜지스터로 구성될 수 있다.
도 8의 증폭기(101-3)는 도 5의 증폭기(101-1)와 대비 시, 스테이지의 수는 동일하나, 기준 전압(VREF)과 피드백 전압(VFB)을 입력 받기 위한 입력 단을 피모스 트랜지스터가 아닌 엔모스 트랜지스터(141-3, 141-5)로 구성한 차이가 있다.
도 8의 증폭기(101-3)는 도 5 및 도 6을 참조하여 설명한 증폭기(101-1)와 동일한 방식으로 제어 신호(CTR)를 이용하여 파워-업 구간 즉, 외부 전압(VDD) 레벨이 설정 레벨로 안정화 되기 이전에는 바이어스 전류 량을 줄여 피크 전류를 줄이고, 외부 전압(VDD) 레벨이 설정 레벨로 안정화된 이후에는 바이어스 전류 량을 증가시켜 내부 전압(VDDI)을 정상적인 레벨로 유지할 수 있다.
본 발명의 실시예들은 제어 신호(CTR)에 따라 바이어스 전류 량을 조정하여 파워-업 구간의 피크 전류를 줄이고, 파워-업 이후에는 내부 전압(VDDI)을 정상적인 레벨로 유지시키는 공통적인 특징을 가질 수 있다.
본 발명의 실시예들은 도 5와 같이 제 1 및 제 2 스테이지로 구성되고 기준 전압(VREF)과 피드백 전압(VFB)을 입력 받기 위한 입력 단을 피모스 트랜지스터로 구성한 예, 도 7과 같이 단일 스테이지로 구성된 예 및 도 8과 같이 제 1 및 제 2 스테이지로 구성되고 기준 전압(VREF)과 피드백 전압(VFB)을 입력 받기 위한 입력 단을 엔모스 트랜지스터로 구성한 예 등을 포함할 수 있다.
따라서 본 발명의 실시예들의 특성 및 본 발명의 실시예들이 적용되는 반도체 장치의 특성에 맞도록 선택적인 적용이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (26)

  1. 제어 신호 및 바이어스 전류에 따라 기준 전압과 피드백 전압의 차이를 검출하여 출력하도록 구성된 제 1 스테이지를 포함하며,
    상기 바이어스 전류의 양은 상기 제어 신호에 따라 강제로 조정되는 증폭기.
  2. 제 1 항에 있어서,
    상기 제어 신호는
    반도체 장치의 파워-업 과정에서 그 레벨이 상기 외부 전압의 레벨에 따라 제 1 레벨로 유지되고, 상기 외부 전압의 레벨이 설정 레벨 이상이 됨에 따라 제 2 레벨로 천이하는 신호인 증폭기.
  3. 제 1 항에 있어서,
    상기 제 1 스테이지는
    외부 전압이 공통 인가되고, 게이트 단에 바이어스 전압이 공통 인가되는 제 1 트랜지스터 어레이,
    상기 제 1 트랜지스터 어레이와 연결되며, 게이트 단에 상기 제어 신호를 공통 입력 받는 제 2 트랜지스터 어레이,
    상기 제 1 트랜지스터 어레이 및 제 2 트랜지스터 어레이와 연결되며, 상기 기준 전압을 입력 받도록 구성된 제 3 트랜지스터,
    상기 제 3 트랜지스터와 접지 전압 단자 사이에 연결된 제 4 트랜지스터,
    상기 제 1 트랜지스터 어레이 및 제 2 트랜지스터 어레이와 연결되며, 상기 피드백 전압을 입력 받도록 구성된 제 5 트랜지스터, 및
    상기 제 5 트랜지스터와 상기 접지 전압 단자 사이에 연결된 제 6 트랜지스터를 포함하는 증폭기.
  4. 제 3 항에 있어서,
    상기 제 2 트랜지스터 어레이는
    복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들은 상기 제 1 트랜지스터 어레이의 복수의 트랜지스터들 중에서 하나를 제외한 나머지 트랜지스터들과 일대일 연결되는 증폭기.
  5. 제 3 항에 있어서,
    상기 제 3 트랜지스터는
    상기 제 1 트랜지스터 어레이의 복수의 트랜지스터들 중에서 하나 및 상기 제 2 트랜지스터 어레이의 복수의 트랜지스터들과 공통 연결되는 증폭기.
  6. 제 3 항에 있어서,
    상기 제 1 트랜지스터 어레이의 복수의 트랜지스터들과 상기 제 2 트랜지스터 어레이의 복수의 트랜지스터들은 상기 제 3 내지 제 6 트랜지스터에 비해 작은 게이트 폭을 가지도록 구성되는 증폭기.
  7. 제 3 항에 있어서,
    상기 제 1 트랜지스터 어레이 및 상기 제 2 트랜지스터 어레이 모두의 전류 구동력의 합과 상기 제 3 내지 제 6 트랜지스터 각각의 전류 구동력이 같도록 구성되는 증폭기.
  8. 제 1 항에 있어서,
    상기 바이어스 전류의 양은 바이어스 전압에 따라 정해진 최대 치 내에서 상기 제어 신호에 의해 강제로 조정되는 증폭기.
  9. 제어 신호 및 바이어스 전류에 따라 기준 전압과 피드백 전압의 차이를 검출하여 구동 신호를 생성하도록 구성된 증폭기; 및
    상기 구동 신호에 따라 외부 전압을 구동하여 내부 전압을 생성하도록 구성된 드라이버를 포함하며,
    상기 바이어스 전류의 양은 상기 제어 신호에 따라 강제로 조정되는 전압 생성 회로.
  10. 제 9 항에 있어서,
    상기 제어 신호는
    반도체 장치의 파워-업 과정에서 그 레벨이 상기 외부 전압의 레벨에 따라 제 1 레벨로 유지되고, 상기 외부 전압의 레벨이 설정 레벨 이상이 됨에 따라 제 2 레벨로 천이하는 신호인 전압 생성 회로.
  11. 제 9 항에 있어서,
    상기 내부 전압을 분배하여 상기 피드백 전압을 생성하도록 구성된 분배 저항, 및
    상기 분배 저항과 병렬로 상기 내부 전압이 출력되는 단자와 접지 전압 단자 사이에 연결되는 커패시터를 더 포함하는 전압 생성 회로.
  12. 제 9 항에 있어서,
    상기 증폭기는
    상기 바이어스 전류에 따라 상기 기준 전압과 상기 피드백 전압의 차이를 검출하여 출력하도록 구성된 비교기, 및
    상기 비교기의 출력에 따라 상기 구동 신호를 생성하도록 구성된 커런트 미러를 포함하는 전압 생성 회로.
  13. 제 12 항에 있어서,
    상기 비교기는
    상기 외부 전압이 공통 인가되고, 게이트 단에 바이어스 전압이 공통 인가되는 제 1 트랜지스터 어레이,
    상기 제 1 트랜지스터 어레이와 연결되며, 게이트 단에 상기 제어 신호를 공통 입력 받는 제 2 트랜지스터 어레이,
    상기 제 1 트랜지스터 어레이 및 제 2 트랜지스터 어레이와 연결되며, 상기 기준 전압을 입력 받도록 구성된 제 3 트랜지스터,
    상기 제 3 트랜지스터와 접지 전압 단자 사이에 연결된 제 4 트랜지스터,
    상기 제 1 트랜지스터 어레이 및 제 2 트랜지스터 어레이와 연결되며, 상기 피드백 전압을 입력 받도록 구성된 제 5 트랜지스터, 및
    상기 제 5 트랜지스터와 상기 접지 전압 단자 사이에 연결된 제 6 트랜지스터를 포함하는 전압 생성 회로.
  14. 제 13 항에 있어서,
    상기 제 2 트랜지스터 어레이는
    복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들은 상기 제 1 트랜지스터 어레이의 복수의 트랜지스터들 중에서 하나를 제외한 나머지 트랜지스터들과 일대일 연결되는 전압 생성 회로.
  15. 제 13 항에 있어서,
    상기 제 3 트랜지스터는
    상기 제 1 트랜지스터 어레이의 복수의 트랜지스터들 중에서 하나 및 상기 제 2 트랜지스터 어레이의 복수의 트랜지스터들과 공통 연결되는 전압 생성 회로.
  16. 제 13 항에 있어서,
    상기 제 1 트랜지스터 어레이의 복수의 트랜지스터들과 상기 제 2 트랜지스터 어레이의 복수의 트랜지스터들은 상기 제 3 내지 제 6 트랜지스터에 비해 작은 게이트 폭을 가지도록 구성되는 전압 생성 회로.
  17. 제 13 항에 있어서,
    상기 제 1 트랜지스터 어레이 및 상기 제 2 트랜지스터 어레이 모두의 전류 구동력의 합과 상기 제 3 내지 제 6 트랜지스터 각각의 전류 구동력이 같도록 구성되는 전압 생성 회로.
  18. 제 12 항에 있어서,
    상기 커런트 미러는
    상기 외부 전압을 인가 받는 제 1 트랜지스터,
    상기 제 1 트랜지스터와 접지 전압 단자 사이에 연결된 제 2 트랜지스터,
    상기 외부 전압을 인가 받고, 게이트 단이 상기 제 1 트랜지스터와 연결된 제 3 트랜지스터, 및
    상기 제 3 트랜지스터와 상기 접지 전압 단자 사이에 연결된 제 4 트랜지스터를 포함하며,
    상기 제 3 트랜지스터와 상기 제 4 트랜지스터가 연결된 노드에서 상기 구동 신호가 생성되는 전압 생성 회로.
  19. 제 9 항에 있어서,
    상기 바이어스 전류의 양은 바이어스 전압에 따라 정해진 최대 치 내에서 상기 제어 신호에 의해 강제로 조정되는 전압 생성 회로.
  20. 외부 전압이 공통 인가되고, 게이트 단에 바이어스 전압이 공통 인가되는 제 1 트랜지스터 어레이;
    상기 제 1 트랜지스터 어레이와 연결되며, 게이트 단에 제어 신호를 공통 입력 받는 제 2 트랜지스터 어레이;
    상기 제 1 트랜지스터 어레이 및 제 2 트랜지스터 어레이와 연결되며, 상기 기준 전압을 입력 받도록 구성된 제 3 트랜지스터;
    상기 제 3 트랜지스터와 접지 전압 단자 사이에 연결된 제 4 트랜지스터;
    상기 제 1 트랜지스터 어레이 및 제 2 트랜지스터 어레이와 연결되며, 피드백 전압을 입력 받도록 구성된 제 5 트랜지스터;
    상기 제 5 트랜지스터와 상기 접지 전압 단자 사이에 연결되며, 구동 신호를 생성하도록 구성된 제 6 트랜지스터;
    상기 구동 신호에 따라 상기 외부 전압을 구동하여 내부 전압을 생성하도록 구성된 드라이버; 및
    상기 내부 전압을 분배하여 상기 피드백 전압을 생성하도록 구성된 분배 저항을 포함하며,
    상기 바이어스 전압에 따라 상기 제 1 트랜지스터 어레이 및 상기 제 2 트랜지스터 어레이를 통해 흐르는 바이어스 전류의 양이 상기 제어 신호에 따라 강제로 조정되는 전압 생성 회로.
  21. 제 20 항에 있어서,
    상기 제어 신호는
    반도체 장치의 파워-업 과정에서 그 레벨이 상기 외부 전압의 레벨에 따라 제 1 레벨로 유지되고, 상기 외부 전압의 레벨이 설정 레벨 이상이 됨에 따라 제 2 레벨로 천이하는 신호인 전압 생성 회로.
  22. 제 20 항에 있어서,
    상기 제 2 트랜지스터 어레이는
    복수의 트랜지스터들을 포함하고, 상기 복수의 트랜지스터들은 상기 제 1 트랜지스터 어레이의 복수의 트랜지스터들 중에서 하나를 제외한 나머지 트랜지스터들과 일대일 연결되는 전압 생성 회로.
  23. 제 20 항에 있어서,
    상기 제 3 트랜지스터는
    상기 제 1 트랜지스터 어레이의 복수의 트랜지스터들 중에서 하나 및 상기 제 2 트랜지스터 어레이의 복수의 트랜지스터들과 공통 연결되는 전압 생성 회로.
  24. 제 20 항에 있어서,
    상기 제 1 트랜지스터 어레이의 복수의 트랜지스터들과 상기 제 2 트랜지스터 어레이의 복수의 트랜지스터들은 상기 제 3 내지 제 6 트랜지스터에 비해 작은 게이트 폭을 가지도록 구성되는 전압 생성 회로.
  25. 제 20 항에 있어서,
    상기 제 1 트랜지스터 어레이 및 상기 제 2 트랜지스터 어레이 모두의 전류 구동력의 합과 상기 제 3 내지 제 6 트랜지스터 각각의 전류 구동력이 같도록 구성되는 전압 생성 회로.
  26. 제 20 항에 있어서,
    상기 바이어스 전류의 양은 상기 바이어스 전압에 따라 정해진 최대 치 내에서 상기 제어 신호에 의해 강제로 조정되는 전압 생성 회로.
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