KR20160140365A - 향상된 슬루율을 갖는 레귤레이터 - Google Patents

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Abstract

본 기술은 향상된 슬루율을 갖는 레귤레이터에 관한 것으로, 본 기술에 따른 레귤레이터는 반전 입력으로 기준 전압을 입력 받고 비반전 입력으로 피드백 전압을 입력 받고, 상기 기준 전압 및 피드백 전압의 차이를 기초로 노드 전압을 출력하는 제1 연산증폭기, 상기 노드 전압을 입력 받고, 상기 노드 전압을 기초로 리커버리 전류를 공급하는 제1 스위치, 상기 리커버리 전류에 따라 출력 전압과 상기 피드백 전압을 출력하는 출력부, 상기 기준 전압과 상기 피드백 전압을 입력 받고, 상기 출력 전압의 강하를 센싱하는 비교부 및 상기 기준 전압과 상기 피드백 전압의 차이에 따라 상기 제1 스위치를 디스차지하는 제2 스위치를 포함하되, 상기 비교부는, 상기 기준 전압을 비반전 입력으로 상기 피드백 전압을 반전 입력으로 입력 받는 제2 연산증폭기 및 상기 제2 연산증폭기의 출력을 다운쉬프트하고 다운쉬프트한 전압을 상기 제2 스위치로 제공하는 다운쉬프터를 포함한다.

Description

향상된 슬루율을 갖는 레귤레이터{REGULATOR WITH ENHANCED SLEW RATE}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 향상된 슬루율을 갖는 레귤레이터에 관한 것이다.
저전압강하(Low-dropout, LDO) 레귤레이터는 공급 전압이 출력 전압에 실제로, 매우 가까운 때에도 출력 전압을 조정할 수 있는 직류 선형 전압 레귤레이터이다. 저전압강하 레귤레이터의 장점들은 다른 직류-직류 레귤레이터들 보다 낮은 스위칭 노이즈, 작은 장치 사이즈 및 큰 설계 단순성 등을 포함한다.
도 1은 통상의 LDO 레귤레이터의 회로도를 개략적으로 보여준다.
도 1을 참조하면, LDO 레귤레이터(100)는 연산증폭기(10), PMOS 트랜지스터(PM), 제1 저항(R1) 및 제2 저항(R2)를 포함한다. 연산증폭기(10)는 그것의 반전 입력으로 기준 전압(VCCI_REF)을 입력 받고, 그것의 비반전 입력으로 피드백 전압(FEED)을 입력 받는다. 피드백 전압(FEED)은 제1 저항(R1)과 제2 저항(R2) 사이 노드에서의 전압이다. PMOS 트랜지스터(PM)의 게이트는 연산증폭기(10)의 출력 단자에 연결된다. PMOS 트랜지스터(PM)의 소스는 전력 전압(PWR)에 연결된다. PMOS 트랜지스터(PM)의 드레인은 제1 저항(R1)의 일 단자에 연결된다. 제2 저항(R2)의 일 단자는 제1 저항(R1)의 타 단자에 연결되고, 제2 저항(R2)의 타 단자는 접지 전압(VSSI)에 연결된다.
LDO 레귤레이터(100)는 출력 전압(VOUT)을 안정화하기 위해 음의 피드백 회로(negative feedback network)를 채택한다. LDO 레귤레이터(100)는 이하 설명하는 바와 같이 동작한다.
출력 전압(VOUT)의 노드는 부하에 연결된다. 부하로부터 순간적으로 많은 양의 전류가 요구될 때, 출력 전압(VOUT)의 레벨은 목표 전압으로부터 다소 강하될 수 있다. 출력 전압(VOUT)의 강하는 피드백 전압(FEED)의 강하를 유발한다. 피드백 전압(FEED)이 연산증폭기(10)의 비반전 입력으로 제공되고, 피드백 전압(FEED)은 피드백 전압(FEED)의 강하로 인해 더 작아진다. 그리고 나서, 출력 전압(DVRP)은 피드백 전압(FEED)과 기준 전압(VCCI_REF)의 차이에 비례하는 이득이기 때문에 연산증폭기(10)의 출력(DVRP)이 떨어지기 시작한다. 연산증폭기(10)의 출력 전압(DVRP)의 강하는 PMOS 트랜지스터(PM)를 제어하여 PMOS 트랜지스터(PM)가 피드백 전압(FEED)을 원하는 전압으로 회복시키기에 충분한 전류를, 그것의 소스로부터 드레인으로 흘릴 수 있도록 한다.
LDO 레귤레이터의 출력이 급강하하는 경우, 그것의 전압을 신속하게 회복하는 것이 메모리 회로 내에서 요구된다. 최첨단 기술의 메모리는 매우 높은 대역폭으로 작동하기 때문이다. LDO 레귤레이터의 출력의 늦은 회복은 갖가지 동작들(읽기, 프로그램, 소거, 데이터 입력, 데이터 출력)이 수행되는 동안에 메모리 장치 내에 치명적인 오작동을 유발할 수 있다.
LDO에서 빠른 회복을 획득하기 위하여, 연산증폭기는 높은 슬루율과 대역폭을 갖는 것이 요청된다. 그러나, 높은 슬루율과 대역폭은 전류 소비를 증가시킨다. 더욱이, 이득과 대역폭 사이에는 트레이드-오프가 존재하고, 따라서, 연산증폭기의 대역폭을 증가시키는 것은 그것의 이득을 감소시킬 수 있다. 고이득의 연산증폭기(10)는 작은 양의 전압 강하를 감지하는 것이 필요하다. 따라서, 많은 전류 소비 없이 높은 슬루율을 갖고 동작할 수 있는 LDO 레귤레이터를 고안하는 것이 필요하다.
본 발명의 실시 예들은 향상된 슬루율을 갖는 레귤레이터를 제공하기 위한 것이다.
본 발명의 실시 예에 따른 레귤레이터는, 반전 입력으로 기준 전압을 입력 받고 비반전 입력으로 피드백 전압을 입력받고, 상기 기준 전압 및 피드백 전압의 차이를 기초로 노드 전압을 출력하는 제1 연산증폭기, 상기 노드 전압을 입력 받고, 상기 노드 전압을 기초로 리커버리 전류를 공급하는 제1 스위치, 상기 리커버리 전류에 따라 출력 전압과 상기 피드백 전압을 출력하는 출력부, 상기 기준 전압과 상기 피드백 전압을 입력 받고, 상기 출력 전압의 강하를 센싱하는 비교부 및 상기 기준 전압과 상기 피드백 전압의 차이에 따라 상기 제1 스위치를 디스차지하는 제2 스위치를 포함하되, 상기 비교부는, 상기 기준 전압을 비반전 입력으로 상기 피드백 전압을 반전 입력으로 입력 받는 제2 연산증폭기 및 상기 제2 연산증폭기의 출력을 다운쉬프트하고 다운쉬프트한 전압을 상기 제2 스위치로 제공하는 다운쉬프터를 포함한다.
본 발명의 실시 예에 따르면, 향상된 슬루율을 갖는 레귤레이터가 제공된다.
도 1은 통상의 LDO 레귤레이터의 회로도를 나타낸 도면이다.
도 2는 본 발명의 일 실시 예에 따른 레귤레이터의 회로도를 나타낸 도면이다.
도 3은 다운 쉬프터를 포함하는 LDO 레귤레이터의 회로도를 나타낸 도면이다.
도 4는 도 2의 제1 연산증폭기의 회로도를 포함하는 LDO 레귤레이터를 나타낸 도면이다.
도 5는 도 4의 LDO 레귤레이터의 동작 타이밍 다이어그램을 설명하기 위한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들이 이하에서 상세하게 설명될 것이다. 본 발명이 그것의 바람직한 실시 예들과 관련되어 보여지고 설명되긴 하지만, 본 발명의 사상과 관점으로부터 벗어나지 않는 다양한 변경들이 가해질 수 있음이 당해 기술분야에서 숙달된 자들에게 명백할 것이다. 본 명세서 및 청구범위에서 사용된 용어들과 단어들은 그것들의 통상적인 또는 사전적인 의미로 해석되어서는 안 된다. 발명자가 그의/그녀의 자신의 발명을 최선의 방식으로 설명하기 위하여 용어의 적절한 개념을 정의할 수 있다는 원칙에 근거하여, 본 발명의 기술적 사상을 따르기 위한 의미 및 개념들로서 해석되어야 한다. 게다가, 당해 기술분야에서 잘 알려진 구성들의 상세한 설명들은 본 발명의 요점을 불필요하게 모호하게 하는 것을 방지하기 위해 생략될 수 있다.
도면들에서, 상응하는 특징들은 동일한 참조부호들에 의해 식별된다.
본 발명의 실시 예는 대역폭을 개선할 수 있고 음의 피드백 회로를 갖는 LDO 레귤레이터에 관한 것이다. 본 발명의 실시 예에 따르면 출력 전압의 회복 동안에 전류 및 전력 소비가 감소될 수 있다. 즉, 본 발명의 실시 예에 따른 LDO 레귤레이터는 추가된 피드백 회로(feedback network)를 실행함으로써, 향상된 슬루율을 가질 수 있다.
도 2는 본 발명의 일 실시 예에 따른 레귤레이터의 회로도를 나타내는 도면이다. 특히, 도 2에 보여지는 레귤레이터는 LDO(low-dropout, 저전압강하) 레귤레이터이다.
도 2를 참조하면, LDO 레귤레이터(200)는 제1 연산증폭기(10), 제1 스위치부(20), 제2 스위치부(40) 및 출력부(50)을 포함할 수 있다. 제1 스위치부(20)는 PMOS 트랜지스터(PM)를 포함할 수 있다. 제2 스위치부(40)은 제1 NMOS 트랜지스터(M1)을 포함할 수 있다. 출력부(50)는 제1 저항(R1) 및 제2 저항(R2)를 포함할 수 있다. 연산증폭기(10)는 그것의 반전 입력에서 기준 전압(VCCI_REF)을 입력 받고 그것의 비반전 입력에서 피드백 전압(FEED)을 입력 받는다. 피드백 전압(FEED)은 제1 저항(R1) 및 제2 저항(R2) 사이 노드에서의 전압일 수 있다. PMOS 트랜지스터(PM)의 게이트는 연산증폭기(10)의 출력 단자에 연결된다. PMOS 트랜지스터(PM)의 소스는 전력 전압(PWR)에 연결된다. PMOS 트랜지스터(PM)의 드레인은 제1 저항(R1)의 일 단자에 연결된다. 제2 저항(R2)의 일 단자는 제1 저항(R1)의 타 단자에 연결되고 제2 저항(R2)의 타 단자는 접지 전압(VSSI)에 연결된다.
LDO 레귤레이터(200)는 제1 NMOS 트랜지스터(M1)을 더 포함한다. 제1 NMOS 트랜지스터(M1)의 드레인은 PMOS 트랜지스터(PM)의 게이트에 연결된다. 제1 NMOS 트랜지스터(M1)의 소스는 접지 전압(VSSI)에 연결된다.
LDO 레귤레이터(200)는 비교부(30)을 더 포함한다. 비교부(30)은 기준 전압(VCCI_REF) 및 피드백 전압(FEED)을 입력 받는다. 그리고 나서, 비교부(30)의 출력 전압은 제1 NMOS 트랜지스터(M1)의 게이트로 제공되고, 비교부(30)의 출력 전압은 기준 전압(VCCI_REF)과 피드백 전압(FEED)의 차이에 기초하여 발생된다. 이러한 방식으로, 비교부(30)은 LDO 레귤레이터(200)의 출력 전압(VOUT)에서 전압 강하의 감지를 수행한다. 제1 NMOS 트랜지스터(M1)의 게이트 전압(VA)은 기준 전압(VCCI_REF) 및 피드백 전압(FEED)간의 차이의 작은 변화에 의해 PMOS 트랜지스터(PM)의 게이트를 방전시키도록 제1 NMOS 트랜지스터(M1)을 스위치-온 할 수 있도록 제어된다.
비교부(30)은 제2 연산증폭기(31) 및 다운쉬프터(32)를 포함할 수 있다. 제2 연산증폭기(31)는 그것의 비반전 입력에서 기준 전압(VCCI_REF)를 입력 받고 그것의 반전 입력에서 피드백 전압(FEED)을 입력 받는다. 다운쉬프터(32)는 제2 연산증폭기(31)의 출력 전압을 다운쉬프팅(downshifting)하고, 다운쉬프팅된 전압을 제1 NMOS 트랜지스터(M1)의 게이트로 제공할 수 있다.
높은 전류 부하로 인하여 출력 전압(VOUT)의 강하가 존재할 때, 제1 저항(R1) 및 제2 저항(R2) 사이 노드에서의 피드백 전압(FEED)도 떨어질 수 있다. 피드백 전압(FEED)의 강하는 기준 전압(VCCI_REF) 및 피드백 전압(FEED) 사이의 차이(VCCI_REF - FEED)가 증가하는 것을 야기할 수 있다. 제2 연산증폭기(31)의 출력은 기준 전압(VCCI_REF) 및 피드백 전압(FEED) 사이의 차이에 비례한다. 그러면, 더 높은 출력 전압이 다운쉬프터(32)로 제공되고, 이는, 차례로, 제1 NMOS 트랜지스터(M1)의 게이트의 전압(VA)을 증가시킨다. 제1 NMOS트랜지스터(M1)의 게이트 전압(VA)이 제1 NMOS 트랜지스터(M1)의 문턱 전압(Vth)을 초과할 때, 제1 NMOS 트랜지스터(M1)가 켜지고(turn-on), 그리고 PMOS 트랜지스터(PM)의 게이트로부터 전류를 방전하기 시작한다. 상기 방전으로 인하여, PMOS 트랜지스터(PM)의 게이트의 전압은 급속히 떨어지고, 이는 PMOS 트랜지스터(PM)의 소스-게이트 전압이 증가하는 것을 야기한다. 상기 증가된 PMOS 트랜지스터(PM)의 소스-게이트 전압은 그 결과 PMOS 트랜지스터(PM)의 드레인-소스 전류의 증가가 되고, 이는 차례로 출력 전압(VOUT)의 강하를 보상한다.
상기 실시 예에서, 비교부(30) 및 제1 NMOS 트랜지스터(M1)는 PMOS 트랜지스터(PM)의 게이트 전압을 끌어내리기 위한 신속한 스위칭 전기회로망의 역할을 한다. 대개, 제1 연산증폭기(10)는, 기준 전압(VCCI_REF) 및 피드백 전압(FEED) 사이에 작은 전압 변동을 감지할 수 있어야 하고, 제1 연산증폭기(10)의 출력은 매우 높은 거의 전력 전압(PWR)으로 작동하기 때문에 고이득을 요구한다. 이득과 대역폭 사이에 트레이드-오프로 인하여, 제1 연산증폭기(10)가 더 높은 대역폭을 갖도록 설계된다면 제1 연산증폭기(10)는 더욱 복잡해질 것이고 더 많은 영역을 차지할 것이다. 더욱이, 이러한 복잡한 설계는 전류 소비를 더 증가시킬 수 있다.
따라서, 제1 연산증폭기(10)를 조정하는 것 대신에, 도 2의 실시 예는 비교부(30) 및 제1 NMOS 트랜지스터(M1)을 포함하는 또 하나의 피드백 회로를 활용한다. 제2 연산증폭기(31)는 게이트 전압(VA)이 문턱 전압(Vth)을 초과하도록 함에 의하여 제1 NMOS 트랜지스터(M1)를 스위치 온 및 오프 하기 때문에 고이득을 필요로 하지 않는다. 문턱 전압(Vth)은 대개 작다. 그러므로, 제2 연산증폭기(31)의 대역폭은 그것의 저이득으로 인하여, 주어진 이득 대역폭 곱(gain bandwidth product) 내에서 증가할 수 있다. 제1 NMOS 트랜지스터(M1)는 보통의 연산증폭기보다 빠르게 동작, 즉, 스위치 온 및 오프 할 수 있다. 따라서 상기 추가 피드백 회로는 LDO 레귤레이터의 슬루율을 증가시킬 수 있다. 더욱이, 상기 추가 피드백 회로는 복잡한 배열을 요구하지 않고, 상기 추가 피드백 회로에 의해 차지된 영역은 최소화될 수 있다. 이는 전도성 라인들이 빽빽이 차지하고 있는 최신 메모리 장치에 유리할 수 있다.
다양한 실시 예에서, 제2 연산증폭기(31)의 출력은 다운쉬프터(32)를 사용하지 않고 직접 NMOS 트랜지스터의 게이트로 제공될 수 있다(미도시).
도 3은 다운쉬프터를 포함하는 LDO 레귤레이터의 회로도를 나타낸 도면이다.
다운쉬프터(32)는 제2 NMOS 트랜지스터(M2) 및 제3 NMOS 트랜지스터(M3)를 포함한다.
제2 NMOS 트랜지스터(M2)의 소스는 제3 NMOS 트랜지스터(M3)의 드레인에 연결된다. 제3 NMOS 트랜지스터(M3)의 소스는 접지 전압(VSSI)에 연결된다. 제2 연산증폭기(31)의 출력 단자는 제2 NMOS 트랜지스터(M2)의 게이트에 연결된다. 제2 NMOS 트랜지스터(M2) 및 제3 NMOS 트랜지스터(M3) 사이 노드는 상기 제1 NMOS 트랜지스터(M1)의 게이트에 연결된다. 제3 NMOS 트랜지스터(M3)의 게이트는 바이어스 전압(BIAS)을 제공받는다.
제3 NMOS 트랜지스터(M3)는 바이어싱 트랜지스터(biasing transistor)의 역할을 한다. 바이어스 전압(BIAS)은 출력 전압(VA)이 원하는 전압 범위 내로 움직이도록 제어될 수 있다. 다운쉬프터(32)는 1보다 작은 이득을 갖는 드레인 공통형 증폭기(common-drain amplifier)로 간주될 수 있다. 제1 NMOS 트랜지스터(M1)의 문턱 전압이 제2 연산증폭기(31)의 최고 출력 전압에 비해 대개 낮은 레벨을 갖기 때문에, 제2 연산증폭기(31)의 출력 전압은 제1 NMOS 트랜지스터(M1)의 문턱 전압(Vth)에 맞게 맞추어져야 한다. 제2 연산증폭기(31)가 제1 NMOS 트랜지스터(M1)에 직접 연결된다면, 제1 NMOS 트랜지스터(M1) 은 입력 중 노이즈에 의해 야기된 제2 연산증폭기(31)의 출력 전압들의 약간의 변동에 의해서도 켜질 수 있다. 다운쉬프터(32)는 이러한 상황 또는 출력 노드에서 강하가 없는 경우 제1 NMOS 트랜지스터(M1)의 동작으로 인하여 LDO 레귤레이터(200)가 불안정해지는 것을 예방한다. 다운쉬프터(32)가 없다면, 제1 NMOS 트랜지스터(M1)는 그것을 방전함에 의하여 출력 노드에 실제 영향을 줄 것이고 PMOS 트랜지스터(PM)는 약간의 전하를 출력 노드에 주입할 것이며, 이는 LDO 레귤레이터(200)를 통제된 영역 밖으로 이르게 할 것이다.
도 4는 도 2의 제1 연산증폭기의 회로도를 포함하는 LDO 레귤레이터의 회로도를 나타낸 도면이다.
도 4를 참조하면,제1 연산증폭기(10)는 전류 미러, 차동 입력단(12) 및 출력단(11)을 포함한다. 출력단(11)은 제2 PMOS 트랜지스터(PM2), 제4 NMOS 트랜지스터(M4)를 포함한다. 제2 PMOS 트랜지스터(PM2)의 드레인은 노드 B에서 제4 NMOS트랜지스터(M4)의 드레인에 연결된다. 노드 B는 차례로, 제1 PMOS 트랜지스터(PM)의 게이트에 연결된 노드 A에 연결된다. 제4 NMOS 트랜지스터(M4)의 게이트는 전류 미러의 역할을 하는 다른 NMOS 트랜지스터들(제5 NMOS 트랜지스터(M5) 및 제6 NMOS 트랜지스터(M6))의 게이트들에 연결된다.
상기 실시예의 LDO 레귤레이터가 또 하나의 음의 피드백 블록을 형성하는 제1 NMOS 트랜지스터(M1) 및 비교부(30)을 포함하지 않는다면, 제1 PMOS 트랜지스터(PM)의 게이트에서 전압은, 피드백 전압(FEED)에서 전압 강하가 존재하는 때에 제4 NMOS 트랜지스터(M4)를 통하여 접지 전압으로 방전될 것이다. 제4 NMOS 트랜지스터(M4)의 게이트 전압은, 세 개의 NMOS 트랜지스터들(M4, M5 및 M6)-이들은 그들의 게이트들에서 함께 연결됨-이 전류 미러의 배치이기 때문에 전류원(Isource)에 기초하여 결정된다. 그러므로, 제4 NMOS 트랜지스터(M4)의 게이트 전압은 기준 전압(VCCI_REF)과 피드백 전압(FEED)의 전압 차이에 순응적으로 응답하지 않는다. 제4 NMOS 트랜지스터(M4)의 전류는 일정하고 (좌측에 대한) 전류 미러의 비율에 의해서 주어진다. 노드 B의 방전 전류를 증가시키기 위하여, 제4 NMOS 트랜지스터(M4)의 바이어싱 전류 또한 증가되어야 한다. 이렇게 하여 제4 NMOS 트랜지스터(M4)는 출력 노드의 강하를 갖는 또는 갖지 않는 널(null)이 아닌 소비를 가질 것이다. 강하가 발생할 때, 제2 PMOS 트랜지스터(PM2)는 꺼지고 제4 NMOS 트랜지스터(M4)는 거의 일정한 전류로 노드 B를 방전한다.
상기 실시 예로, 제4 NMOS 트랜지스터(M4)의 바이어싱 전류는 감소될 수 있고, 이렇게 하여 전체로서 LDC 레귤레이터(200)의 DC 소비를 감소시키는 것일 수 있다; 이 경우, 방전 노드(DVRP)는, 전압 강하의 경우에 바르게 행동하는 제1 NMOS 트랜지스터(M1)에 의해 보장되고; 대신 출력 노드의 강하가 없는 경우에 제1 NMOS 트랜지스터(M1)의 소비는 널(null)이다. 보다 상세하게, 제1 NMOS 트랜지스터(M1)는 강하가 존재할 때에만 온(ON) 되고, 그렇지 않으면 오프(OFF) 상태로 존재하고 있다.
도 5는 도 4의 LDO 레귤레이터의 타이밍 다이어그램을 설명하기 위한 도면이다. 일반적인 LDO 레귤레이터와의 비교 또한 나타내어진다.
t1에서, 출력 전압(VOUT)에서의 전압 강하가 발생하고, 비교부(30)은, 피드백 전압(FEED) 및 기준 전압(VCCI_REF) 사이의 전압 차이를 감지한 후, 더 높은 전압을 제1 NMOS 트랜지스터(M1)의 게이트(VA)로 출력한다.
그리고 나서, 이는, 제1 NMOS 트랜지스터(M1)을 켜고, PMOS 트랜지스터(PM)의 게이트 전압(DVRP)을 떨어뜨린다. 게이트 전압(DVRP)의 강하로 인하여, PMOS 트랜지스터(PM)는 t2에서 출력 전압(VOUT)이 원하는 전압을 회복할 때까지 더 많은 전류를 부하로 흘린다.
이렇게 하여 또 하나의 음의 피드백 회로를 갖는 전술한 LDO 레귤레이터의 슬루율 및 대역폭은 개선될 수 있다. 더욱이, 출력 전압의 회복 동안에 전류 및 전력 소비는 감소될 수 있다.
앞서 말한 내용으로부터, 설명의 목적을 위해 여기에서 본 발명의 특정한 실시 예들이 기술되어 있을지라도, 발명의 정신과 관점으로부터 벗어나지 않고 다양한 수정들이 이루어질 수 있음이 인정될 것이다. 따라서, 발명은 첨부된 청구항들에 의한 것과 같은 것을 제외하고는 한정되지 않는다.
10: 제1 연산증폭기
20: 제1 스위치부
30: 비교부
31: 제2 연산증폭기
32: 다운쉬프터
40: 제2 스위치부
50: 출력부
100: LDO 레귤레이터

Claims (8)

  1. 반전 입력으로 기준 전압을 입력 받고 비반전 입력으로 피드백 전압을 입력 받고, 상기 기준 전압 및 피드백 전압의 차이를 기초로 노드 전압을 출력하는 제1 연산증폭기;
    상기 노드 전압을 입력 받고, 상기 노드 전압을 기초로 리커버리 전류를 공급하는 제1 스위치;
    상기 리커버리 전류에 따라 출력 전압과 상기 피드백 전압을 출력하는 출력부;
    상기 기준 전압과 상기 피드백 전압을 입력 받고, 상기 출력 전압의 강하를 센싱하는 비교부; 및
    상기 기준 전압과 상기 피드백 전압의 차이에 따라 상기 제1 스위치를 디스차지하는 제2 스위치를 포함하되,
    상기 비교부는,
    상기 기준 전압을 비반전 입력으로 상기 피드백 전압을 반전 입력으로 입력 받는 제2 연산증폭기; 및
    상기 제2 연산증폭기의 출력을 다운쉬프트하고 다운쉬프트한 전압을 상기 제2 스위치로 제공하는 다운쉬프터를 포함하는 레귤레이터.
  2. 제 1항에 있어서, 상기 제1 스위치는,
    상기 제1 연산증폭기의 출력이 게이트 전극에 입력되는 PMOS 트랜지스터인 레귤레이터.
  3. 제 2항에 있어서, 상기 출력부는,
    상기 PMOS 트랜지스터의 드레인 전극이 제1 노드에 연결되는 제1 저항; 및
    상기 제1 저항의 제2 노드와 접지 사이에 연결되는 제2 저항을 포함하고,
    상기 출력 전압은 상기 제1 저항의 상기 제1 노드에서의 전압이고,
    상기 피드백 전압은 상기 제1 저항의 상기 제2 노드에서의 전압인 레귤레이터.
  4. 제 2항에 있어서, 상기 제2 스위치는,
    드레인 전극이 상기 PMOS 트랜지스터의 게이트 전극과 연결되고 소스 전극이 접지와 연결되는 제1 NMOS 트랜지스터인 레귤레이터.
  5. 제 2항에 있어서, 상기 PMOS 트랜지스터의 상기 게이트 전극은,
    상기 비교부의 출력 전압에 따라 디스차지되고, 상기 비교부의 출력 전압은 상기 기준 전압과 상기 피드백 전압을 기초로 결정되는 레귤레이터.
  6. 제 1항에 있어서, 상기 다운쉬프터는,
    드레인 공통형 증폭기인 레귤레이터.
  7. 제 4항에 있어서, 상기 다운쉬프터는,
    제2 NMOS 트랜지스터 및 가변 저항을 포함하고,
    상기 제2 NMOS 트랜지스터의 소스 전극은 상기 가변 저항의 일 단자에 연결되고, 상기 가변 저항의 타 단자는 상기 접지에 연결되고,
    상기 제2 연산증폭기의 출력 단자는 상기 제2 NMOS 트랜지스터의 게이트 전극에 연결되고, 상기 제2 NMOS 트랜지스터 및 상기 가변 저항 사이의 노드는 상기 제1 NMOS 트랜지스터의 게이트 전극에 연결되는 레귤레이터.
  8. 제 7항에 있어서, 상기 가변 저항은,
    제3 NMOS 트랜지스터를 포함하고,
    상기 제3 NMOS 트랜지스터의 게이트 전극은 상기 다운쉬프터를 바이어스하는 전압을 제공받는 레귤레이터.
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