JP4080696B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4080696B2 JP4080696B2 JP2001005114A JP2001005114A JP4080696B2 JP 4080696 B2 JP4080696 B2 JP 4080696B2 JP 2001005114 A JP2001005114 A JP 2001005114A JP 2001005114 A JP2001005114 A JP 2001005114A JP 4080696 B2 JP4080696 B2 JP 4080696B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- potential
- internal power
- node
- external power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、外部電源の切断後に速やかに初期電位に戻らない特定ノードを、外部電源の投入直後に初期電位に強制的に戻すための電位初期化回路に関し、特に、内部電源生成回路に使用されるものである。
【０００２】
【従来の技術】
半導体集積回路においては、外部電源が投入された後は、消費電流の分散や、各ノードの電位の確定がスムーズに行われることが望ましい。ここで、外部電源を遮断した後に半導体集積回路内の各ノードが初期電位（例えば、接地電位ＶＧＮＤ）に速やかに戻れば、この後、再び、外部電源が投入されたときに、各ノードの電位を安定的に確定することができる。
【０００３】
しかし、半導体集積回路内の特定ノードについては、外部電源を遮断した後においても、直ちに初期電位に戻ることがなく、長時間、初期電位以外の電位（残留電荷）を保持する。この状態において、この後、再び、外部電源を投入すると、その残留電荷は、特定ノードの電位の確定に悪影響を及ぼす。
【０００４】
また、例えば、内部電源生成回路においては、内部電源電位の値を安定化させるために、内部電源ノードに容量素子（例えば、ＭＯＳキャパシタ、トレンチキャパシタなど）を接続する場合がある。
【０００５】
また、チップ内に形成される容量素子の耐圧を考慮し、内部電源電位が高い場合には、内部電源生成回路の内部電源ノードには、直列接続された複数の容量素子を接続する。また、複数の容量素子の接続点（中間ノード）には、中間電位生成回路を接続し、その接続点の電位（中間電位）を安定化させる。
【０００６】
ここで、内部電源ノード及び中間ノードは、それぞれ、外部電源の切断後に速やかに初期電位に戻らない特定ノードと言うことができる。また、内部電源ノードのリーク強度と中間ノードのリーク強度に差があると、外部電源を遮断した後の両ノードの電位関係が崩れてしまう。
【０００７】
このため、この後、再び、外部電源を投入する際に、内部電源ノードの初期電位と中間ノードの初期電位との間にミスマッチが生じ、内部電源電位の確定に支障がでる。
【０００８】
以下、具体例について説明する。
【０００９】
メモリテストでは、外部電源電位ＶＣＣの立ち下げから立ち上げまでの期間が１ｍｓ程度の非常に短い間隔でのテストが行われる場合がある。このような非常に短いテスト間隔では、内部電源生成回路により生成される内部電源電位ＶＩＮＴは、外部電源電位ＶＣＣの立ち下げ時から立ち上げ時までの間に、十分に、接地電位ＶＧＮＤまで低下することができず、外部電源電位ＶＣＣの立ち上げ時点において、正のレベルを維持している場合がある。
【００１０】
この状態で、再び、外部電源電位ＶＣＣの立ち上げを行うと、内部電源電位ＶＩＮＴの初期電位のミスマッチ（実際の値と理想値（接地電位）とのミスマッチ）に起因して、例えば、基準電位ＶＲＥＦと内部電源電位ＶＩＮＴに基づいて生成される他の内部電源電位（ＶＢＢなど）が、設定値を大きく超えてしまい、さらに、しばらくの間、内部電源電位（ＶＢＢなど）は、この設定値を超えたレベルを維持してしまうという問題が生じる。
【００１１】
外部電源電位ＶＣＣの立ち上げ時点から実際にメモリ動作を開始するまでの期間は、２００μｓ程度であるが、内部電源電位（ＶＢＢなど）が設定値に安定するまでには、この２００μｓの期間では、不十分である。つまり、従来のメモリテストにおいては、メモリ動作の開始からしばらくの間は、設定値を超えた内部電源電位（ＶＢＢなど）を使用していたため、メモリ動作を安定化させるために、大きなマージンを確保しなければならないという問題があった。
【００１２】
なお、外部電源電位ＶＣＣの立ち下げ時に、内部電源電位ＶＩＮＴを強制的に接地電位ＶＧＮＤに初期化することができれば、このような問題は生じないのであるが、内部電源生成回路における内部電源電位ＶＩＮＴの立ち下がり速度（波形の傾き）は、内部電源生成回路の種類
（構成）によりまちまちであり、これらに共通の電荷引き抜き回路を設けることは、非常に困難である。
【００１３】
ところで、外部電源電位ＶＣＣの立ち下げ後の内部電源電位ＶＩＮＴの電位変動は、外部電源電位ＶＣＣの立ち下がり速度（波形の傾き）と、内部電源生成回路の内部電源ノードの電流リーク量（リーク強度）とに依存する。
【００１４】
例えば、外部電源電位ＶＣＣの立ち下がり波形を、例えば、１Ｖ／数ｍｓ程度の傾きを有する緩やかな波形と仮定すると、内部電源電位ＶＩＮＴは、外部電源電位ＶＣＣの変化に追従して変化する。しかし、外部電源電位ＶＣＣの立ち下がり波形の傾きを緩やかにすることは、テスト間隔を長くすることを意味し、テスト時間を長くして、テストコストを増大させる原因となる。
【００１５】
これに対し、外部電源電位ＶＣＣの立ち下がり波形を、例えば、１Ｖ／数μｓ程度の傾きを有する急峻な波形と仮定すると、テスト間隔を短くすることができるため、テストコストを低下させることができる。しかし、内部電源電位ＶＩＮＴは、外部電源電位ＶＣＣの急激な変化に追従して変化することができなくなるため、内部電源ノードの電流リーク量に依存して変化することになる。
【００１６】
ここで、リーク電流は、スタンバイ時の消費電流の増加の原因となるため、通常、半導体集積回路においては、リーク電流を極力減らすように、例えば、リーク電流を数μＡ以下に抑えるように設計され、低消費電力化を実現している。つまり、外部電源電位ＶＣＣの立ち下がり波形が急峻な傾きを有する場合、外部電源電位ＶＣＣの立ち下げ後における内部電源電位ＶＩＮＴは、内部電源ノードに生じる微小なリークと、外部電源電位ＶＣＣの立ち下げ時だけに生じるいわゆる電流引き抜きパスによるリークと基づいて変動する。
【００１７】
外部電源電位ＶＣＣの立ち下げ時だけに生じる電流引き抜きパス（リークパス）としては、例えば、図１２に示すように、ソース及びゲートが外部電源ノードに接続され、ドレインが内部電源ノードに接続されたＰチャネルＭＯＳトランジスタＰ１を挙げることができる。
【００１８】
このＰチャネルＭＯＳトランジスタＰ１は、外部電源電位ＶＣＣの立ち下げ後における内部電源ノードの電荷引き抜き用トランジスタとして、意図的に挿入される場合もあるし、また、図１３に示すように、外部電源電位ＶＣＣをソース電位とするＰチャネルフィードバック型内部電源生成回路Ｆのドライバサイズを大きくするためのオプション用トランジスタとして挿入される場合もある。
【００１９】
内部電源ノードＦ１のリーク量は、ＰチャネルＭＯＳトランジスタＰ１のサイズにより変化するが、通常、このトランジスタＰ１には、ｍＡオーダーの電流を流すことができるので、図１４に示すように、μｓオーダーの期間内では、ＰチャネルＭＯＳトランジスタＰ１の閾値Ｖｔｐレベルまで、内部電源電位ＶＩＮＴ１を下げることができる。
【００２０】
また、図１３に示すように、外部電源電位ＶＣＣが立ち下がった後に、速やかに接地電位ＶＧＮＤに初期化される内部電源電位ＶＩＮＴ１をソース電位とするＰチャネルフィードバック型内部電源生成回路Ｒにおいて、ＰチャネルＭＯＳトランジスタＰ１’は、内部電源生成回路Ｒのドライバサイズを大きくするためのオプション用トランジスタとして採用されている。
【００２１】
この場合においても、内部電源ノードＲ１のリーク量は、ＰチャネルＭＯＳトランジスタＰ１’のサイズにより変化するが、通常、このトランジスタＰ１’には、ｍＡオーダーの電流を流すことができるので、図１５に示すように、μｓオーダーの期間内では、ＰチャネルＭＯＳトランジスタＰ１’の閾値Ｖｔｐの２倍のレベルまで、内部電源電位ＶＩＮＴ２を下げることができる。
【００２２】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ１’の閾値レベルまで低下した内部電源電位ＶＩＮＴ１，ＶＩＮＴ２は、それ以降は、内部電源ノードＦ１，Ｒ１が有する数ｎ〜μＡの微小なリーク電流により、緩やかに低下する。
【００２３】
例えば、内部電源ノードＦ１に５ｎＦの容量を持つ容量素子が接続され、１μＡの電流により内部電源ノードＦ１の電荷が引き抜かれるとすると、計算上、内部電源電位ＶＩＮＴ１の波形は、０．２Ｖ／ｍｓの傾きで、緩やかに低下する。実際には、内部電源電位ＶＩＮＴ１のレベルが低下するに従い、内部電源ノードＦ１から引き抜かれる電荷量（リーク量）も減少していくため、内部電源電位ＶＩＮＴ１の降下速度も、次第に遅くなる（図１４参照）。
【００２４】
このように、外部電源電位ＶＣＣの立ち下げ時に生じる特別なリークパスを有する内部電源ノードについては、外部電源電位ＶＣＣを立ち下げた後、速やかに、所定電位まで低下するが、その後は、内部電源ノードが有する微小なリーク電流により、所定電位から緩やかに低下する。
【００２５】
従って、次の外部電源電位ＶＣＣの立ち上げ時点における内部電源電位ＶＩＮＴ３の初期値は、接地電位ＶＧＮＤではないことが多く、次の外部電源電位ＶＣＣの立ち上げ後、内部電源電位ＶＩＮＴ３を、速やかに、設定値に安定させることが難しくなる。
【００２６】
一方、外部電源電位ＶＣＣの立ち下げ時に生じる特別なリークパスを有しない内部電源ノードについては、例えば、図１６に示すように、外部電源電位ＶＣＣを立ち下げた後、内部電源ノードが有する微小なリーク電流（数ｎ〜μＡ）のみによって、内部電源電位ＶＩＮＴ３が設定値から緩やかに低下する。
【００２７】
この場合、内部電源ノードに５ｎＦの容量を持つ容量素子が接続され、１μＡの電流により内部電源ノードの電荷が引き抜かれるとすると、計算上、内部電源電位ＶＩＮＴ１は、０．２Ｖ／ｍｓの降下速度で、緩やかに低下する。
【００２８】
ここで、内部電源電位ＶＩＮＴ３の設定値が３．５Ｖであり、外部電源電位ＶＣＣの立ち下げから立ち上げまでの間隔（テスト間隔）が１ｍｓであるとすると、その間隔では、内部電源電位ＶＩＮＴ３は、０．２Ｖしか低下しないため、外部電源電位ＶＣＣの立ち上げ時点では、内部電源電位ＶＩＮＴ３は、既に、３．３Ｖを有していることになる。
【００２９】
つまり、次の外部電源電位ＶＣＣの立ち上げ時点における内部電源電位ＶＩＮＴ３の初期値は、接地電位ＶＧＮＤではなく、３．３Ｖとなるため、次の外部電源電位ＶＣＣの立ち上げ後、内部電源電位ＶＩＮＴ３は、速やかに、設定値（３．５Ｖ）に到達する。
【００３０】
ここで、基準電位ＶＲＥＦと内部電源電位ＶＩＮＴ３を用いて内部電源電位（ＶＢＢなど）を生成する場合を考えると、内部電源電位ＶＩＮＴ３が設定値に到達したときに、基準電位ＶＲＥＦは、いまだ設定値に到達せず、０Ｖ又はその近傍にある場合がある。
【００３１】
即ち、基準電位ＶＲＥＦが０Ｖ又はその近傍であっても、内部電源電位ＶＩＮＴ３を電源とする他の内部電源生成回路（ＶＢＢ生成回路など）は、動作状態となり、内部電源電位（ＶＢＢなど）を設定値に速やかに安定させることが困難となる。
【００３２】
また、基準電位ＶＲＥＦが０Ｖ又はその近傍であるうちに、内部電源電位ＶＩＮＴ３を電源とする他の内部電源生成回路が動作状態となるため、消費電流の分散がうまくいかない問題も生じる。
【００３３】
図１７は、内部電源電位ＶＩＮＴを生成するＶＩＮＴ生成回路及び基準電位ＶＲＥＦと内部電源電位ＶＩＮＴを使って負の内部電源電位ＶＢＢを生成するＶＢＢ生成回路を示している。
【００３４】
ＶＩＮＴ生成回路１１Ａは、フィードバック型内部電源生成回路である。内部電源電位（約１．８Ｖ）ＶＩＮＴは、差動アンプ２２’を用い、入力信号が基準電位（約１．３Ｖ）ＶＲＥＦに等しくなるように制御することで生成される。入力信号は、内部電源電位ＶＩＮＴを抵抗Ｒ１’，Ｒ２’により抵抗分割することにより得られる。
【００３５】
差動アンプ２２’の出力信号は、ＰチャネルＭＯＳトランジスタＱＰのゲートに入力される。ＰチャネルＭＯＳトランジスタＱＰのソースには、外部電源電位ＶＣＣが供給され、内部電源電位ＶＩＮＴは、ＰチャネルＭＯＳトランジスタＱＰのドレインから出力される。
【００３６】
ＶＢＢ生成回路１１Ｂは、ＶＢＢポンプ回路２１、差動アンプ２２及び抵抗Ｒ１，Ｒ２から構成される。抵抗Ｒ１，Ｒ２は、内部電源ＶＩＮＴノードとＶＢＢノードとの間に直列接続される。抵抗Ｒ１，Ｒ２の接続点の電位は、差動アンプ２２に入力され、基準電位ＶＲＥＦと比較される。
【００３７】
差動アンプ２２の出力信号（ＶＢＢリミッタ信号）は、ＶＢＢポンプ回路２１に入力される。ＶＢＢポンプ回路２１は、ＶＢＢリミッタ信号に基づいて、内部電源電位（約−０．５Ｖ）ＶＢＢを生成する。
【００３８】
内部電源電位ＶＢＢは、図１７に示すように、ＶＢＢ生成回路１１Ｂにおいて基準電位ＶＲＥＦを参照して作ることが多い。ここで、外部電源が投入されてから基準電位ＶＲＥＦの値が確定するまでの期間は、基準電位ＶＲＥＦの値は、上昇過程にある。このため、この期間においては、安定状態にない基準電位ＶＲＥＦを参照して内部電源電位ＶＢＢが生成されることになる。
【００３９】
また、テスト時など、内部電源電位ＶＩＮＴの立ち上げと立ち下げが繰り返して行われる場合、内部電源電位ＶＩＮＴの立ち下げ後に、内部電源ノードＮのリークパスに起因し、内部電源電位ＶＩＮＴの値が零（接地電位ＶＧＮＤ）にならない場合がある。この場合、次に内部電源電位ＶＩＮＴを立ち上げる際に、内部電源電位ＶＩＮＴの初期値が零（接地電位ＶＧＮＤ）でないために、いくつか不具合が生じている。
【００４０】
第一に、本例では、基準電位ＶＲＥＦと、基準電位ＶＲＥＦを参照して作られる内部電源電位ＶＩＮＴとの２つを参照して、負の内部電源電位ＶＢＢを生成している。この場合、図１８及び図１９に示すように、外部電源電位ＶＣＣの立ち下げ後に、内部電源電位ＶＩＮＴの値が零（接地電位ＶＧＮＤ）になっていないと、次に外部電源電位ＶＣＣを立ち上げたときに、基準電位ＶＲＥＦの上昇過程において、基準電位ＶＲＥＦと内部電源電位ＶＩＮＴの電位関係が崩れることに起因し、ＶＢＢ（例えば、基板電位）の値が負方向に大きくなり過ぎてしまう。
【００４１】
さらに、ＶＢＢノード（×で示す）にリークパスがないような場合には、外部電源が遮断された後も、ＶＢＢノードは、このような大きな負の電位ＶＢＢを、しばらく間、保っている。当然に、次に外部電源を投入する際に、ＶＢＢノードに電荷が残っている場合には、負の内部電源電位ＶＢＢの生成に悪影響を与える。
【００４２】
従って、他の内部電源電位の設定（本例では、内部電源電位ＶＢＢの設定）に使用される内部電源電位ＶＩＮＴについては、特に、外部電源を投入した直後に、接地電位ＶＧＮＤに初期化されていることが望ましい。
【００４３】
第二に、内部電源電位ＶＩＮＴの生成に関しては、図２０に示すように、内部電源電位ＶＰＰの値を安定化させるために、内部電源生成回路１１Ｃの内部電源ノードに容量素子を接続することがある。
【００４４】
ここで、近年の半導体集積回路では、素子が微細化され、容量素子（ＭＯＳキャパシタ、トレンチキャパシタなど）に関しても、キャパシタ絶縁膜は薄くなり、容量素子の耐圧も小さくなってきている。そこで、内部電源電位ＶＰＰに十分に耐えられるように、内部電源生成回路１１Ｃの内部電源ノードには、複数の容量素子Ｃ１，Ｃ２が直列接続される。
【００４５】
このように、直列接続した複数の容量素子Ｃ１，Ｃ２の両端に高電圧が印加されるようにし、１つの容量素子にかかる電圧を下げて、容量素子の信頼性を確保している。
【００４６】
図２０の例においては、容量素子Ｃ１，Ｃ２の容量値が等しく、また、容量素子Ｃ１，Ｃ２の接続点の電位（中間電位）ＶＨＡＬＦが内部電源電位ＶＰＰの１／２に設定される。また、容量素子Ｃ１，Ｃ２の接続点の電位（中間電位）ＶＨＡＬＦを安定させるため、その接続点には、中間電位生成回路１５から中間電位ＶＨＡＬＦが供給される。
【００４７】
▲１▼ ＶＣＣ，ＶＰＰ，ＶＨＡＬＦをＧＮＤから立ち上げたときの挙動
図２１に示すように、外部電源の投入時、外部電源電位ＶＣＣ、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦが、それぞれ接地電位ＶＧＮＤから設定値に上昇する場合、容量素子Ｃ１，Ｃ２によるカップリング現象により、中間電位ＶＨＡＬＦは、中間電位生成回路１５なしでも、ほぼ、内部電源電位ＶＰＰの半分の値に安定する。
【００４８】
▲２▼ ＶＣＣを立ち下げた後のＶＰＰ，ＶＨＡＬＨの挙動
外部電源電位ＶＣＣを立ち下げた後の内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦの挙動は、以下の四種類が考えられる。
【００４９】
ａ． ＶＰＰ及びＶＨＡＬＦのリークが共に少ない場合
例えば、外部電源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期間が１ｍｓ程度の場合、この期間内では、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦのレベルは、ほとんど変化せず、設定値よりも少し低くなる程度である。このため、外部電源電位ＶＣＣを立ち上げると、直ちに、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦのレベルは、設定値に到達する。
【００５０】
これは、外部電源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期間の長短に応じて、外部電源電位ＶＣＣを立ち上げてから内部電源電位ＶＰＰが確定するまでの時間が変化することを意味している。つまり、外部電源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期間がまちまちの場合には、外部電源電位ＶＣＣを立ち上げてから一定期間内に、内部電源電位ＶＰＰを安定的に生成することができない。
【００５１】
ｂ． ＶＰＰのリークが多く、ＶＨＡＬＦのリークがほとんどない場合
図２２に示すように、外部電源電位ＶＣＣを立ち下げると、直列接続された容量素子Ｃ１，Ｃ２によるカップリング現象により、中間電位ＶＨＡＬＦは、内部電源電位ＶＰＰの半分の値を維持しつつ、次第に接地電位ＶＧＮＤまで低下する。
【００５２】
即ち、外部電源電位ＶＣＣが立ち下げられ、内部電源電位ＶＰＰがリークにより接地電位ＶＧＮＤに向かって低下すると、中間電位ＶＨＡＬＦも、カップリングにより、“内部電源電位ＶＰＰの半分”という条件を満たしつつ、接地電位ＶＧＮＤに向かって低下する。
【００５３】
この場合、外部電源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期間が十分に長い場合には、外部電源電位ＶＣＣを立ち上げる際には、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦは、共に、接地電位ＶＧＮＤとなっているため、外部電源電位ＶＣＣを立ち上げた後には、図２１に示すように、内部電源電位ＶＰＰは、設定値まで正確に上昇する。
【００５４】
しかし、ａ．で説明したと同様に、外部電源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期間が短く、かつ、まちまちの場合には、外部電源電位ＶＣＣを立ち上げてから内部電源電位ＶＰＰが確定するまでの時間もばらばらとなり、安定的に内部電源電位ＶＰＰを生成することができない。
【００５５】
ｃ． ＶＰＰのリークがほとんどなく、ＶＨＡＬＦのリークが多い場合
図２３に示すように、外部電源電位ＶＣＣを立ち下げると、中間電位ＶＨＡＬＦは、速く低下し、内部電源電位ＶＰＰは、遅く低下する。このため、中間電位ＶＨＡＬＦが内部電源電位ＶＰＰの半分の値である、という条件を満たすことができなくなる。その結果、中間電位ＶＨＡＬＦは、接地電位ＶＧＮＤまで低下するが、内部電源電位ＶＰＰは、接地電位ＶＧＮＤまで十分に低下しない。
【００５６】
この状態で、再び、外部電源電位ＶＣＣを立ち上げると、以下の問題が生じる。
図２４に示すように、外部電源電位ＶＣＣが安定状態となり、中間電位生成回路１５が動作状態となって、中間電位ＶＨＡＬＦが中間電位生成回路１５から容量素子Ｃ１，Ｃ２の接続点に供給されると、この中間電位ＶＨＡＬＦの値が上昇するに従い、カップリングによって内部電源電位ＶＰＰの値も上昇する。
【００５７】
内部電源電位ＶＰＰは、上述のように、接地電位ＶＧＮＤではなく、初期状態において接地電位ＶＧＮＤよりも高いレベルを有しているため、中間電位ＶＨＡＬＦが設定値（ＶＰＰの設定値の半分の値）まで上昇すると、内部電源電位ＶＰＰは、その設定値よりも高い値まで上昇してしまう。また、ＶＰＰのリークが少ないため、内部電源電位ＶＰＰは、しばらくの間、その設定値を超えた電位を保持してしまう。
【００５８】
ｄ． ＶＰＰ及びＶＨＡＬＦのリークが共に多い場合
中間電位ＶＨＡＬＦにリークがなく、内部電源電位ＶＰＰにのみリークがある場合には、図２２に示すように、中間電位ＶＨＡＬＦが内部電源電位ＶＰＰの半分の値である、という条件を満たしつつ、中間電位ＶＨＡＬＦ及び内部電源電位ＶＰＰは、共に、接地電位ＶＧＮＤまで低下する。
【００５９】
しかし、図２５に示すように、中間電位ＶＨＡＬＦにもリークがあると、内部電源電位ＶＰＰの低下に伴って、中間電位ＶＨＡＬＦが負のレベルまで低下してしまうことがある。
【００６０】
この状態で電源投入を行った場合、図２６に示すように、中間電位ＶＨＡＬＨが中間電位生成回路１５から容量素子Ｃ１，Ｃ２の接続点に供給されると、この中間電位ＶＨＡＬＦの値が上昇するに従い、カップリングによって内部電源電位ＶＰＰの値も上昇する。その結果、内部電源電位ＶＰＰがその設定値よりも高い値まで上昇してしまう可能性がある。
【００６１】
また、中間電位ＶＨＡＬＦのレベルが負になると、デバイス構造によっては、バイポーラアクションを引き起こす可能性もある。
【００６２】
【発明が解決しようとする課題】
このように、半導体集積回路においては、外部電源が投入された後は、各ノードの電位は、スムーズに設定値に確定されることが望ましい。しかし、特定ノードについては、外部電源を遮断した後においても、しばらくの間、接地電位ＶＧＮＤ以外の電位（残留電荷）を保持してしまうことがある。この場合、次に外部電源を投入する際に、その残留電荷が特定ノードに残っていると、特定ノードの電位の確定に悪影響を及ぼす。
【００６３】
本発明は、このような問題を解決するためになされたものであり、その目的は、外部電源の投入後、最初に、半導体集積回路内の特定ノード（例えば、内部電源ノード）を接地点ＧＮＤに短絡（初期化）することにより、又は、外部電源の遮断時に簡単な方法で、半導体集積回路内の特定ノードを接地点ＧＮＤに短絡することにより、外部電源の投入後における特定ノードの電位の確定を正確かつ安定に行うことにある。
【００６４】
【課題を解決するための手段】
(1) 本発明の半導体集積回路は、内部電源生成回路が接続されている内部電源ノードを初期電位から設定電位にする電位生成回路と、前記内部電源ノードが外部電源電位を立ち下げてから立ち上げるまでの期間内に前記初期電位に戻り難いノードである場合に、前記外部電源電位が立ち上がった直後に前記内部電源ノードを前記初期電位に強制的に戻す電位初期化回路とを備える。
【００６９】
(2) 本発明の半導体集積回路は、特定ノードを初期電位から設定電位にする電位生成回路と、外部電源電位又は前記外部電源電位に基づいて生成される内部電源電位が所定のレベルを下回ったときに前記特定ノードを前記初期電位に強制的に戻す電位初期化回路と、前記特定ノードに接続される直列接続された複数の容量素子とを備え、前記電位初期化回路は、前記外部電源電位又は前記外部電源電位に基づいて生成される内部電源電位が所定のレベルを下回ったときに前記複数の容量素子の接続点を前記初期電位に強制的に戻す。
【００７３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体集積回路について詳細に説明する。
【００７４】
本発明の半導体集積回路は、電位初期化回路に特徴を有する。電位初期化回路は、外部電源の切断後に速やかに初期電位に戻らない特定ノードに適用されるもので、外部電源を投入した後、最初に、その特定ノードを接地点ＧＮＤに強制的に短絡（初期化）する。
【００７５】
以下では、本発明の電位初期化回路を内部電源生成回路に適用した場合について説明する。
【００７６】
［第１実施の形態］
図１は、本発明の第１実施の形態に関わる電位初期化回路を示している。
【００７７】
内部電源生成回路１１は、例えば、内部電源電位ＶＰＰを生成する。内部電源生成回路１１の内部電源ノードには、その内部電源ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１２が接続される。ＮチャネルＭＯＳトランジスタ１２のゲートには、初期化制御信号ＰＷＲＯＮ１がインバータ１３を経由した後に入力される。
【００７８】
初期化制御信号ＰＷＲＯＮ１は、外部電源が投入された後、一定期間のみ、“Ｌ”となる信号である。即ち、外部電源が投入された後の一定期間は、ＮチャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”となり、ＮチャネルＭＯＳトランジスタ１２がオン状態となる。
【００７９】
従って、内部電源生成回路１１の内部電源ノードは、接地点ＧＮＤに短絡され、その内部電源ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【００８０】
このような電位初期化回路によれば、内部電源生成回路１１の内部電源ノードが、外部電源の切断後に速やかに接地電位ＶＧＮＤに戻らない特定ノードである場合であっても、外部電源を投入した後、最初に、内部電源生成回路１１の内部電源ノードを接地点ＧＮＤに短絡している。
【００８１】
このため、例えば、基準電位ＶＲＥＦが設定値に到達した後に、常に、内部電源電位ＶＰＰが設定値に到達するようなタイミングを確保でき、基準電位ＶＲＥＦと内部電源電位ＶＰＰを用いて他の内部電源電位を生成する場合に、安定的に、他の内部電源電位を生成できる。
【００８２】
また、外部電源の投入後、最初に、特定ノードを接地点ＧＮＤに短絡しているため、外部電源の遮断から投入までの期間に関係なく、内部電源電位ＶＰＰは、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電源電位ＶＰＰを確定できる。
【００８３】
このように、本発明の電位初期化回路を用いれば、図３に示すように、外部電源電位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち上げてから一定期間後（具体的には、基準電位ＶＲＥＦが安定状態になった後）に、内部電源電位ＶＰＰを安定的に設定値に確定することができる。
【００８４】
また、基準電位ＶＲＥＦが一定値に安定する前に、基準電位ＶＲＥＦ及び内部電源電位ＶＰＰに基づいて他の内部電源電位（例えば、ＶＢＢ）を生成する回路が動作するということもないため、消費電流の分散も十分に行える。
【００８５】
これに対し、従来では、図４に示すように、外部電源電位ＶＣＣの立ち上げ時における内部電源生成回路の内部電源ノードの電位に依存して、内部電源電位ＶＰＰが設定値に到達したときの基準電位ＶＲＥＦのレベルも変わる。このため、例えば、基準電位ＶＲＥＦと内部電源電位ＶＰＰを用いて他の内部電源電位（例えば、ＶＢＢ）を生成する場合に、安定的に、他の内部電源電位を生成することができない。
【００８６】
また、基準電位ＶＲＥＦが０Ｖ又はそれに近い状態で、基準電位ＶＲＥＦ及び内部電源電位ＶＰＰに基づいて他の内部電源電位（例えば、ＶＢＢ）を生成することになるため、消費電流の分散が十分に行われない。
【００８７】
［第２実施の形態］
図２は、本発明の第２実施の形態に関わる電位初期化回路を示している。
【００８８】
内部電源生成回路１１は、内部電源電位ＶＰＰを生成する。内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、その内部電源ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１２と、ゲートに外部電源電位ＶＣＣが印加されるＮチャネルＭＯＳトランジスタ１４とが直列に接続されている。ＮチャネルＭＯＳトランジスタ１２のゲートには、初期化制御信号ＰＷＲＯＮ２がインバータ１３を経由した後に入力される。
【００８９】
初期化制御信号ＰＷＲＯＮ２は、外部電源が投入された後、一定期間のみ、“Ｌ”となる信号である。即ち、外部電源が投入された後の一定期間は、ＮチャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”となり、ＮチャネルＭＯＳトランジスタ１２がオン状態となる。
【００９０】
従って、内部電源生成回路１１の内部電源ノードは、接地点ＧＮＤに短絡され、その内部電源ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【００９１】
このような電位初期化回路によれば、内部電源生成回路１１の内部電源ノードが、外部電源の切断後に速やかに接地電位ＶＧＮＤに戻らない特定ノードである場合であっても、外部電源を投入した後、最初に、内部電源生成回路１１の内部電源ノードを接地点ＧＮＤに短絡しているため、安定的に内部電源電位ＶＰＰを確定できる。
【００９２】
また、外部電源の投入後、最初に、特定ノードを接地点ＧＮＤに短絡しているため、外部電源の遮断から投入までの期間に関係なく、内部電源電位ＶＰＰは、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電源電位ＶＰＰを確定できる。
【００９３】
このように、本実施の形態に関わる電位初期化回路においても、上述の第１実施の形態と同様に、外部電源電位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち上げてから一定期間後に、内部電源電位ＶＰＰを安定的に設定値に確定することができる（図３参照）。
【００９４】
［第３実施の形態］
図５は、本発明の第３実施の形態に関わる電位初期化回路を示している。
【００９５】
内部電源生成回路１１は、内部電源電位ＶＰＰを生成する。内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安定化させるための容量素子Ｃ１，Ｃ２が接続される。容量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電位生成回路１５が接続される。中間電位生成回路１５は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに与える。
【００９６】
内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、その内部電源ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１２と、ゲートに外部電源電位ＶＣＣが印加されるＮチャネルＭＯＳトランジスタ１４とが直列に接続されている。ＮチャネルＭＯＳトランジスタ１２のゲートには、初期化制御信号ＰＷＲＯＮ３がインバータ１３を経由した後に入力される。
【００９７】
初期化制御信号ＰＷＲＯＮ３は、外部電源が投入された後、一定期間のみ、“Ｌ”となる信号である。即ち、外部電源が投入された後の一定期間は、ＮチャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”となり、ＮチャネルＭＯＳトランジスタ１２がオン状態となる。
【００９８】
従って、内部電源生成回路１１の内部電源ノードは、接地点ＧＮＤに短絡され、その内部電源ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【００９９】
このような電位初期化回路によれば、内部電源生成回路１１の内部電源ノードが、外部電源の切断後に速やかに接地電位ＶＧＮＤに戻らない特定ノードである場合に、外部電源を投入した後、最初に、内部電源生成回路１１の内部電源ノードを接地点ＧＮＤに短絡している。
【０１００】
この時、内部電源電位ＶＰＰと中間電位ＶＨＡＬＦが共に接地電位ＶＧＮＤになっていないときでも、内部電源ノードを接地点ＧＮＤに強制的に短絡（初期化）することにより、直列接続された容量素子Ｃ１，Ｃ２の接続点（中間ノード）の電位も、容量カップリングにより接地電位ＶＧＮＤまで強制的に引き戻されることになる。
【０１０１】
また、外部電源の投入後、最初に、特定ノードを接地点ＧＮＤに短絡しているため、外部電源の遮断から投入までの期間に関係なく、内部電源電位ＶＰＰは、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電源電位ＶＰＰを確定できる。
【０１０２】
このように、本実施の形態に関わる電位初期化回路においても、図６に示すように、外部電源電位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち上げてから一定期間後に、内部電源電位ＶＰＰを安定的に設定値に確定することができる。
【０１０３】
［第４実施の形態］
図７は、本発明の第４実施の形態に関わる電位初期化回路を示している。
【０１０４】
内部電源生成回路１１は、内部電源電位ＶＰＰを生成する。内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安定化させるための容量素子Ｃ１，Ｃ２が接続される。容量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電位生成回路１５が接続される。中間電位生成回路１５は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに与える。
【０１０５】
容量素子Ｃ１，Ｃ２の接続点である中間ノードと接地点ＧＮＤとの間には、その中間ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１７が接続されている。ＮチャネルＭＯＳトランジスタ１７のゲートには、初期化制御信号ＰＷＲＯＮ４がインバータ１６を経由した後に入力される。
【０１０６】
初期化制御信号ＰＷＲＯＮ４は、外部電源が投入された後、一定期間のみ、“Ｌ”となる信号である。即ち、外部電源が投入された後の一定期間は、ＮチャネルＭＯＳトランジスタ１７のゲート電位が“Ｈ”となり、ＮチャネルＭＯＳトランジスタ１７がオン状態となる。
【０１０７】
従って、容量素子Ｃ１，Ｃ２の接続点である中間ノードは、接地点ＧＮＤに短絡され、その中間ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【０１０８】
このような電位初期化回路によれば、容量素子Ｃ１，Ｃ２の接続点である中間ノードは、外部電源の切断後に速やかに接地電位ＶＧＮＤに戻らない特定ノードであるため、外部電源を投入した後、最初に、容量素子Ｃ１，Ｃ２の接続点である中間ノードを接地点ＧＮＤに短絡している。
【０１０９】
この時、内部電源電位ＶＰＰと中間電位ＶＨＡＬＦが共に接地電位ＶＧＮＤになっていないときでも、容量素子Ｃ１，Ｃ２の接続点である中間ノードを接地点ＧＮＤに強制的に短絡（初期化）することにより、内部電源生成回路１１の内部電源ノードの電位も、容量カップリングにより接地電位ＶＧＮＤまで強制的に引き戻されることになる。
【０１１０】
また、外部電源電位ＶＣＣを立ち下げた後に、仮に、中間ノードが負になったとしても、外部電源電位ＶＣＣの立ち上げ後には、中間ノードを接地電位ＶＧＮＤに戻すため、ＰＮ接合が順バイアスされることによるバイポーラアクションを引き起こすことがない。
【０１１１】
また、外部電源の投入後、最初に、特定ノードを接地点ＧＮＤに短絡しているため、外部電源の遮断から投入までの期間に関係なく、内部電源電位ＶＰＰは、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電源電位ＶＰＰを確定できる。
【０１１２】
このように、本実施の形態に関わる電位初期化回路においても、図８に示すように、外部電源電位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち上げてから一定期間後に、内部電源電位ＶＰＰを安定的に設定値に確定することができる。
【０１１３】
［第５実施の形態］
図９は、本発明の第５実施の形態に関わる電位初期化回路を示している。
【０１１４】
内部電源生成回路１１は、内部電源電位ＶＰＰを生成する。内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安定化させるための容量素子Ｃ１，Ｃ２が接続される。容量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電位生成回路１５が接続される。中間電位生成回路１５は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに与える。
【０１１５】
内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、その内部電源ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１２と、ゲートに外部電源電位ＶＣＣが印加されるＮチャネルＭＯＳトランジスタ１４とが直列に接続されている。ＮチャネルＭＯＳトランジスタ１２のゲートには、初期化制御信号ＰＷＲＯＮ５がインバータ１３を経由した後に入力される。
【０１１６】
初期化制御信号ＰＷＲＯＮ５は、外部電源が投入された後、一定期間のみ、“Ｌ”となる信号である。即ち、外部電源が投入された後の一定期間は、ＮチャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”となり、ＮチャネルＭＯＳトランジスタ１２がオン状態となる。
【０１１７】
従って、内部電源生成回路１１の内部電源ノードは、接地点ＧＮＤに短絡され、その内部電源ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【０１１８】
また、容量素子Ｃ１，Ｃ２の接続点である中間ノードと接地点ＧＮＤとの間には、その中間ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１７が接続されている。ＮチャネルＭＯＳトランジスタ１７のゲートには、初期化制御信号ＰＷＲＯＮ５がインバータ１６を経由した後に入力される。
【０１１９】
初期化制御信号ＰＷＲＯＮ５は、外部電源が投入された後、一定期間のみ、“Ｌ”となるため、容量素子Ｃ１，Ｃ２の接続点である中間ノードは、接地点ＧＮＤに短絡され、その中間ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【０１２０】
このような電位初期化回路によれば、内部電源生成回路１１の内部電源ノード及び容量素子Ｃ１，Ｃ２の接続点である中間ノードは、共に、外部電源が投入された後、最初に、接地点ＧＮＤに短絡される。
【０１２１】
従って、外部電源の遮断から投入までの期間に関係なく、内部電源電位ＶＰＰは、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電源電位ＶＰＰを確定できる。また、外部電源電位ＶＣＣの立ち上げ後に中間ノードを接地電位ＶＧＮＤに戻すため、ＰＮ接合が順バイアスされることによるバイポーラアクションを引き起こすこともない。
【０１２２】
このように、本実施の形態に関わる電位初期化回路においても、図１０に示すように、外部電源電位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち上げてから一定期間後に、内部電源電位ＶＰＰを安定的に設定値に確定することができる。
【０１２３】
なお、本実施の形態に関わる電位初期化回路は、内部電源ノードと中間ノードの電流リークのバランスが悪い場合や、中間電位生成回路１５の出力電位（中間電位）の設定値が内部電源電位ＶＰＰの設定値の半分でない場合などに有効である。即ち、本実施の形態に関わる電位初期化回路によれば、外部電源電位ＶＣＣを立ち下げた後の内部電源電位ＶＰＰと中間電位ＶＨＡＬＨの電流リークや電位の不均衡によらず、毎回、安定して内部電源電位ＶＰＰを確定できる。
【０１２４】
［第６実施の形態］
本実施の形態は、内部電源ノード又は中間ノードを接地電位ＶＧＮＤに短絡する動作方法に関するもので、上述の第１乃至第５実施の形態に関わる全ての電位初期化回路に適用できるものである。
【０１２５】
上述の第１乃至第５実施の形態では、外部電源電位ＶＣＣの立ち上げ後に内部電源ノード又は中間ノードを接地電位ＶＧＮＤに短絡することを前提として説明した。これは、例えば、内部電源電位ＶＣＣの立ち上がりを検出するとパルス信号を出力する回路により実現できる。
【０１２６】
これに対し、本実施の形態では、外部電源電位ＶＣＣを立ち下げる段階において、内部電源ノード又は中間ノードを接地電位ＶＧＮＤに短絡するための動作方法を提案する。これは、例えば、内部電源電位ＶＩＮＴが所定のレベルを下回ったときに、短絡用のＮチャネルＭＯＳトランジスタを一時的にオン状態にするような回路により実現できる。
【０１２７】
具体的には、上述の第１乃至第５実施の形態に関わる電位初期化回路に使用する初期化制御信号ＰＷＲＯＮ１〜ＰＷＲＯＮ５のレベルに関して、内部電源電位ＶＩＮＴが１．６Ｖを超えるとき、初期化制御信号ＰＷＲＯＮ１〜ＰＷＲＯＮ５が“Ｈ”レベル、内部電源電位ＶＩＮＴが１．６Ｖを下回るとき、初期化制御信号ＰＷＲＯＮ１〜ＰＷＲＯＮ５が“Ｌ”レベルとなるような回路を用意する。
【０１２８】
この場合、図１１に示すように、緩やかに、外部電源電位ＶＣＣを立ち下げれば、内部電源電位ＶＩＮＴが１．６Ｖを下回ったところで、初期化制御信号ＰＷＲＯＮ１〜ＰＷＲＯＮ５が立ち下がるため、短絡用のＮチャネルＭＯＳトランジスタが一時的にオン状態となり、内部電源ノード及び中間ノードが接地電位ＶＧＮＤに初期化される。
【０１２９】
この後、外部電源電位ＶＣＣ及び全ての内部電源電位ＶＩＮＴ，ＶＰＰが接地電位ＶＧＮＤとなる。
【０１３０】
このように、外部電源電位ＶＣＣの立ち下げ時に、内部電源ノード及び中間ノードを強制的に接地電位ＶＧＮＤに戻すこともでき、この場合においても、上述の第１乃至第５実施の形態と同様の効果を得ることができる。即ち、外部電源電位ＶＣＣを立ち上げてから一定期間後に、内部電源電位ＶＰＰを安定的に設定値に確定することができる。
【０１３１】
【発明の効果】
以上、説明したように、本発明によれば、外部電源の投入後、最初に、半導体集積回路内の特定ノード（例えば、内部電源ノード）を接地点ＧＮＤに短絡（初期化）することにより、又は、外部電源の遮断時に、簡単な方法で、半導体集積回路内の特定ノードを接地点ＧＮＤに短絡することにより、外部電源の投入後における特定ノードの電位の確定を、外部電源電位の立ち下げから立ち上げまでの期間にかかわらず、正確かつ安定に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる電位初期化回路を示す図。
【図２】本発明の第２実施の形態に関わる電位初期化回路を示す図。
【図３】図１又は図２の電位初期化回路を有する場合の電位波形を示す図。
【図４】図１又は図２の電位初期化回路を有しない場合の電位波形を示す図。
【図５】本発明の第３実施の形態に関わる電位初期化回路を示す図。
【図６】図５の電位初期化回路を有する場合の電位波形を示す図。
【図７】本発明の第４実施の形態に関わる電位初期化回路を示す図。
【図８】図７の電位初期化回路を有する場合の電位波形を示す図。
【図９】本発明の第５実施の形態に関わる電位初期化回路を示す図。
【図１０】図９の電位初期化回路を有する場合の電位波形を示す図。
【図１１】本発明の第６実施の形態に関わる電位波形を示す図。
【図１２】電源遮断後にリークパスとなるトランジスタを示す図。
【図１３】従来の内部電源生成回路の一例を示す図。
【図１４】図１２のトランジスタを有する場合のＶＩＮＴ１の変化を示す図。
【図１５】図１２のトランジスタを有する場合のＶＩＮＴ２の変化を示す図。
【図１６】図１２のトランジスタを有しない場合の電位変化を示す図。
【図１７】基準電位と内部電源電位を使って負電位を生成する回路を示す図。
【図１８】図１７の回路における理想的な電位波形を示す図。
【図１９】図１７の回路においてＶＢＢが設定値を超える場合を示す図。
【図２０】電源間容量素子と中間電位生成回路を示す図。
【図２１】図２０の回路のＶＰＰ、ＶＨＡＬＨをＶＧＮＤから立ち上げた時の波形図。
【図２２】ＶＣＣ立ち下げ後のＶＰＰ、ＶＨＡＬＨの電位波形の第１例を示す図。
【図２３】ＶＣＣ立ち下げ後のＶＰＰ、ＶＨＡＬＨの電位波形の第２例を示す図。
【図２４】図２３の状態でＶＣＣを立ち上げた時のＶＰＰ、ＶＨＡＬＨの変化を示す図。
【図２５】ＶＣＣ立ち下げ後のＶＰＰ、ＶＨＡＬＨの電位波形の第３例を示す図。
【図２６】図２５の状態でＶＣＣを立ち上げた時のＶＰＰ、ＶＨＡＬＨの変化を示す図。
【符号の説明】
１１，１１Ａ，１１Ｃ ：内部電源生成回路、
１１Ｂ ：ＶＢＢ生成回路、
１２，１４，１７ ：ＮチャネルＭＯＳトランジスタ、
１３，１６ ：インバータ、
１５ ：中間電位生成回路、
２１ ：ＶＢＢポンプ回路、
２２，２２’ ：差動アンプ、
Ｒ１，Ｒ２，Ｒ１’，Ｒ２’ ：抵抗素子、
Ｃ１，Ｃ２ ：容量素子、
Ｐ１，Ｐ１’ ：ＰチャネルＭＯＳトランジスタ。
【発明の属する技術分野】
本発明は、外部電源の切断後に速やかに初期電位に戻らない特定ノードを、外部電源の投入直後に初期電位に強制的に戻すための電位初期化回路に関し、特に、内部電源生成回路に使用されるものである。
【０００２】
【従来の技術】
半導体集積回路においては、外部電源が投入された後は、消費電流の分散や、各ノードの電位の確定がスムーズに行われることが望ましい。ここで、外部電源を遮断した後に半導体集積回路内の各ノードが初期電位（例えば、接地電位ＶＧＮＤ）に速やかに戻れば、この後、再び、外部電源が投入されたときに、各ノードの電位を安定的に確定することができる。
【０００３】
しかし、半導体集積回路内の特定ノードについては、外部電源を遮断した後においても、直ちに初期電位に戻ることがなく、長時間、初期電位以外の電位（残留電荷）を保持する。この状態において、この後、再び、外部電源を投入すると、その残留電荷は、特定ノードの電位の確定に悪影響を及ぼす。
【０００４】
また、例えば、内部電源生成回路においては、内部電源電位の値を安定化させるために、内部電源ノードに容量素子（例えば、ＭＯＳキャパシタ、トレンチキャパシタなど）を接続する場合がある。
【０００５】
また、チップ内に形成される容量素子の耐圧を考慮し、内部電源電位が高い場合には、内部電源生成回路の内部電源ノードには、直列接続された複数の容量素子を接続する。また、複数の容量素子の接続点（中間ノード）には、中間電位生成回路を接続し、その接続点の電位（中間電位）を安定化させる。
【０００６】
ここで、内部電源ノード及び中間ノードは、それぞれ、外部電源の切断後に速やかに初期電位に戻らない特定ノードと言うことができる。また、内部電源ノードのリーク強度と中間ノードのリーク強度に差があると、外部電源を遮断した後の両ノードの電位関係が崩れてしまう。
【０００７】
このため、この後、再び、外部電源を投入する際に、内部電源ノードの初期電位と中間ノードの初期電位との間にミスマッチが生じ、内部電源電位の確定に支障がでる。
【０００８】
以下、具体例について説明する。
【０００９】
メモリテストでは、外部電源電位ＶＣＣの立ち下げから立ち上げまでの期間が１ｍｓ程度の非常に短い間隔でのテストが行われる場合がある。このような非常に短いテスト間隔では、内部電源生成回路により生成される内部電源電位ＶＩＮＴは、外部電源電位ＶＣＣの立ち下げ時から立ち上げ時までの間に、十分に、接地電位ＶＧＮＤまで低下することができず、外部電源電位ＶＣＣの立ち上げ時点において、正のレベルを維持している場合がある。
【００１０】
この状態で、再び、外部電源電位ＶＣＣの立ち上げを行うと、内部電源電位ＶＩＮＴの初期電位のミスマッチ（実際の値と理想値（接地電位）とのミスマッチ）に起因して、例えば、基準電位ＶＲＥＦと内部電源電位ＶＩＮＴに基づいて生成される他の内部電源電位（ＶＢＢなど）が、設定値を大きく超えてしまい、さらに、しばらくの間、内部電源電位（ＶＢＢなど）は、この設定値を超えたレベルを維持してしまうという問題が生じる。
【００１１】
外部電源電位ＶＣＣの立ち上げ時点から実際にメモリ動作を開始するまでの期間は、２００μｓ程度であるが、内部電源電位（ＶＢＢなど）が設定値に安定するまでには、この２００μｓの期間では、不十分である。つまり、従来のメモリテストにおいては、メモリ動作の開始からしばらくの間は、設定値を超えた内部電源電位（ＶＢＢなど）を使用していたため、メモリ動作を安定化させるために、大きなマージンを確保しなければならないという問題があった。
【００１２】
なお、外部電源電位ＶＣＣの立ち下げ時に、内部電源電位ＶＩＮＴを強制的に接地電位ＶＧＮＤに初期化することができれば、このような問題は生じないのであるが、内部電源生成回路における内部電源電位ＶＩＮＴの立ち下がり速度（波形の傾き）は、内部電源生成回路の種類
（構成）によりまちまちであり、これらに共通の電荷引き抜き回路を設けることは、非常に困難である。
【００１３】
ところで、外部電源電位ＶＣＣの立ち下げ後の内部電源電位ＶＩＮＴの電位変動は、外部電源電位ＶＣＣの立ち下がり速度（波形の傾き）と、内部電源生成回路の内部電源ノードの電流リーク量（リーク強度）とに依存する。
【００１４】
例えば、外部電源電位ＶＣＣの立ち下がり波形を、例えば、１Ｖ／数ｍｓ程度の傾きを有する緩やかな波形と仮定すると、内部電源電位ＶＩＮＴは、外部電源電位ＶＣＣの変化に追従して変化する。しかし、外部電源電位ＶＣＣの立ち下がり波形の傾きを緩やかにすることは、テスト間隔を長くすることを意味し、テスト時間を長くして、テストコストを増大させる原因となる。
【００１５】
これに対し、外部電源電位ＶＣＣの立ち下がり波形を、例えば、１Ｖ／数μｓ程度の傾きを有する急峻な波形と仮定すると、テスト間隔を短くすることができるため、テストコストを低下させることができる。しかし、内部電源電位ＶＩＮＴは、外部電源電位ＶＣＣの急激な変化に追従して変化することができなくなるため、内部電源ノードの電流リーク量に依存して変化することになる。
【００１６】
ここで、リーク電流は、スタンバイ時の消費電流の増加の原因となるため、通常、半導体集積回路においては、リーク電流を極力減らすように、例えば、リーク電流を数μＡ以下に抑えるように設計され、低消費電力化を実現している。つまり、外部電源電位ＶＣＣの立ち下がり波形が急峻な傾きを有する場合、外部電源電位ＶＣＣの立ち下げ後における内部電源電位ＶＩＮＴは、内部電源ノードに生じる微小なリークと、外部電源電位ＶＣＣの立ち下げ時だけに生じるいわゆる電流引き抜きパスによるリークと基づいて変動する。
【００１７】
外部電源電位ＶＣＣの立ち下げ時だけに生じる電流引き抜きパス（リークパス）としては、例えば、図１２に示すように、ソース及びゲートが外部電源ノードに接続され、ドレインが内部電源ノードに接続されたＰチャネルＭＯＳトランジスタＰ１を挙げることができる。
【００１８】
このＰチャネルＭＯＳトランジスタＰ１は、外部電源電位ＶＣＣの立ち下げ後における内部電源ノードの電荷引き抜き用トランジスタとして、意図的に挿入される場合もあるし、また、図１３に示すように、外部電源電位ＶＣＣをソース電位とするＰチャネルフィードバック型内部電源生成回路Ｆのドライバサイズを大きくするためのオプション用トランジスタとして挿入される場合もある。
【００１９】
内部電源ノードＦ１のリーク量は、ＰチャネルＭＯＳトランジスタＰ１のサイズにより変化するが、通常、このトランジスタＰ１には、ｍＡオーダーの電流を流すことができるので、図１４に示すように、μｓオーダーの期間内では、ＰチャネルＭＯＳトランジスタＰ１の閾値Ｖｔｐレベルまで、内部電源電位ＶＩＮＴ１を下げることができる。
【００２０】
また、図１３に示すように、外部電源電位ＶＣＣが立ち下がった後に、速やかに接地電位ＶＧＮＤに初期化される内部電源電位ＶＩＮＴ１をソース電位とするＰチャネルフィードバック型内部電源生成回路Ｒにおいて、ＰチャネルＭＯＳトランジスタＰ１’は、内部電源生成回路Ｒのドライバサイズを大きくするためのオプション用トランジスタとして採用されている。
【００２１】
この場合においても、内部電源ノードＲ１のリーク量は、ＰチャネルＭＯＳトランジスタＰ１’のサイズにより変化するが、通常、このトランジスタＰ１’には、ｍＡオーダーの電流を流すことができるので、図１５に示すように、μｓオーダーの期間内では、ＰチャネルＭＯＳトランジスタＰ１’の閾値Ｖｔｐの２倍のレベルまで、内部電源電位ＶＩＮＴ２を下げることができる。
【００２２】
ＰチャネルＭＯＳトランジスタＰ１，Ｐ１’の閾値レベルまで低下した内部電源電位ＶＩＮＴ１，ＶＩＮＴ２は、それ以降は、内部電源ノードＦ１，Ｒ１が有する数ｎ〜μＡの微小なリーク電流により、緩やかに低下する。
【００２３】
例えば、内部電源ノードＦ１に５ｎＦの容量を持つ容量素子が接続され、１μＡの電流により内部電源ノードＦ１の電荷が引き抜かれるとすると、計算上、内部電源電位ＶＩＮＴ１の波形は、０．２Ｖ／ｍｓの傾きで、緩やかに低下する。実際には、内部電源電位ＶＩＮＴ１のレベルが低下するに従い、内部電源ノードＦ１から引き抜かれる電荷量（リーク量）も減少していくため、内部電源電位ＶＩＮＴ１の降下速度も、次第に遅くなる（図１４参照）。
【００２４】
このように、外部電源電位ＶＣＣの立ち下げ時に生じる特別なリークパスを有する内部電源ノードについては、外部電源電位ＶＣＣを立ち下げた後、速やかに、所定電位まで低下するが、その後は、内部電源ノードが有する微小なリーク電流により、所定電位から緩やかに低下する。
【００２５】
従って、次の外部電源電位ＶＣＣの立ち上げ時点における内部電源電位ＶＩＮＴ３の初期値は、接地電位ＶＧＮＤではないことが多く、次の外部電源電位ＶＣＣの立ち上げ後、内部電源電位ＶＩＮＴ３を、速やかに、設定値に安定させることが難しくなる。
【００２６】
一方、外部電源電位ＶＣＣの立ち下げ時に生じる特別なリークパスを有しない内部電源ノードについては、例えば、図１６に示すように、外部電源電位ＶＣＣを立ち下げた後、内部電源ノードが有する微小なリーク電流（数ｎ〜μＡ）のみによって、内部電源電位ＶＩＮＴ３が設定値から緩やかに低下する。
【００２７】
この場合、内部電源ノードに５ｎＦの容量を持つ容量素子が接続され、１μＡの電流により内部電源ノードの電荷が引き抜かれるとすると、計算上、内部電源電位ＶＩＮＴ１は、０．２Ｖ／ｍｓの降下速度で、緩やかに低下する。
【００２８】
ここで、内部電源電位ＶＩＮＴ３の設定値が３．５Ｖであり、外部電源電位ＶＣＣの立ち下げから立ち上げまでの間隔（テスト間隔）が１ｍｓであるとすると、その間隔では、内部電源電位ＶＩＮＴ３は、０．２Ｖしか低下しないため、外部電源電位ＶＣＣの立ち上げ時点では、内部電源電位ＶＩＮＴ３は、既に、３．３Ｖを有していることになる。
【００２９】
つまり、次の外部電源電位ＶＣＣの立ち上げ時点における内部電源電位ＶＩＮＴ３の初期値は、接地電位ＶＧＮＤではなく、３．３Ｖとなるため、次の外部電源電位ＶＣＣの立ち上げ後、内部電源電位ＶＩＮＴ３は、速やかに、設定値（３．５Ｖ）に到達する。
【００３０】
ここで、基準電位ＶＲＥＦと内部電源電位ＶＩＮＴ３を用いて内部電源電位（ＶＢＢなど）を生成する場合を考えると、内部電源電位ＶＩＮＴ３が設定値に到達したときに、基準電位ＶＲＥＦは、いまだ設定値に到達せず、０Ｖ又はその近傍にある場合がある。
【００３１】
即ち、基準電位ＶＲＥＦが０Ｖ又はその近傍であっても、内部電源電位ＶＩＮＴ３を電源とする他の内部電源生成回路（ＶＢＢ生成回路など）は、動作状態となり、内部電源電位（ＶＢＢなど）を設定値に速やかに安定させることが困難となる。
【００３２】
また、基準電位ＶＲＥＦが０Ｖ又はその近傍であるうちに、内部電源電位ＶＩＮＴ３を電源とする他の内部電源生成回路が動作状態となるため、消費電流の分散がうまくいかない問題も生じる。
【００３３】
図１７は、内部電源電位ＶＩＮＴを生成するＶＩＮＴ生成回路及び基準電位ＶＲＥＦと内部電源電位ＶＩＮＴを使って負の内部電源電位ＶＢＢを生成するＶＢＢ生成回路を示している。
【００３４】
ＶＩＮＴ生成回路１１Ａは、フィードバック型内部電源生成回路である。内部電源電位（約１．８Ｖ）ＶＩＮＴは、差動アンプ２２’を用い、入力信号が基準電位（約１．３Ｖ）ＶＲＥＦに等しくなるように制御することで生成される。入力信号は、内部電源電位ＶＩＮＴを抵抗Ｒ１’，Ｒ２’により抵抗分割することにより得られる。
【００３５】
差動アンプ２２’の出力信号は、ＰチャネルＭＯＳトランジスタＱＰのゲートに入力される。ＰチャネルＭＯＳトランジスタＱＰのソースには、外部電源電位ＶＣＣが供給され、内部電源電位ＶＩＮＴは、ＰチャネルＭＯＳトランジスタＱＰのドレインから出力される。
【００３６】
ＶＢＢ生成回路１１Ｂは、ＶＢＢポンプ回路２１、差動アンプ２２及び抵抗Ｒ１，Ｒ２から構成される。抵抗Ｒ１，Ｒ２は、内部電源ＶＩＮＴノードとＶＢＢノードとの間に直列接続される。抵抗Ｒ１，Ｒ２の接続点の電位は、差動アンプ２２に入力され、基準電位ＶＲＥＦと比較される。
【００３７】
差動アンプ２２の出力信号（ＶＢＢリミッタ信号）は、ＶＢＢポンプ回路２１に入力される。ＶＢＢポンプ回路２１は、ＶＢＢリミッタ信号に基づいて、内部電源電位（約−０．５Ｖ）ＶＢＢを生成する。
【００３８】
内部電源電位ＶＢＢは、図１７に示すように、ＶＢＢ生成回路１１Ｂにおいて基準電位ＶＲＥＦを参照して作ることが多い。ここで、外部電源が投入されてから基準電位ＶＲＥＦの値が確定するまでの期間は、基準電位ＶＲＥＦの値は、上昇過程にある。このため、この期間においては、安定状態にない基準電位ＶＲＥＦを参照して内部電源電位ＶＢＢが生成されることになる。
【００３９】
また、テスト時など、内部電源電位ＶＩＮＴの立ち上げと立ち下げが繰り返して行われる場合、内部電源電位ＶＩＮＴの立ち下げ後に、内部電源ノードＮのリークパスに起因し、内部電源電位ＶＩＮＴの値が零（接地電位ＶＧＮＤ）にならない場合がある。この場合、次に内部電源電位ＶＩＮＴを立ち上げる際に、内部電源電位ＶＩＮＴの初期値が零（接地電位ＶＧＮＤ）でないために、いくつか不具合が生じている。
【００４０】
第一に、本例では、基準電位ＶＲＥＦと、基準電位ＶＲＥＦを参照して作られる内部電源電位ＶＩＮＴとの２つを参照して、負の内部電源電位ＶＢＢを生成している。この場合、図１８及び図１９に示すように、外部電源電位ＶＣＣの立ち下げ後に、内部電源電位ＶＩＮＴの値が零（接地電位ＶＧＮＤ）になっていないと、次に外部電源電位ＶＣＣを立ち上げたときに、基準電位ＶＲＥＦの上昇過程において、基準電位ＶＲＥＦと内部電源電位ＶＩＮＴの電位関係が崩れることに起因し、ＶＢＢ（例えば、基板電位）の値が負方向に大きくなり過ぎてしまう。
【００４１】
さらに、ＶＢＢノード（×で示す）にリークパスがないような場合には、外部電源が遮断された後も、ＶＢＢノードは、このような大きな負の電位ＶＢＢを、しばらく間、保っている。当然に、次に外部電源を投入する際に、ＶＢＢノードに電荷が残っている場合には、負の内部電源電位ＶＢＢの生成に悪影響を与える。
【００４２】
従って、他の内部電源電位の設定（本例では、内部電源電位ＶＢＢの設定）に使用される内部電源電位ＶＩＮＴについては、特に、外部電源を投入した直後に、接地電位ＶＧＮＤに初期化されていることが望ましい。
【００４３】
第二に、内部電源電位ＶＩＮＴの生成に関しては、図２０に示すように、内部電源電位ＶＰＰの値を安定化させるために、内部電源生成回路１１Ｃの内部電源ノードに容量素子を接続することがある。
【００４４】
ここで、近年の半導体集積回路では、素子が微細化され、容量素子（ＭＯＳキャパシタ、トレンチキャパシタなど）に関しても、キャパシタ絶縁膜は薄くなり、容量素子の耐圧も小さくなってきている。そこで、内部電源電位ＶＰＰに十分に耐えられるように、内部電源生成回路１１Ｃの内部電源ノードには、複数の容量素子Ｃ１，Ｃ２が直列接続される。
【００４５】
このように、直列接続した複数の容量素子Ｃ１，Ｃ２の両端に高電圧が印加されるようにし、１つの容量素子にかかる電圧を下げて、容量素子の信頼性を確保している。
【００４６】
図２０の例においては、容量素子Ｃ１，Ｃ２の容量値が等しく、また、容量素子Ｃ１，Ｃ２の接続点の電位（中間電位）ＶＨＡＬＦが内部電源電位ＶＰＰの１／２に設定される。また、容量素子Ｃ１，Ｃ２の接続点の電位（中間電位）ＶＨＡＬＦを安定させるため、その接続点には、中間電位生成回路１５から中間電位ＶＨＡＬＦが供給される。
【００４７】
▲１▼ ＶＣＣ，ＶＰＰ，ＶＨＡＬＦをＧＮＤから立ち上げたときの挙動
図２１に示すように、外部電源の投入時、外部電源電位ＶＣＣ、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦが、それぞれ接地電位ＶＧＮＤから設定値に上昇する場合、容量素子Ｃ１，Ｃ２によるカップリング現象により、中間電位ＶＨＡＬＦは、中間電位生成回路１５なしでも、ほぼ、内部電源電位ＶＰＰの半分の値に安定する。
【００４８】
▲２▼ ＶＣＣを立ち下げた後のＶＰＰ，ＶＨＡＬＨの挙動
外部電源電位ＶＣＣを立ち下げた後の内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦの挙動は、以下の四種類が考えられる。
【００４９】
ａ． ＶＰＰ及びＶＨＡＬＦのリークが共に少ない場合
例えば、外部電源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期間が１ｍｓ程度の場合、この期間内では、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦのレベルは、ほとんど変化せず、設定値よりも少し低くなる程度である。このため、外部電源電位ＶＣＣを立ち上げると、直ちに、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦのレベルは、設定値に到達する。
【００５０】
これは、外部電源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期間の長短に応じて、外部電源電位ＶＣＣを立ち上げてから内部電源電位ＶＰＰが確定するまでの時間が変化することを意味している。つまり、外部電源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期間がまちまちの場合には、外部電源電位ＶＣＣを立ち上げてから一定期間内に、内部電源電位ＶＰＰを安定的に生成することができない。
【００５１】
ｂ． ＶＰＰのリークが多く、ＶＨＡＬＦのリークがほとんどない場合
図２２に示すように、外部電源電位ＶＣＣを立ち下げると、直列接続された容量素子Ｃ１，Ｃ２によるカップリング現象により、中間電位ＶＨＡＬＦは、内部電源電位ＶＰＰの半分の値を維持しつつ、次第に接地電位ＶＧＮＤまで低下する。
【００５２】
即ち、外部電源電位ＶＣＣが立ち下げられ、内部電源電位ＶＰＰがリークにより接地電位ＶＧＮＤに向かって低下すると、中間電位ＶＨＡＬＦも、カップリングにより、“内部電源電位ＶＰＰの半分”という条件を満たしつつ、接地電位ＶＧＮＤに向かって低下する。
【００５３】
この場合、外部電源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期間が十分に長い場合には、外部電源電位ＶＣＣを立ち上げる際には、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦは、共に、接地電位ＶＧＮＤとなっているため、外部電源電位ＶＣＣを立ち上げた後には、図２１に示すように、内部電源電位ＶＰＰは、設定値まで正確に上昇する。
【００５４】
しかし、ａ．で説明したと同様に、外部電源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期間が短く、かつ、まちまちの場合には、外部電源電位ＶＣＣを立ち上げてから内部電源電位ＶＰＰが確定するまでの時間もばらばらとなり、安定的に内部電源電位ＶＰＰを生成することができない。
【００５５】
ｃ． ＶＰＰのリークがほとんどなく、ＶＨＡＬＦのリークが多い場合
図２３に示すように、外部電源電位ＶＣＣを立ち下げると、中間電位ＶＨＡＬＦは、速く低下し、内部電源電位ＶＰＰは、遅く低下する。このため、中間電位ＶＨＡＬＦが内部電源電位ＶＰＰの半分の値である、という条件を満たすことができなくなる。その結果、中間電位ＶＨＡＬＦは、接地電位ＶＧＮＤまで低下するが、内部電源電位ＶＰＰは、接地電位ＶＧＮＤまで十分に低下しない。
【００５６】
この状態で、再び、外部電源電位ＶＣＣを立ち上げると、以下の問題が生じる。
図２４に示すように、外部電源電位ＶＣＣが安定状態となり、中間電位生成回路１５が動作状態となって、中間電位ＶＨＡＬＦが中間電位生成回路１５から容量素子Ｃ１，Ｃ２の接続点に供給されると、この中間電位ＶＨＡＬＦの値が上昇するに従い、カップリングによって内部電源電位ＶＰＰの値も上昇する。
【００５７】
内部電源電位ＶＰＰは、上述のように、接地電位ＶＧＮＤではなく、初期状態において接地電位ＶＧＮＤよりも高いレベルを有しているため、中間電位ＶＨＡＬＦが設定値（ＶＰＰの設定値の半分の値）まで上昇すると、内部電源電位ＶＰＰは、その設定値よりも高い値まで上昇してしまう。また、ＶＰＰのリークが少ないため、内部電源電位ＶＰＰは、しばらくの間、その設定値を超えた電位を保持してしまう。
【００５８】
ｄ． ＶＰＰ及びＶＨＡＬＦのリークが共に多い場合
中間電位ＶＨＡＬＦにリークがなく、内部電源電位ＶＰＰにのみリークがある場合には、図２２に示すように、中間電位ＶＨＡＬＦが内部電源電位ＶＰＰの半分の値である、という条件を満たしつつ、中間電位ＶＨＡＬＦ及び内部電源電位ＶＰＰは、共に、接地電位ＶＧＮＤまで低下する。
【００５９】
しかし、図２５に示すように、中間電位ＶＨＡＬＦにもリークがあると、内部電源電位ＶＰＰの低下に伴って、中間電位ＶＨＡＬＦが負のレベルまで低下してしまうことがある。
【００６０】
この状態で電源投入を行った場合、図２６に示すように、中間電位ＶＨＡＬＨが中間電位生成回路１５から容量素子Ｃ１，Ｃ２の接続点に供給されると、この中間電位ＶＨＡＬＦの値が上昇するに従い、カップリングによって内部電源電位ＶＰＰの値も上昇する。その結果、内部電源電位ＶＰＰがその設定値よりも高い値まで上昇してしまう可能性がある。
【００６１】
また、中間電位ＶＨＡＬＦのレベルが負になると、デバイス構造によっては、バイポーラアクションを引き起こす可能性もある。
【００６２】
【発明が解決しようとする課題】
このように、半導体集積回路においては、外部電源が投入された後は、各ノードの電位は、スムーズに設定値に確定されることが望ましい。しかし、特定ノードについては、外部電源を遮断した後においても、しばらくの間、接地電位ＶＧＮＤ以外の電位（残留電荷）を保持してしまうことがある。この場合、次に外部電源を投入する際に、その残留電荷が特定ノードに残っていると、特定ノードの電位の確定に悪影響を及ぼす。
【００６３】
本発明は、このような問題を解決するためになされたものであり、その目的は、外部電源の投入後、最初に、半導体集積回路内の特定ノード（例えば、内部電源ノード）を接地点ＧＮＤに短絡（初期化）することにより、又は、外部電源の遮断時に簡単な方法で、半導体集積回路内の特定ノードを接地点ＧＮＤに短絡することにより、外部電源の投入後における特定ノードの電位の確定を正確かつ安定に行うことにある。
【００６４】
【課題を解決するための手段】
(1) 本発明の半導体集積回路は、内部電源生成回路が接続されている内部電源ノードを初期電位から設定電位にする電位生成回路と、前記内部電源ノードが外部電源電位を立ち下げてから立ち上げるまでの期間内に前記初期電位に戻り難いノードである場合に、前記外部電源電位が立ち上がった直後に前記内部電源ノードを前記初期電位に強制的に戻す電位初期化回路とを備える。
【００６９】
(2) 本発明の半導体集積回路は、特定ノードを初期電位から設定電位にする電位生成回路と、外部電源電位又は前記外部電源電位に基づいて生成される内部電源電位が所定のレベルを下回ったときに前記特定ノードを前記初期電位に強制的に戻す電位初期化回路と、前記特定ノードに接続される直列接続された複数の容量素子とを備え、前記電位初期化回路は、前記外部電源電位又は前記外部電源電位に基づいて生成される内部電源電位が所定のレベルを下回ったときに前記複数の容量素子の接続点を前記初期電位に強制的に戻す。
【００７３】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体集積回路について詳細に説明する。
【００７４】
本発明の半導体集積回路は、電位初期化回路に特徴を有する。電位初期化回路は、外部電源の切断後に速やかに初期電位に戻らない特定ノードに適用されるもので、外部電源を投入した後、最初に、その特定ノードを接地点ＧＮＤに強制的に短絡（初期化）する。
【００７５】
以下では、本発明の電位初期化回路を内部電源生成回路に適用した場合について説明する。
【００７６】
［第１実施の形態］
図１は、本発明の第１実施の形態に関わる電位初期化回路を示している。
【００７７】
内部電源生成回路１１は、例えば、内部電源電位ＶＰＰを生成する。内部電源生成回路１１の内部電源ノードには、その内部電源ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１２が接続される。ＮチャネルＭＯＳトランジスタ１２のゲートには、初期化制御信号ＰＷＲＯＮ１がインバータ１３を経由した後に入力される。
【００７８】
初期化制御信号ＰＷＲＯＮ１は、外部電源が投入された後、一定期間のみ、“Ｌ”となる信号である。即ち、外部電源が投入された後の一定期間は、ＮチャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”となり、ＮチャネルＭＯＳトランジスタ１２がオン状態となる。
【００７９】
従って、内部電源生成回路１１の内部電源ノードは、接地点ＧＮＤに短絡され、その内部電源ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【００８０】
このような電位初期化回路によれば、内部電源生成回路１１の内部電源ノードが、外部電源の切断後に速やかに接地電位ＶＧＮＤに戻らない特定ノードである場合であっても、外部電源を投入した後、最初に、内部電源生成回路１１の内部電源ノードを接地点ＧＮＤに短絡している。
【００８１】
このため、例えば、基準電位ＶＲＥＦが設定値に到達した後に、常に、内部電源電位ＶＰＰが設定値に到達するようなタイミングを確保でき、基準電位ＶＲＥＦと内部電源電位ＶＰＰを用いて他の内部電源電位を生成する場合に、安定的に、他の内部電源電位を生成できる。
【００８２】
また、外部電源の投入後、最初に、特定ノードを接地点ＧＮＤに短絡しているため、外部電源の遮断から投入までの期間に関係なく、内部電源電位ＶＰＰは、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電源電位ＶＰＰを確定できる。
【００８３】
このように、本発明の電位初期化回路を用いれば、図３に示すように、外部電源電位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち上げてから一定期間後（具体的には、基準電位ＶＲＥＦが安定状態になった後）に、内部電源電位ＶＰＰを安定的に設定値に確定することができる。
【００８４】
また、基準電位ＶＲＥＦが一定値に安定する前に、基準電位ＶＲＥＦ及び内部電源電位ＶＰＰに基づいて他の内部電源電位（例えば、ＶＢＢ）を生成する回路が動作するということもないため、消費電流の分散も十分に行える。
【００８５】
これに対し、従来では、図４に示すように、外部電源電位ＶＣＣの立ち上げ時における内部電源生成回路の内部電源ノードの電位に依存して、内部電源電位ＶＰＰが設定値に到達したときの基準電位ＶＲＥＦのレベルも変わる。このため、例えば、基準電位ＶＲＥＦと内部電源電位ＶＰＰを用いて他の内部電源電位（例えば、ＶＢＢ）を生成する場合に、安定的に、他の内部電源電位を生成することができない。
【００８６】
また、基準電位ＶＲＥＦが０Ｖ又はそれに近い状態で、基準電位ＶＲＥＦ及び内部電源電位ＶＰＰに基づいて他の内部電源電位（例えば、ＶＢＢ）を生成することになるため、消費電流の分散が十分に行われない。
【００８７】
［第２実施の形態］
図２は、本発明の第２実施の形態に関わる電位初期化回路を示している。
【００８８】
内部電源生成回路１１は、内部電源電位ＶＰＰを生成する。内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、その内部電源ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１２と、ゲートに外部電源電位ＶＣＣが印加されるＮチャネルＭＯＳトランジスタ１４とが直列に接続されている。ＮチャネルＭＯＳトランジスタ１２のゲートには、初期化制御信号ＰＷＲＯＮ２がインバータ１３を経由した後に入力される。
【００８９】
初期化制御信号ＰＷＲＯＮ２は、外部電源が投入された後、一定期間のみ、“Ｌ”となる信号である。即ち、外部電源が投入された後の一定期間は、ＮチャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”となり、ＮチャネルＭＯＳトランジスタ１２がオン状態となる。
【００９０】
従って、内部電源生成回路１１の内部電源ノードは、接地点ＧＮＤに短絡され、その内部電源ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【００９１】
このような電位初期化回路によれば、内部電源生成回路１１の内部電源ノードが、外部電源の切断後に速やかに接地電位ＶＧＮＤに戻らない特定ノードである場合であっても、外部電源を投入した後、最初に、内部電源生成回路１１の内部電源ノードを接地点ＧＮＤに短絡しているため、安定的に内部電源電位ＶＰＰを確定できる。
【００９２】
また、外部電源の投入後、最初に、特定ノードを接地点ＧＮＤに短絡しているため、外部電源の遮断から投入までの期間に関係なく、内部電源電位ＶＰＰは、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電源電位ＶＰＰを確定できる。
【００９３】
このように、本実施の形態に関わる電位初期化回路においても、上述の第１実施の形態と同様に、外部電源電位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち上げてから一定期間後に、内部電源電位ＶＰＰを安定的に設定値に確定することができる（図３参照）。
【００９４】
［第３実施の形態］
図５は、本発明の第３実施の形態に関わる電位初期化回路を示している。
【００９５】
内部電源生成回路１１は、内部電源電位ＶＰＰを生成する。内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安定化させるための容量素子Ｃ１，Ｃ２が接続される。容量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電位生成回路１５が接続される。中間電位生成回路１５は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに与える。
【００９６】
内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、その内部電源ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１２と、ゲートに外部電源電位ＶＣＣが印加されるＮチャネルＭＯＳトランジスタ１４とが直列に接続されている。ＮチャネルＭＯＳトランジスタ１２のゲートには、初期化制御信号ＰＷＲＯＮ３がインバータ１３を経由した後に入力される。
【００９７】
初期化制御信号ＰＷＲＯＮ３は、外部電源が投入された後、一定期間のみ、“Ｌ”となる信号である。即ち、外部電源が投入された後の一定期間は、ＮチャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”となり、ＮチャネルＭＯＳトランジスタ１２がオン状態となる。
【００９８】
従って、内部電源生成回路１１の内部電源ノードは、接地点ＧＮＤに短絡され、その内部電源ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【００９９】
このような電位初期化回路によれば、内部電源生成回路１１の内部電源ノードが、外部電源の切断後に速やかに接地電位ＶＧＮＤに戻らない特定ノードである場合に、外部電源を投入した後、最初に、内部電源生成回路１１の内部電源ノードを接地点ＧＮＤに短絡している。
【０１００】
この時、内部電源電位ＶＰＰと中間電位ＶＨＡＬＦが共に接地電位ＶＧＮＤになっていないときでも、内部電源ノードを接地点ＧＮＤに強制的に短絡（初期化）することにより、直列接続された容量素子Ｃ１，Ｃ２の接続点（中間ノード）の電位も、容量カップリングにより接地電位ＶＧＮＤまで強制的に引き戻されることになる。
【０１０１】
また、外部電源の投入後、最初に、特定ノードを接地点ＧＮＤに短絡しているため、外部電源の遮断から投入までの期間に関係なく、内部電源電位ＶＰＰは、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電源電位ＶＰＰを確定できる。
【０１０２】
このように、本実施の形態に関わる電位初期化回路においても、図６に示すように、外部電源電位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち上げてから一定期間後に、内部電源電位ＶＰＰを安定的に設定値に確定することができる。
【０１０３】
［第４実施の形態］
図７は、本発明の第４実施の形態に関わる電位初期化回路を示している。
【０１０４】
内部電源生成回路１１は、内部電源電位ＶＰＰを生成する。内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安定化させるための容量素子Ｃ１，Ｃ２が接続される。容量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電位生成回路１５が接続される。中間電位生成回路１５は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに与える。
【０１０５】
容量素子Ｃ１，Ｃ２の接続点である中間ノードと接地点ＧＮＤとの間には、その中間ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１７が接続されている。ＮチャネルＭＯＳトランジスタ１７のゲートには、初期化制御信号ＰＷＲＯＮ４がインバータ１６を経由した後に入力される。
【０１０６】
初期化制御信号ＰＷＲＯＮ４は、外部電源が投入された後、一定期間のみ、“Ｌ”となる信号である。即ち、外部電源が投入された後の一定期間は、ＮチャネルＭＯＳトランジスタ１７のゲート電位が“Ｈ”となり、ＮチャネルＭＯＳトランジスタ１７がオン状態となる。
【０１０７】
従って、容量素子Ｃ１，Ｃ２の接続点である中間ノードは、接地点ＧＮＤに短絡され、その中間ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【０１０８】
このような電位初期化回路によれば、容量素子Ｃ１，Ｃ２の接続点である中間ノードは、外部電源の切断後に速やかに接地電位ＶＧＮＤに戻らない特定ノードであるため、外部電源を投入した後、最初に、容量素子Ｃ１，Ｃ２の接続点である中間ノードを接地点ＧＮＤに短絡している。
【０１０９】
この時、内部電源電位ＶＰＰと中間電位ＶＨＡＬＦが共に接地電位ＶＧＮＤになっていないときでも、容量素子Ｃ１，Ｃ２の接続点である中間ノードを接地点ＧＮＤに強制的に短絡（初期化）することにより、内部電源生成回路１１の内部電源ノードの電位も、容量カップリングにより接地電位ＶＧＮＤまで強制的に引き戻されることになる。
【０１１０】
また、外部電源電位ＶＣＣを立ち下げた後に、仮に、中間ノードが負になったとしても、外部電源電位ＶＣＣの立ち上げ後には、中間ノードを接地電位ＶＧＮＤに戻すため、ＰＮ接合が順バイアスされることによるバイポーラアクションを引き起こすことがない。
【０１１１】
また、外部電源の投入後、最初に、特定ノードを接地点ＧＮＤに短絡しているため、外部電源の遮断から投入までの期間に関係なく、内部電源電位ＶＰＰは、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電源電位ＶＰＰを確定できる。
【０１１２】
このように、本実施の形態に関わる電位初期化回路においても、図８に示すように、外部電源電位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち上げてから一定期間後に、内部電源電位ＶＰＰを安定的に設定値に確定することができる。
【０１１３】
［第５実施の形態］
図９は、本発明の第５実施の形態に関わる電位初期化回路を示している。
【０１１４】
内部電源生成回路１１は、内部電源電位ＶＰＰを生成する。内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安定化させるための容量素子Ｃ１，Ｃ２が接続される。容量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電位生成回路１５が接続される。中間電位生成回路１５は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに与える。
【０１１５】
内部電源生成回路１１の内部電源ノードと接地点ＧＮＤとの間には、その内部電源ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１２と、ゲートに外部電源電位ＶＣＣが印加されるＮチャネルＭＯＳトランジスタ１４とが直列に接続されている。ＮチャネルＭＯＳトランジスタ１２のゲートには、初期化制御信号ＰＷＲＯＮ５がインバータ１３を経由した後に入力される。
【０１１６】
初期化制御信号ＰＷＲＯＮ５は、外部電源が投入された後、一定期間のみ、“Ｌ”となる信号である。即ち、外部電源が投入された後の一定期間は、ＮチャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”となり、ＮチャネルＭＯＳトランジスタ１２がオン状態となる。
【０１１７】
従って、内部電源生成回路１１の内部電源ノードは、接地点ＧＮＤに短絡され、その内部電源ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【０１１８】
また、容量素子Ｃ１，Ｃ２の接続点である中間ノードと接地点ＧＮＤとの間には、その中間ノードを接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ１７が接続されている。ＮチャネルＭＯＳトランジスタ１７のゲートには、初期化制御信号ＰＷＲＯＮ５がインバータ１６を経由した後に入力される。
【０１１９】
初期化制御信号ＰＷＲＯＮ５は、外部電源が投入された後、一定期間のみ、“Ｌ”となるため、容量素子Ｃ１，Ｃ２の接続点である中間ノードは、接地点ＧＮＤに短絡され、その中間ノードの電位は、強制的に、接地電位ＶＧＮＤに設定される。
【０１２０】
このような電位初期化回路によれば、内部電源生成回路１１の内部電源ノード及び容量素子Ｃ１，Ｃ２の接続点である中間ノードは、共に、外部電源が投入された後、最初に、接地点ＧＮＤに短絡される。
【０１２１】
従って、外部電源の遮断から投入までの期間に関係なく、内部電源電位ＶＰＰは、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電源電位ＶＰＰを確定できる。また、外部電源電位ＶＣＣの立ち上げ後に中間ノードを接地電位ＶＧＮＤに戻すため、ＰＮ接合が順バイアスされることによるバイポーラアクションを引き起こすこともない。
【０１２２】
このように、本実施の形態に関わる電位初期化回路においても、図１０に示すように、外部電源電位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち上げてから一定期間後に、内部電源電位ＶＰＰを安定的に設定値に確定することができる。
【０１２３】
なお、本実施の形態に関わる電位初期化回路は、内部電源ノードと中間ノードの電流リークのバランスが悪い場合や、中間電位生成回路１５の出力電位（中間電位）の設定値が内部電源電位ＶＰＰの設定値の半分でない場合などに有効である。即ち、本実施の形態に関わる電位初期化回路によれば、外部電源電位ＶＣＣを立ち下げた後の内部電源電位ＶＰＰと中間電位ＶＨＡＬＨの電流リークや電位の不均衡によらず、毎回、安定して内部電源電位ＶＰＰを確定できる。
【０１２４】
［第６実施の形態］
本実施の形態は、内部電源ノード又は中間ノードを接地電位ＶＧＮＤに短絡する動作方法に関するもので、上述の第１乃至第５実施の形態に関わる全ての電位初期化回路に適用できるものである。
【０１２５】
上述の第１乃至第５実施の形態では、外部電源電位ＶＣＣの立ち上げ後に内部電源ノード又は中間ノードを接地電位ＶＧＮＤに短絡することを前提として説明した。これは、例えば、内部電源電位ＶＣＣの立ち上がりを検出するとパルス信号を出力する回路により実現できる。
【０１２６】
これに対し、本実施の形態では、外部電源電位ＶＣＣを立ち下げる段階において、内部電源ノード又は中間ノードを接地電位ＶＧＮＤに短絡するための動作方法を提案する。これは、例えば、内部電源電位ＶＩＮＴが所定のレベルを下回ったときに、短絡用のＮチャネルＭＯＳトランジスタを一時的にオン状態にするような回路により実現できる。
【０１２７】
具体的には、上述の第１乃至第５実施の形態に関わる電位初期化回路に使用する初期化制御信号ＰＷＲＯＮ１〜ＰＷＲＯＮ５のレベルに関して、内部電源電位ＶＩＮＴが１．６Ｖを超えるとき、初期化制御信号ＰＷＲＯＮ１〜ＰＷＲＯＮ５が“Ｈ”レベル、内部電源電位ＶＩＮＴが１．６Ｖを下回るとき、初期化制御信号ＰＷＲＯＮ１〜ＰＷＲＯＮ５が“Ｌ”レベルとなるような回路を用意する。
【０１２８】
この場合、図１１に示すように、緩やかに、外部電源電位ＶＣＣを立ち下げれば、内部電源電位ＶＩＮＴが１．６Ｖを下回ったところで、初期化制御信号ＰＷＲＯＮ１〜ＰＷＲＯＮ５が立ち下がるため、短絡用のＮチャネルＭＯＳトランジスタが一時的にオン状態となり、内部電源ノード及び中間ノードが接地電位ＶＧＮＤに初期化される。
【０１２９】
この後、外部電源電位ＶＣＣ及び全ての内部電源電位ＶＩＮＴ，ＶＰＰが接地電位ＶＧＮＤとなる。
【０１３０】
このように、外部電源電位ＶＣＣの立ち下げ時に、内部電源ノード及び中間ノードを強制的に接地電位ＶＧＮＤに戻すこともでき、この場合においても、上述の第１乃至第５実施の形態と同様の効果を得ることができる。即ち、外部電源電位ＶＣＣを立ち上げてから一定期間後に、内部電源電位ＶＰＰを安定的に設定値に確定することができる。
【０１３１】
【発明の効果】
以上、説明したように、本発明によれば、外部電源の投入後、最初に、半導体集積回路内の特定ノード（例えば、内部電源ノード）を接地点ＧＮＤに短絡（初期化）することにより、又は、外部電源の遮断時に、簡単な方法で、半導体集積回路内の特定ノードを接地点ＧＮＤに短絡することにより、外部電源の投入後における特定ノードの電位の確定を、外部電源電位の立ち下げから立ち上げまでの期間にかかわらず、正確かつ安定に行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる電位初期化回路を示す図。
【図２】本発明の第２実施の形態に関わる電位初期化回路を示す図。
【図３】図１又は図２の電位初期化回路を有する場合の電位波形を示す図。
【図４】図１又は図２の電位初期化回路を有しない場合の電位波形を示す図。
【図５】本発明の第３実施の形態に関わる電位初期化回路を示す図。
【図６】図５の電位初期化回路を有する場合の電位波形を示す図。
【図７】本発明の第４実施の形態に関わる電位初期化回路を示す図。
【図８】図７の電位初期化回路を有する場合の電位波形を示す図。
【図９】本発明の第５実施の形態に関わる電位初期化回路を示す図。
【図１０】図９の電位初期化回路を有する場合の電位波形を示す図。
【図１１】本発明の第６実施の形態に関わる電位波形を示す図。
【図１２】電源遮断後にリークパスとなるトランジスタを示す図。
【図１３】従来の内部電源生成回路の一例を示す図。
【図１４】図１２のトランジスタを有する場合のＶＩＮＴ１の変化を示す図。
【図１５】図１２のトランジスタを有する場合のＶＩＮＴ２の変化を示す図。
【図１６】図１２のトランジスタを有しない場合の電位変化を示す図。
【図１７】基準電位と内部電源電位を使って負電位を生成する回路を示す図。
【図１８】図１７の回路における理想的な電位波形を示す図。
【図１９】図１７の回路においてＶＢＢが設定値を超える場合を示す図。
【図２０】電源間容量素子と中間電位生成回路を示す図。
【図２１】図２０の回路のＶＰＰ、ＶＨＡＬＨをＶＧＮＤから立ち上げた時の波形図。
【図２２】ＶＣＣ立ち下げ後のＶＰＰ、ＶＨＡＬＨの電位波形の第１例を示す図。
【図２３】ＶＣＣ立ち下げ後のＶＰＰ、ＶＨＡＬＨの電位波形の第２例を示す図。
【図２４】図２３の状態でＶＣＣを立ち上げた時のＶＰＰ、ＶＨＡＬＨの変化を示す図。
【図２５】ＶＣＣ立ち下げ後のＶＰＰ、ＶＨＡＬＨの電位波形の第３例を示す図。
【図２６】図２５の状態でＶＣＣを立ち上げた時のＶＰＰ、ＶＨＡＬＨの変化を示す図。
【符号の説明】
１１，１１Ａ，１１Ｃ ：内部電源生成回路、
１１Ｂ ：ＶＢＢ生成回路、
１２，１４，１７ ：ＮチャネルＭＯＳトランジスタ、
１３，１６ ：インバータ、
１５ ：中間電位生成回路、
２１ ：ＶＢＢポンプ回路、
２２，２２’ ：差動アンプ、
Ｒ１，Ｒ２，Ｒ１’，Ｒ２’ ：抵抗素子、
Ｃ１，Ｃ２ ：容量素子、
Ｐ１，Ｐ１’ ：ＰチャネルＭＯＳトランジスタ。
Claims (4)
- 内部電源生成回路が接続されている内部電源ノードを初期電位から設定電位にする電位生成回路と、前記内部電源ノードが外部電源電位を立ち下げてから立ち上げるまでの期間内に前記初期電位に戻り難いノードである場合に、前記外部電源電位が立ち上がった直後に前記内部電源ノードを前記初期電位に強制的に戻す電位初期化回路とを具備することを特徴とする半導体集積回路。
- 請求項１記載の半導体集積回路において、さらに、前記特定ノードに接続される直列接続された複数の容量素子を具備し、前記電位初期化回路は、前記外部電源電位が立ち上がった直後に前記複数の容量素子の接続点を前記初期電位に強制的に戻すことを特徴とする請求項１記載の半導体集積回路。
- 特定ノードを初期電位から設定電位にする電位生成回路と、外部電源電位又は前記外部電源電位に基づいて生成される内部電源電位が所定のレベルを下回ったときに前記特定ノードを前記初期電位に強制的に戻す電位初期化回路と、前記特定ノードに接続される直列接続された複数の容量素子とを具備し、前記電位初期化回路は、前記外部電源電位又は前記外部電源電位に基づいて生成される内部電源電位が所定のレベルを下回ったときに前記複数の容量素子の接続点を前記初期電位に強制的に戻すことを特徴とする半導体集積回路。
- 前記複数の容量素子の接続点には、中間電位を生成する中間電位生成回路が接続されることを特徴とする請求項３記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001005114A JP4080696B2 (ja) | 2001-01-12 | 2001-01-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001005114A JP4080696B2 (ja) | 2001-01-12 | 2001-01-12 | 半導体集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002208851A JP2002208851A (ja) | 2002-07-26 |
| JP2002208851A5 JP2002208851A5 (ja) | 2005-08-25 |
| JP4080696B2 true JP4080696B2 (ja) | 2008-04-23 |
Family
ID=18873200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001005114A Expired - Fee Related JP4080696B2 (ja) | 2001-01-12 | 2001-01-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4080696B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4996046B2 (ja) * | 2004-08-30 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体装置の中間電位生成回路 |
| KR100623598B1 (ko) * | 2004-12-28 | 2006-09-14 | 주식회사 하이닉스반도체 | 내부 전원전압 발생장치를 구비하는 반도체메모리소자 |
| JP2008077705A (ja) * | 2006-09-19 | 2008-04-03 | Fujitsu Ltd | 半導体記憶装置 |
-
2001
- 2001-01-12 JP JP2001005114A patent/JP4080696B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002208851A (ja) | 2002-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10503189B1 (en) | Voltage regulator and dynamic bleeder current circuit | |
| JP4784841B2 (ja) | 電源電圧検出回路およびその利用方法 | |
| US7099223B2 (en) | Semiconductor memory device | |
| KR19980071694A (ko) | 승압 회로 및 반도체 기억 장치 | |
| JP3756961B2 (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| US7417476B1 (en) | Power-on-reset circuit with output reset to ground voltage during power off | |
| US6346834B1 (en) | Power on reset circuit | |
| KR100302589B1 (ko) | 기준전압발생기의스타트업회로 | |
| JPH04351791A (ja) | 半導体メモリー装置のデータ入力バッファー | |
| US7098729B2 (en) | Band gap circuit | |
| US7482847B2 (en) | Power-on reset circuit | |
| CN110957713B (zh) | 一种静电放电箝位电路 | |
| JP4485720B2 (ja) | 集積回路装置用昇圧回路 | |
| JP3186034B2 (ja) | 基準電圧発生回路 | |
| US6175263B1 (en) | Back bias generator having transfer transistor with well bias | |
| JP4080696B2 (ja) | 半導体集積回路 | |
| US7498855B2 (en) | Power-on clear circuit | |
| JPS61222318A (ja) | パワ−オンリセツト回路 | |
| KR100605591B1 (ko) | 반도체 소자의 승압전압 발생기 | |
| US6285242B1 (en) | Reference voltage shifter | |
| US5361000A (en) | Reference potential generating circuit | |
| KR100548557B1 (ko) | 반도체 장치의 내부 전원발생장치 | |
| KR100642402B1 (ko) | 반도체 장치의 초기화 신호 발생회로 | |
| US11720127B2 (en) | Amplifier and voltage generation circuit including the same | |
| KR100585144B1 (ko) | 차아지 펌핑 효율을 유지하는 승압 전압 발생 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050223 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050223 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070326 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070515 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070717 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080205 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080207 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110215 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |