JP2002208851A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2002208851A JP2002208851A JP2001005114A JP2001005114A JP2002208851A JP 2002208851 A JP2002208851 A JP 2002208851A JP 2001005114 A JP2001005114 A JP 2001005114A JP 2001005114 A JP2001005114 A JP 2001005114A JP 2002208851 A JP2002208851 A JP 2002208851A
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Abstract
(57)【要約】
【課題】 電源投入後、内部電位を常に一定期間で安定
的に生成する。 【解決手段】 内部電源ノードには、電源遮断時又は電
源投入直後に内部電源ノードを接地電位に短絡するため
のＮチャネルＭＯＳトランジスタ１２が接続される。Ｎ
チャネルＭＯＳトランジスタ１２のゲートには、初期化
制御信号ＰＷＲＯＮ１が入力される。例えば、電源投入
直後に、初期化制御信号ＰＷＲＯＮ１を一時的に“Ｌ”
レベルとすることにより、内部電源電位ＶＰＰを強制的
に接地電位に戻す。また、電源遮断時に、内部電源電位
ＶＩＮＴが所定レベルを下回ったときに初期化制御信号
ＰＷＲＯＮ１を一時的に“Ｌ”レベルとし、内部電源電
位ＶＰＰを強制的に接地電位に戻してもよい。
的に生成する。 【解決手段】 内部電源ノードには、電源遮断時又は電
源投入直後に内部電源ノードを接地電位に短絡するため
のＮチャネルＭＯＳトランジスタ１２が接続される。Ｎ
チャネルＭＯＳトランジスタ１２のゲートには、初期化
制御信号ＰＷＲＯＮ１が入力される。例えば、電源投入
直後に、初期化制御信号ＰＷＲＯＮ１を一時的に“Ｌ”
レベルとすることにより、内部電源電位ＶＰＰを強制的
に接地電位に戻す。また、電源遮断時に、内部電源電位
ＶＩＮＴが所定レベルを下回ったときに初期化制御信号
ＰＷＲＯＮ１を一時的に“Ｌ”レベルとし、内部電源電
位ＶＰＰを強制的に接地電位に戻してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は、外部電源の切断後
に速やかに初期電位に戻らない特定ノードを、外部電源
の投入直後に初期電位に強制的に戻すための電位初期化
回路に関し、特に、内部電源生成回路に使用されるもの
である。
に速やかに初期電位に戻らない特定ノードを、外部電源
の投入直後に初期電位に強制的に戻すための電位初期化
回路に関し、特に、内部電源生成回路に使用されるもの
である。
【０００２】
【従来の技術】半導体集積回路においては、外部電源が
投入された後は、消費電流の分散や、各ノードの電位の
確定がスムーズに行われることが望ましい。ここで、外
部電源を遮断した後に半導体集積回路内の各ノードが初
期電位（例えば、接地電位ＶＧＮＤ）に速やかに戻れ
ば、この後、再び、外部電源が投入されたときに、各ノ
ードの電位を安定的に確定することができる。
投入された後は、消費電流の分散や、各ノードの電位の
確定がスムーズに行われることが望ましい。ここで、外
部電源を遮断した後に半導体集積回路内の各ノードが初
期電位（例えば、接地電位ＶＧＮＤ）に速やかに戻れ
ば、この後、再び、外部電源が投入されたときに、各ノ
ードの電位を安定的に確定することができる。
【０００３】しかし、半導体集積回路内の特定ノードに
ついては、外部電源を遮断した後においても、直ちに初
期電位に戻ることがなく、長時間、初期電位以外の電位
（残留電荷）を保持する。この状態において、この後、
再び、外部電源を投入すると、その残留電荷は、特定ノ
ードの電位の確定に悪影響を及ぼす。
ついては、外部電源を遮断した後においても、直ちに初
期電位に戻ることがなく、長時間、初期電位以外の電位
（残留電荷）を保持する。この状態において、この後、
再び、外部電源を投入すると、その残留電荷は、特定ノ
ードの電位の確定に悪影響を及ぼす。
【０００４】また、例えば、内部電源生成回路において
は、内部電源電位の値を安定化させるために、内部電源
ノードに容量素子（例えば、ＭＯＳキャパシタ、トレン
チキャパシタなど）を接続する場合がある。
は、内部電源電位の値を安定化させるために、内部電源
ノードに容量素子（例えば、ＭＯＳキャパシタ、トレン
チキャパシタなど）を接続する場合がある。
【０００５】また、チップ内に形成される容量素子の耐
圧を考慮し、内部電源電位が高い場合には、内部電源生
成回路の内部電源ノードには、直列接続された複数の容
量素子を接続する。また、複数の容量素子の接続点（中
間ノード）には、中間電位生成回路を接続し、その接続
点の電位（中間電位）を安定化させる。
圧を考慮し、内部電源電位が高い場合には、内部電源生
成回路の内部電源ノードには、直列接続された複数の容
量素子を接続する。また、複数の容量素子の接続点（中
間ノード）には、中間電位生成回路を接続し、その接続
点の電位（中間電位）を安定化させる。
【０００６】ここで、内部電源ノード及び中間ノード
は、それぞれ、外部電源の切断後に速やかに初期電位に
戻らない特定ノードと言うことができる。また、内部電
源ノードのリーク強度と中間ノードのリーク強度に差が
あると、外部電源を遮断した後の両ノードの電位関係が
崩れてしまう。
は、それぞれ、外部電源の切断後に速やかに初期電位に
戻らない特定ノードと言うことができる。また、内部電
源ノードのリーク強度と中間ノードのリーク強度に差が
あると、外部電源を遮断した後の両ノードの電位関係が
崩れてしまう。
【０００７】このため、この後、再び、外部電源を投入
する際に、内部電源ノードの初期電位と中間ノードの初
期電位との間にミスマッチが生じ、内部電源電位の確定
に支障がでる。
する際に、内部電源ノードの初期電位と中間ノードの初
期電位との間にミスマッチが生じ、内部電源電位の確定
に支障がでる。
【０００８】以下、具体例について説明する。
【０００９】メモリテストでは、外部電源電位ＶＣＣの
立ち下げから立ち上げまでの期間が１ｍｓ程度の非常に
短い間隔でのテストが行われる場合がある。このような
非常に短いテスト間隔では、内部電源生成回路により生
成される内部電源電位ＶＩＮＴは、外部電源電位ＶＣＣ
の立ち下げ時から立ち上げ時までの間に、十分に、接地
電位ＶＧＮＤまで低下することができず、外部電源電位
ＶＣＣの立ち上げ時点において、正のレベルを維持して
いる場合がある。
立ち下げから立ち上げまでの期間が１ｍｓ程度の非常に
短い間隔でのテストが行われる場合がある。このような
非常に短いテスト間隔では、内部電源生成回路により生
成される内部電源電位ＶＩＮＴは、外部電源電位ＶＣＣ
の立ち下げ時から立ち上げ時までの間に、十分に、接地
電位ＶＧＮＤまで低下することができず、外部電源電位
ＶＣＣの立ち上げ時点において、正のレベルを維持して
いる場合がある。
【００１０】この状態で、再び、外部電源電位ＶＣＣの
立ち上げを行うと、内部電源電位ＶＩＮＴの初期電位の
ミスマッチ（実際の値と理想値（接地電位）とのミスマ
ッチ）に起因して、例えば、基準電位ＶＲＥＦと内部電
源電位ＶＩＮＴに基づいて生成される他の内部電源電位
（ＶＢＢなど）が、設定値を大きく超えてしまい、さら
に、しばらくの間、内部電源電位（ＶＢＢなど）は、こ
の設定値を超えたレベルを維持してしまうという問題が
生じる。
立ち上げを行うと、内部電源電位ＶＩＮＴの初期電位の
ミスマッチ（実際の値と理想値（接地電位）とのミスマ
ッチ）に起因して、例えば、基準電位ＶＲＥＦと内部電
源電位ＶＩＮＴに基づいて生成される他の内部電源電位
（ＶＢＢなど）が、設定値を大きく超えてしまい、さら
に、しばらくの間、内部電源電位（ＶＢＢなど）は、こ
の設定値を超えたレベルを維持してしまうという問題が
生じる。
【００１１】外部電源電位ＶＣＣの立ち上げ時点から実
際にメモリ動作を開始するまでの期間は、２００μｓ程
度であるが、内部電源電位（ＶＢＢなど）が設定値に安
定するまでには、この２００μｓの期間では、不十分で
ある。つまり、従来のメモリテストにおいては、メモリ
動作の開始からしばらくの間は、設定値を超えた内部電
源電位（ＶＢＢなど）を使用していたため、メモリ動作
を安定化させるために、大きなマージンを確保しなけれ
ばならないという問題があった。
際にメモリ動作を開始するまでの期間は、２００μｓ程
度であるが、内部電源電位（ＶＢＢなど）が設定値に安
定するまでには、この２００μｓの期間では、不十分で
ある。つまり、従来のメモリテストにおいては、メモリ
動作の開始からしばらくの間は、設定値を超えた内部電
源電位（ＶＢＢなど）を使用していたため、メモリ動作
を安定化させるために、大きなマージンを確保しなけれ
ばならないという問題があった。
【００１２】なお、外部電源電位ＶＣＣの立ち下げ時
に、内部電源電位ＶＩＮＴを強制的に接地電位ＶＧＮＤ
に初期化することができれば、このような問題は生じな
いのであるが、内部電源生成回路における内部電源電位
ＶＩＮＴの立ち下がり速度（波形の傾き）は、内部電源
生成回路の種類（構成）によりまちまちであり、これら
に共通の電荷引き抜き回路を設けることは、非常に困難
である。
に、内部電源電位ＶＩＮＴを強制的に接地電位ＶＧＮＤ
に初期化することができれば、このような問題は生じな
いのであるが、内部電源生成回路における内部電源電位
ＶＩＮＴの立ち下がり速度（波形の傾き）は、内部電源
生成回路の種類（構成）によりまちまちであり、これら
に共通の電荷引き抜き回路を設けることは、非常に困難
である。
【００１３】ところで、外部電源電位ＶＣＣの立ち下げ
後の内部電源電位ＶＩＮＴの電位変動は、外部電源電位
ＶＣＣの立ち下がり速度（波形の傾き）と、内部電源生
成回路の内部電源ノードの電流リーク量（リーク強度）
とに依存する。
後の内部電源電位ＶＩＮＴの電位変動は、外部電源電位
ＶＣＣの立ち下がり速度（波形の傾き）と、内部電源生
成回路の内部電源ノードの電流リーク量（リーク強度）
とに依存する。
【００１４】例えば、外部電源電位ＶＣＣの立ち下がり
波形を、例えば、１Ｖ／数ｍｓ程度の傾きを有する緩や
かな波形と仮定すると、内部電源電位ＶＩＮＴは、外部
電源電位ＶＣＣの変化に追従して変化する。しかし、外
部電源電位ＶＣＣの立ち下がり波形の傾きを緩やかにす
ることは、テスト間隔を長くすることを意味し、テスト
時間を長くして、テストコストを増大させる原因とな
る。
波形を、例えば、１Ｖ／数ｍｓ程度の傾きを有する緩や
かな波形と仮定すると、内部電源電位ＶＩＮＴは、外部
電源電位ＶＣＣの変化に追従して変化する。しかし、外
部電源電位ＶＣＣの立ち下がり波形の傾きを緩やかにす
ることは、テスト間隔を長くすることを意味し、テスト
時間を長くして、テストコストを増大させる原因とな
る。
【００１５】これに対し、外部電源電位ＶＣＣの立ち下
がり波形を、例えば、１Ｖ／数μｓ程度の傾きを有する
急峻な波形と仮定すると、テスト間隔を短くすることが
できるため、テストコストを低下させることができる。
しかし、内部電源電位ＶＩＮＴは、外部電源電位ＶＣＣ
の急激な変化に追従して変化することができなくなるた
め、内部電源ノードの電流リーク量に依存して変化する
ことになる。
がり波形を、例えば、１Ｖ／数μｓ程度の傾きを有する
急峻な波形と仮定すると、テスト間隔を短くすることが
できるため、テストコストを低下させることができる。
しかし、内部電源電位ＶＩＮＴは、外部電源電位ＶＣＣ
の急激な変化に追従して変化することができなくなるた
め、内部電源ノードの電流リーク量に依存して変化する
ことになる。
【００１６】ここで、リーク電流は、スタンバイ時の消
費電流の増加の原因となるため、通常、半導体集積回路
においては、リーク電流を極力減らすように、例えば、
リーク電流を数μＡ以下に抑えるように設計され、低消
費電力化を実現している。つまり、外部電源電位ＶＣＣ
の立ち下がり波形が急峻な傾きを有する場合、外部電源
電位ＶＣＣの立ち下げ後における内部電源電位ＶＩＮＴ
は、内部電源ノードに生じる微小なリークと、外部電源
電位ＶＣＣの立ち下げ時だけに生じるいわゆる電流引き
抜きパスによるリークと基づいて変動する。
費電流の増加の原因となるため、通常、半導体集積回路
においては、リーク電流を極力減らすように、例えば、
リーク電流を数μＡ以下に抑えるように設計され、低消
費電力化を実現している。つまり、外部電源電位ＶＣＣ
の立ち下がり波形が急峻な傾きを有する場合、外部電源
電位ＶＣＣの立ち下げ後における内部電源電位ＶＩＮＴ
は、内部電源ノードに生じる微小なリークと、外部電源
電位ＶＣＣの立ち下げ時だけに生じるいわゆる電流引き
抜きパスによるリークと基づいて変動する。
【００１７】外部電源電位ＶＣＣの立ち下げ時だけに生
じる電流引き抜きパス（リークパス）としては、例え
ば、図１２に示すように、ソース及びゲートが外部電源
ノードに接続され、ドレインが内部電源ノードに接続さ
れたＰチャネルＭＯＳトランジスタＰ１を挙げることが
できる。
じる電流引き抜きパス（リークパス）としては、例え
ば、図１２に示すように、ソース及びゲートが外部電源
ノードに接続され、ドレインが内部電源ノードに接続さ
れたＰチャネルＭＯＳトランジスタＰ１を挙げることが
できる。
【００１８】このＰチャネルＭＯＳトランジスタＰ１
は、外部電源電位ＶＣＣの立ち下げ後における内部電源
ノードの電荷引き抜き用トランジスタとして、意図的に
挿入される場合もあるし、また、図１３に示すように、
外部電源電位ＶＣＣをソース電位とするＰチャネルフィ
ードバック型内部電源生成回路Ｆのドライバサイズを大
きくするためのオプション用トランジスタとして挿入さ
れる場合もある。
は、外部電源電位ＶＣＣの立ち下げ後における内部電源
ノードの電荷引き抜き用トランジスタとして、意図的に
挿入される場合もあるし、また、図１３に示すように、
外部電源電位ＶＣＣをソース電位とするＰチャネルフィ
ードバック型内部電源生成回路Ｆのドライバサイズを大
きくするためのオプション用トランジスタとして挿入さ
れる場合もある。
【００１９】内部電源ノードＦ１のリーク量は、Ｐチャ
ネルＭＯＳトランジスタＰ１のサイズにより変化する
が、通常、このトランジスタＰ１には、ｍＡオーダーの
電流を流すことができるので、図１４に示すように、μ
ｓオーダーの期間内では、ＰチャネルＭＯＳトランジス
タＰ１の閾値Ｖｔｐレベルまで、内部電源電位ＶＩＮＴ
１を下げることができる。
ネルＭＯＳトランジスタＰ１のサイズにより変化する
が、通常、このトランジスタＰ１には、ｍＡオーダーの
電流を流すことができるので、図１４に示すように、μ
ｓオーダーの期間内では、ＰチャネルＭＯＳトランジス
タＰ１の閾値Ｖｔｐレベルまで、内部電源電位ＶＩＮＴ
１を下げることができる。
【００２０】また、図１３に示すように、外部電源電位
ＶＣＣが立ち下がった後に、速やかに接地電位ＶＧＮＤ
に初期化される内部電源電位ＶＩＮＴ１をソース電位と
するＰチャネルフィードバック型内部電源生成回路Ｒに
おいて、ＰチャネルＭＯＳトランジスタＰ１’は、内部
電源生成回路Ｒのドライバサイズを大きくするためのオ
プション用トランジスタとして採用されている。
ＶＣＣが立ち下がった後に、速やかに接地電位ＶＧＮＤ
に初期化される内部電源電位ＶＩＮＴ１をソース電位と
するＰチャネルフィードバック型内部電源生成回路Ｒに
おいて、ＰチャネルＭＯＳトランジスタＰ１’は、内部
電源生成回路Ｒのドライバサイズを大きくするためのオ
プション用トランジスタとして採用されている。
【００２１】この場合においても、内部電源ノードＲ１
のリーク量は、ＰチャネルＭＯＳトランジスタＰ１’の
サイズにより変化するが、通常、このトランジスタＰ
１’には、ｍＡオーダーの電流を流すことができるの
で、図１５に示すように、μｓオーダーの期間内では、
ＰチャネルＭＯＳトランジスタＰ１’の閾値Ｖｔｐの２
倍のレベルまで、内部電源電位ＶＩＮＴ２を下げること
ができる。
のリーク量は、ＰチャネルＭＯＳトランジスタＰ１’の
サイズにより変化するが、通常、このトランジスタＰ
１’には、ｍＡオーダーの電流を流すことができるの
で、図１５に示すように、μｓオーダーの期間内では、
ＰチャネルＭＯＳトランジスタＰ１’の閾値Ｖｔｐの２
倍のレベルまで、内部電源電位ＶＩＮＴ２を下げること
ができる。
【００２２】ＰチャネルＭＯＳトランジスタＰ１，Ｐ
１’の閾値レベルまで低下した内部電源電位ＶＩＮＴ
１，ＶＩＮＴ２は、それ以降は、内部電源ノードＦ１，
Ｒ１が有する数ｎ〜μＡの微小なリーク電流により、緩
やかに低下する。
１’の閾値レベルまで低下した内部電源電位ＶＩＮＴ
１，ＶＩＮＴ２は、それ以降は、内部電源ノードＦ１，
Ｒ１が有する数ｎ〜μＡの微小なリーク電流により、緩
やかに低下する。
【００２３】例えば、内部電源ノードＦ１に５ｎＦの容
量を持つ容量素子が接続され、１μＡの電流により内部
電源ノードＦ１の電荷が引き抜かれるとすると、計算
上、内部電源電位ＶＩＮＴ１の波形は、０．２Ｖ／ｍｓ
の傾きで、緩やかに低下する。実際には、内部電源電位
ＶＩＮＴ１のレベルが低下するに従い、内部電源ノード
Ｆ１から引き抜かれる電荷量（リーク量）も減少してい
くため、内部電源電位ＶＩＮＴ１の降下速度も、次第に
遅くなる（図１４参照）。
量を持つ容量素子が接続され、１μＡの電流により内部
電源ノードＦ１の電荷が引き抜かれるとすると、計算
上、内部電源電位ＶＩＮＴ１の波形は、０．２Ｖ／ｍｓ
の傾きで、緩やかに低下する。実際には、内部電源電位
ＶＩＮＴ１のレベルが低下するに従い、内部電源ノード
Ｆ１から引き抜かれる電荷量（リーク量）も減少してい
くため、内部電源電位ＶＩＮＴ１の降下速度も、次第に
遅くなる（図１４参照）。
【００２４】このように、外部電源電位ＶＣＣの立ち下
げ時に生じる特別なリークパスを有する内部電源ノード
については、外部電源電位ＶＣＣを立ち下げた後、速や
かに、所定電位まで低下するが、その後は、内部電源ノ
ードが有する微小なリーク電流により、所定電位から緩
やかに低下する。
げ時に生じる特別なリークパスを有する内部電源ノード
については、外部電源電位ＶＣＣを立ち下げた後、速や
かに、所定電位まで低下するが、その後は、内部電源ノ
ードが有する微小なリーク電流により、所定電位から緩
やかに低下する。
【００２５】従って、次の外部電源電位ＶＣＣの立ち上
げ時点における内部電源電位ＶＩＮＴ３の初期値は、接
地電位ＶＧＮＤではないことが多く、次の外部電源電位
ＶＣＣの立ち上げ後、内部電源電位ＶＩＮＴ３を、速や
かに、設定値に安定させることが難しくなる。
げ時点における内部電源電位ＶＩＮＴ３の初期値は、接
地電位ＶＧＮＤではないことが多く、次の外部電源電位
ＶＣＣの立ち上げ後、内部電源電位ＶＩＮＴ３を、速や
かに、設定値に安定させることが難しくなる。
【００２６】一方、外部電源電位ＶＣＣの立ち下げ時に
生じる特別なリークパスを有しない内部電源ノードにつ
いては、例えば、図１６に示すように、外部電源電位Ｖ
ＣＣを立ち下げた後、内部電源ノードが有する微小なリ
ーク電流（数ｎ〜μＡ）のみによって、内部電源電位Ｖ
ＩＮＴ３が設定値から緩やかに低下する。
生じる特別なリークパスを有しない内部電源ノードにつ
いては、例えば、図１６に示すように、外部電源電位Ｖ
ＣＣを立ち下げた後、内部電源ノードが有する微小なリ
ーク電流（数ｎ〜μＡ）のみによって、内部電源電位Ｖ
ＩＮＴ３が設定値から緩やかに低下する。
【００２７】この場合、内部電源ノードに５ｎＦの容量
を持つ容量素子が接続され、１μＡの電流により内部電
源ノードの電荷が引き抜かれるとすると、計算上、内部
電源電位ＶＩＮＴ１は、０．２Ｖ／ｍｓの降下速度で、
緩やかに低下する。
を持つ容量素子が接続され、１μＡの電流により内部電
源ノードの電荷が引き抜かれるとすると、計算上、内部
電源電位ＶＩＮＴ１は、０．２Ｖ／ｍｓの降下速度で、
緩やかに低下する。
【００２８】ここで、内部電源電位ＶＩＮＴ３の設定値
が３．５Ｖであり、外部電源電位ＶＣＣの立ち下げから
立ち上げまでの間隔（テスト間隔）が１ｍｓであるとす
ると、その間隔では、内部電源電位ＶＩＮＴ３は、０．
２Ｖしか低下しないため、外部電源電位ＶＣＣの立ち上
げ時点では、内部電源電位ＶＩＮＴ３は、既に、３．３
Ｖを有していることになる。
が３．５Ｖであり、外部電源電位ＶＣＣの立ち下げから
立ち上げまでの間隔（テスト間隔）が１ｍｓであるとす
ると、その間隔では、内部電源電位ＶＩＮＴ３は、０．
２Ｖしか低下しないため、外部電源電位ＶＣＣの立ち上
げ時点では、内部電源電位ＶＩＮＴ３は、既に、３．３
Ｖを有していることになる。
【００２９】つまり、次の外部電源電位ＶＣＣの立ち上
げ時点における内部電源電位ＶＩＮＴ３の初期値は、接
地電位ＶＧＮＤではなく、３．３Ｖとなるため、次の外
部電源電位ＶＣＣの立ち上げ後、内部電源電位ＶＩＮＴ
３は、速やかに、設定値（３．５Ｖ）に到達する。
げ時点における内部電源電位ＶＩＮＴ３の初期値は、接
地電位ＶＧＮＤではなく、３．３Ｖとなるため、次の外
部電源電位ＶＣＣの立ち上げ後、内部電源電位ＶＩＮＴ
３は、速やかに、設定値（３．５Ｖ）に到達する。
【００３０】ここで、基準電位ＶＲＥＦと内部電源電位
ＶＩＮＴ３を用いて内部電源電位（ＶＢＢなど）を生成
する場合を考えると、内部電源電位ＶＩＮＴ３が設定値
に到達したときに、基準電位ＶＲＥＦは、いまだ設定値
に到達せず、０Ｖ又はその近傍にある場合がある。
ＶＩＮＴ３を用いて内部電源電位（ＶＢＢなど）を生成
する場合を考えると、内部電源電位ＶＩＮＴ３が設定値
に到達したときに、基準電位ＶＲＥＦは、いまだ設定値
に到達せず、０Ｖ又はその近傍にある場合がある。
【００３１】即ち、基準電位ＶＲＥＦが０Ｖ又はその近
傍であっても、内部電源電位ＶＩＮＴ３を電源とする他
の内部電源生成回路（ＶＢＢ生成回路など）は、動作状
態となり、内部電源電位（ＶＢＢなど）を設定値に速や
かに安定させることが困難となる。
傍であっても、内部電源電位ＶＩＮＴ３を電源とする他
の内部電源生成回路（ＶＢＢ生成回路など）は、動作状
態となり、内部電源電位（ＶＢＢなど）を設定値に速や
かに安定させることが困難となる。
【００３２】また、基準電位ＶＲＥＦが０Ｖ又はその近
傍であるうちに、内部電源電位ＶＩＮＴ３を電源とする
他の内部電源生成回路が動作状態となるため、消費電流
の分散がうまくいかない問題も生じる。
傍であるうちに、内部電源電位ＶＩＮＴ３を電源とする
他の内部電源生成回路が動作状態となるため、消費電流
の分散がうまくいかない問題も生じる。
【００３３】図１７は、内部電源電位ＶＩＮＴを生成す
るＶＩＮＴ生成回路及び基準電位ＶＲＥＦと内部電源電
位ＶＩＮＴを使って負の内部電源電位ＶＢＢを生成する
ＶＢＢ生成回路を示している。
るＶＩＮＴ生成回路及び基準電位ＶＲＥＦと内部電源電
位ＶＩＮＴを使って負の内部電源電位ＶＢＢを生成する
ＶＢＢ生成回路を示している。
【００３４】ＶＩＮＴ生成回路１１Ａは、フィードバッ
ク型内部電源生成回路である。内部電源電位（約１．８
Ｖ）ＶＩＮＴは、差動アンプ２２’を用い、入力信号が
基準電位（約１．３Ｖ）ＶＲＥＦに等しくなるように制
御することで生成される。入力信号は、内部電源電位Ｖ
ＩＮＴを抵抗Ｒ１’，Ｒ２’により抵抗分割することに
より得られる。
ク型内部電源生成回路である。内部電源電位（約１．８
Ｖ）ＶＩＮＴは、差動アンプ２２’を用い、入力信号が
基準電位（約１．３Ｖ）ＶＲＥＦに等しくなるように制
御することで生成される。入力信号は、内部電源電位Ｖ
ＩＮＴを抵抗Ｒ１’，Ｒ２’により抵抗分割することに
より得られる。
【００３５】差動アンプ２２’の出力信号は、Ｐチャネ
ルＭＯＳトランジスタＱＰのゲートに入力される。Ｐチ
ャネルＭＯＳトランジスタＱＰのソースには、外部電源
電位ＶＣＣが供給され、内部電源電位ＶＩＮＴは、Ｐチ
ャネルＭＯＳトランジスタＱＰのドレインから出力され
る。
ルＭＯＳトランジスタＱＰのゲートに入力される。Ｐチ
ャネルＭＯＳトランジスタＱＰのソースには、外部電源
電位ＶＣＣが供給され、内部電源電位ＶＩＮＴは、Ｐチ
ャネルＭＯＳトランジスタＱＰのドレインから出力され
る。
【００３６】ＶＢＢ生成回路１１Ｂは、ＶＢＢポンプ回
路２１、差動アンプ２２及び抵抗Ｒ１，Ｒ２から構成さ
れる。抵抗Ｒ１，Ｒ２は、内部電源ＶＩＮＴノードとＶ
ＢＢノードとの間に直列接続される。抵抗Ｒ１，Ｒ２の
接続点の電位は、差動アンプ２２に入力され、基準電位
ＶＲＥＦと比較される。
路２１、差動アンプ２２及び抵抗Ｒ１，Ｒ２から構成さ
れる。抵抗Ｒ１，Ｒ２は、内部電源ＶＩＮＴノードとＶ
ＢＢノードとの間に直列接続される。抵抗Ｒ１，Ｒ２の
接続点の電位は、差動アンプ２２に入力され、基準電位
ＶＲＥＦと比較される。
【００３７】差動アンプ２２の出力信号（ＶＢＢリミッ
タ信号）は、ＶＢＢポンプ回路２１に入力される。ＶＢ
Ｂポンプ回路２１は、ＶＢＢリミッタ信号に基づいて、
内部電源電位（約−０．５Ｖ）ＶＢＢを生成する。
タ信号）は、ＶＢＢポンプ回路２１に入力される。ＶＢ
Ｂポンプ回路２１は、ＶＢＢリミッタ信号に基づいて、
内部電源電位（約−０．５Ｖ）ＶＢＢを生成する。
【００３８】内部電源電位ＶＢＢは、図１７に示すよう
に、ＶＢＢ生成回路１１Ｂにおいて基準電位ＶＲＥＦを
参照して作ることが多い。ここで、外部電源が投入され
てから基準電位ＶＲＥＦの値が確定するまでの期間は、
基準電位ＶＲＥＦの値は、上昇過程にある。このため、
この期間においては、安定状態にない基準電位ＶＲＥＦ
を参照して内部電源電位ＶＢＢが生成されることにな
る。
に、ＶＢＢ生成回路１１Ｂにおいて基準電位ＶＲＥＦを
参照して作ることが多い。ここで、外部電源が投入され
てから基準電位ＶＲＥＦの値が確定するまでの期間は、
基準電位ＶＲＥＦの値は、上昇過程にある。このため、
この期間においては、安定状態にない基準電位ＶＲＥＦ
を参照して内部電源電位ＶＢＢが生成されることにな
る。
【００３９】また、テスト時など、内部電源電位ＶＩＮ
Ｔの立ち上げと立ち下げが繰り返して行われる場合、内
部電源電位ＶＩＮＴの立ち下げ後に、内部電源ノードＮ
のリークパスに起因し、内部電源電位ＶＩＮＴの値が零
（接地電位ＶＧＮＤ）にならない場合がある。この場
合、次に内部電源電位ＶＩＮＴを立ち上げる際に、内部
電源電位ＶＩＮＴの初期値が零（接地電位ＶＧＮＤ）で
ないために、いくつか不具合が生じている。
Ｔの立ち上げと立ち下げが繰り返して行われる場合、内
部電源電位ＶＩＮＴの立ち下げ後に、内部電源ノードＮ
のリークパスに起因し、内部電源電位ＶＩＮＴの値が零
（接地電位ＶＧＮＤ）にならない場合がある。この場
合、次に内部電源電位ＶＩＮＴを立ち上げる際に、内部
電源電位ＶＩＮＴの初期値が零（接地電位ＶＧＮＤ）で
ないために、いくつか不具合が生じている。
【００４０】第一に、本例では、基準電位ＶＲＥＦと、
基準電位ＶＲＥＦを参照して作られる内部電源電位ＶＩ
ＮＴとの２つを参照して、負の内部電源電位ＶＢＢを生
成している。この場合、図１８及び図１９に示すよう
に、外部電源電位ＶＣＣの立ち下げ後に、内部電源電位
ＶＩＮＴの値が零（接地電位ＶＧＮＤ）になっていない
と、次に外部電源電位ＶＣＣを立ち上げたときに、基準
電位ＶＲＥＦの上昇過程において、基準電位ＶＲＥＦと
内部電源電位ＶＩＮＴの電位関係が崩れることに起因
し、ＶＢＢ（例えば、基板電位）の値が負方向に大きく
なり過ぎてしまう。
基準電位ＶＲＥＦを参照して作られる内部電源電位ＶＩ
ＮＴとの２つを参照して、負の内部電源電位ＶＢＢを生
成している。この場合、図１８及び図１９に示すよう
に、外部電源電位ＶＣＣの立ち下げ後に、内部電源電位
ＶＩＮＴの値が零（接地電位ＶＧＮＤ）になっていない
と、次に外部電源電位ＶＣＣを立ち上げたときに、基準
電位ＶＲＥＦの上昇過程において、基準電位ＶＲＥＦと
内部電源電位ＶＩＮＴの電位関係が崩れることに起因
し、ＶＢＢ（例えば、基板電位）の値が負方向に大きく
なり過ぎてしまう。
【００４１】さらに、ＶＢＢノード（×で示す）にリー
クパスがないような場合には、外部電源が遮断された後
も、ＶＢＢノードは、このような大きな負の電位ＶＢＢ
を、しばらく間、保っている。当然に、次に外部電源を
投入する際に、ＶＢＢノードに電荷が残っている場合に
は、負の内部電源電位ＶＢＢの生成に悪影響を与える。
クパスがないような場合には、外部電源が遮断された後
も、ＶＢＢノードは、このような大きな負の電位ＶＢＢ
を、しばらく間、保っている。当然に、次に外部電源を
投入する際に、ＶＢＢノードに電荷が残っている場合に
は、負の内部電源電位ＶＢＢの生成に悪影響を与える。
【００４２】従って、他の内部電源電位の設定（本例で
は、内部電源電位ＶＢＢの設定）に使用される内部電源
電位ＶＩＮＴについては、特に、外部電源を投入した直
後に、接地電位ＶＧＮＤに初期化されていることが望ま
しい。
は、内部電源電位ＶＢＢの設定）に使用される内部電源
電位ＶＩＮＴについては、特に、外部電源を投入した直
後に、接地電位ＶＧＮＤに初期化されていることが望ま
しい。
【００４３】第二に、内部電源電位ＶＩＮＴの生成に関
しては、図２０に示すように、内部電源電位ＶＰＰの値
を安定化させるために、内部電源生成回路１１Ｃの内部
電源ノードに容量素子を接続することがある。
しては、図２０に示すように、内部電源電位ＶＰＰの値
を安定化させるために、内部電源生成回路１１Ｃの内部
電源ノードに容量素子を接続することがある。
【００４４】ここで、近年の半導体集積回路では、素子
が微細化され、容量素子（ＭＯＳキャパシタ、トレンチ
キャパシタなど）に関しても、キャパシタ絶縁膜は薄く
なり、容量素子の耐圧も小さくなってきている。そこ
で、内部電源電位ＶＰＰに十分に耐えられるように、内
部電源生成回路１１Ｃの内部電源ノードには、複数の容
量素子Ｃ１，Ｃ２が直列接続される。
が微細化され、容量素子（ＭＯＳキャパシタ、トレンチ
キャパシタなど）に関しても、キャパシタ絶縁膜は薄く
なり、容量素子の耐圧も小さくなってきている。そこ
で、内部電源電位ＶＰＰに十分に耐えられるように、内
部電源生成回路１１Ｃの内部電源ノードには、複数の容
量素子Ｃ１，Ｃ２が直列接続される。
【００４５】このように、直列接続した複数の容量素子
Ｃ１，Ｃ２の両端に高電圧が印加されるようにし、１つ
の容量素子にかかる電圧を下げて、容量素子の信頼性を
確保している。
Ｃ１，Ｃ２の両端に高電圧が印加されるようにし、１つ
の容量素子にかかる電圧を下げて、容量素子の信頼性を
確保している。
【００４６】図２０の例においては、容量素子Ｃ１，Ｃ
２の容量値が等しく、また、容量素子Ｃ１，Ｃ２の接続
点の電位（中間電位）ＶＨＡＬＦが内部電源電位ＶＰＰ
の１／２に設定される。また、容量素子Ｃ１，Ｃ２の接
続点の電位（中間電位）ＶＨＡＬＦを安定させるため、
その接続点には、中間電位生成回路１５から中間電位Ｖ
ＨＡＬＦが供給される。
２の容量値が等しく、また、容量素子Ｃ１，Ｃ２の接続
点の電位（中間電位）ＶＨＡＬＦが内部電源電位ＶＰＰ
の１／２に設定される。また、容量素子Ｃ１，Ｃ２の接
続点の電位（中間電位）ＶＨＡＬＦを安定させるため、
その接続点には、中間電位生成回路１５から中間電位Ｖ
ＨＡＬＦが供給される。
【００４７】 ＶＣＣ，ＶＰＰ，ＶＨＡＬＦをＧＮＤ
から立ち上げたときの挙動 図２１に示すように、外部電源の投入時、外部電源電位
ＶＣＣ、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦ
が、それぞれ接地電位ＶＧＮＤから設定値に上昇する場
合、容量素子Ｃ１，Ｃ２によるカップリング現象によ
り、中間電位ＶＨＡＬＦは、中間電位生成回路１５なし
でも、ほぼ、内部電源電位ＶＰＰの半分の値に安定す
る。
から立ち上げたときの挙動 図２１に示すように、外部電源の投入時、外部電源電位
ＶＣＣ、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦ
が、それぞれ接地電位ＶＧＮＤから設定値に上昇する場
合、容量素子Ｃ１，Ｃ２によるカップリング現象によ
り、中間電位ＶＨＡＬＦは、中間電位生成回路１５なし
でも、ほぼ、内部電源電位ＶＰＰの半分の値に安定す
る。
【００４８】 ＶＣＣを立ち下げた後のＶＰＰ，ＶＨ
ＡＬＨの挙動 外部電源電位ＶＣＣを立ち下げた後の内部電源電位ＶＰ
Ｐ及び中間電位ＶＨＡＬＦの挙動は、以下の四種類が考
えられる。
ＡＬＨの挙動 外部電源電位ＶＣＣを立ち下げた後の内部電源電位ＶＰ
Ｐ及び中間電位ＶＨＡＬＦの挙動は、以下の四種類が考
えられる。
【００４９】ａ． ＶＰＰ及びＶＨＡＬＦのリークが共
に少ない場合 例えば、外部電源電位ＶＣＣを立ち下げてから再び立ち
上げるまでの期間が１ｍｓ程度の場合、この期間内で
は、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦのレベ
ルは、ほとんど変化せず、設定値よりも少し低くなる程
度である。このため、外部電源電位ＶＣＣを立ち上げる
と、直ちに、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬ
Ｆのレベルは、設定値に到達する。
に少ない場合 例えば、外部電源電位ＶＣＣを立ち下げてから再び立ち
上げるまでの期間が１ｍｓ程度の場合、この期間内で
は、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬＦのレベ
ルは、ほとんど変化せず、設定値よりも少し低くなる程
度である。このため、外部電源電位ＶＣＣを立ち上げる
と、直ちに、内部電源電位ＶＰＰ及び中間電位ＶＨＡＬ
Ｆのレベルは、設定値に到達する。
【００５０】これは、外部電源電位ＶＣＣを立ち下げて
から再び立ち上げるまでの期間の長短に応じて、外部電
源電位ＶＣＣを立ち上げてから内部電源電位ＶＰＰが確
定するまでの時間が変化することを意味している。つま
り、外部電源電位ＶＣＣを立ち下げてから再び立ち上げ
るまでの期間がまちまちの場合には、外部電源電位ＶＣ
Ｃを立ち上げてから一定期間内に、内部電源電位ＶＰＰ
を安定的に生成することができない。
から再び立ち上げるまでの期間の長短に応じて、外部電
源電位ＶＣＣを立ち上げてから内部電源電位ＶＰＰが確
定するまでの時間が変化することを意味している。つま
り、外部電源電位ＶＣＣを立ち下げてから再び立ち上げ
るまでの期間がまちまちの場合には、外部電源電位ＶＣ
Ｃを立ち上げてから一定期間内に、内部電源電位ＶＰＰ
を安定的に生成することができない。
【００５１】ｂ． ＶＰＰのリークが多く、ＶＨＡＬＦ
のリークがほとんどない場合 図２２に示すように、外部電源電位ＶＣＣを立ち下げる
と、直列接続された容量素子Ｃ１，Ｃ２によるカップリ
ング現象により、中間電位ＶＨＡＬＦは、内部電源電位
ＶＰＰの半分の値を維持しつつ、次第に接地電位ＶＧＮ
Ｄまで低下する。
のリークがほとんどない場合 図２２に示すように、外部電源電位ＶＣＣを立ち下げる
と、直列接続された容量素子Ｃ１，Ｃ２によるカップリ
ング現象により、中間電位ＶＨＡＬＦは、内部電源電位
ＶＰＰの半分の値を維持しつつ、次第に接地電位ＶＧＮ
Ｄまで低下する。
【００５２】即ち、外部電源電位ＶＣＣが立ち下げら
れ、内部電源電位ＶＰＰがリークにより接地電位ＶＧＮ
Ｄに向かって低下すると、中間電位ＶＨＡＬＦも、カッ
プリングにより、“内部電源電位ＶＰＰの半分”という
条件を満たしつつ、接地電位ＶＧＮＤに向かって低下す
る。
れ、内部電源電位ＶＰＰがリークにより接地電位ＶＧＮ
Ｄに向かって低下すると、中間電位ＶＨＡＬＦも、カッ
プリングにより、“内部電源電位ＶＰＰの半分”という
条件を満たしつつ、接地電位ＶＧＮＤに向かって低下す
る。
【００５３】この場合、外部電源電位ＶＣＣを立ち下げ
てから再び立ち上げるまでの期間が十分に長い場合に
は、外部電源電位ＶＣＣを立ち上げる際には、内部電源
電位ＶＰＰ及び中間電位ＶＨＡＬＦは、共に、接地電位
ＶＧＮＤとなっているため、外部電源電位ＶＣＣを立ち
上げた後には、図２１に示すように、内部電源電位ＶＰ
Ｐは、設定値まで正確に上昇する。
てから再び立ち上げるまでの期間が十分に長い場合に
は、外部電源電位ＶＣＣを立ち上げる際には、内部電源
電位ＶＰＰ及び中間電位ＶＨＡＬＦは、共に、接地電位
ＶＧＮＤとなっているため、外部電源電位ＶＣＣを立ち
上げた後には、図２１に示すように、内部電源電位ＶＰ
Ｐは、設定値まで正確に上昇する。
【００５４】しかし、ａ．で説明したと同様に、外部電
源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期
間が短く、かつ、まちまちの場合には、外部電源電位Ｖ
ＣＣを立ち上げてから内部電源電位ＶＰＰが確定するま
での時間もばらばらとなり、安定的に内部電源電位ＶＰ
Ｐを生成することができない。
源電位ＶＣＣを立ち下げてから再び立ち上げるまでの期
間が短く、かつ、まちまちの場合には、外部電源電位Ｖ
ＣＣを立ち上げてから内部電源電位ＶＰＰが確定するま
での時間もばらばらとなり、安定的に内部電源電位ＶＰ
Ｐを生成することができない。
【００５５】ｃ． ＶＰＰのリークがほとんどなく、Ｖ
ＨＡＬＦのリークが多い場合 図２３に示すように、外部電源電位ＶＣＣを立ち下げる
と、中間電位ＶＨＡＬＦは、速く低下し、内部電源電位
ＶＰＰは、遅く低下する。このため、中間電位ＶＨＡＬ
Ｆが内部電源電位ＶＰＰの半分の値である、という条件
を満たすことができなくなる。その結果、中間電位ＶＨ
ＡＬＦは、接地電位ＶＧＮＤまで低下するが、内部電源
電位ＶＰＰは、接地電位ＶＧＮＤまで十分に低下しな
い。
ＨＡＬＦのリークが多い場合 図２３に示すように、外部電源電位ＶＣＣを立ち下げる
と、中間電位ＶＨＡＬＦは、速く低下し、内部電源電位
ＶＰＰは、遅く低下する。このため、中間電位ＶＨＡＬ
Ｆが内部電源電位ＶＰＰの半分の値である、という条件
を満たすことができなくなる。その結果、中間電位ＶＨ
ＡＬＦは、接地電位ＶＧＮＤまで低下するが、内部電源
電位ＶＰＰは、接地電位ＶＧＮＤまで十分に低下しな
い。
【００５６】この状態で、再び、外部電源電位ＶＣＣを
立ち上げると、以下の問題が生じる。図２４に示すよう
に、外部電源電位ＶＣＣが安定状態となり、中間電位生
成回路１５が動作状態となって、中間電位ＶＨＡＬＦが
中間電位生成回路１５から容量素子Ｃ１，Ｃ２の接続点
に供給されると、この中間電位ＶＨＡＬＦの値が上昇す
るに従い、カップリングによって内部電源電位ＶＰＰの
値も上昇する。
立ち上げると、以下の問題が生じる。図２４に示すよう
に、外部電源電位ＶＣＣが安定状態となり、中間電位生
成回路１５が動作状態となって、中間電位ＶＨＡＬＦが
中間電位生成回路１５から容量素子Ｃ１，Ｃ２の接続点
に供給されると、この中間電位ＶＨＡＬＦの値が上昇す
るに従い、カップリングによって内部電源電位ＶＰＰの
値も上昇する。
【００５７】内部電源電位ＶＰＰは、上述のように、接
地電位ＶＧＮＤではなく、初期状態において接地電位Ｖ
ＧＮＤよりも高いレベルを有しているため、中間電位Ｖ
ＨＡＬＦが設定値（ＶＰＰの設定値の半分の値）まで上
昇すると、内部電源電位ＶＰＰは、その設定値よりも高
い値まで上昇してしまう。また、ＶＰＰのリークが少な
いため、内部電源電位ＶＰＰは、しばらくの間、その設
定値を超えた電位を保持してしまう。
地電位ＶＧＮＤではなく、初期状態において接地電位Ｖ
ＧＮＤよりも高いレベルを有しているため、中間電位Ｖ
ＨＡＬＦが設定値（ＶＰＰの設定値の半分の値）まで上
昇すると、内部電源電位ＶＰＰは、その設定値よりも高
い値まで上昇してしまう。また、ＶＰＰのリークが少な
いため、内部電源電位ＶＰＰは、しばらくの間、その設
定値を超えた電位を保持してしまう。
【００５８】ｄ． ＶＰＰ及びＶＨＡＬＦのリークが共
に多い場合 中間電位ＶＨＡＬＦにリークがなく、内部電源電位ＶＰ
Ｐにのみリークがある場合には、図２２に示すように、
中間電位ＶＨＡＬＦが内部電源電位ＶＰＰの半分の値で
ある、という条件を満たしつつ、中間電位ＶＨＡＬＦ及
び内部電源電位ＶＰＰは、共に、接地電位ＶＧＮＤまで
低下する。
に多い場合 中間電位ＶＨＡＬＦにリークがなく、内部電源電位ＶＰ
Ｐにのみリークがある場合には、図２２に示すように、
中間電位ＶＨＡＬＦが内部電源電位ＶＰＰの半分の値で
ある、という条件を満たしつつ、中間電位ＶＨＡＬＦ及
び内部電源電位ＶＰＰは、共に、接地電位ＶＧＮＤまで
低下する。
【００５９】しかし、図２５に示すように、中間電位Ｖ
ＨＡＬＦにもリークがあると、内部電源電位ＶＰＰの低
下に伴って、中間電位ＶＨＡＬＦが負のレベルまで低下
してしまうことがある。
ＨＡＬＦにもリークがあると、内部電源電位ＶＰＰの低
下に伴って、中間電位ＶＨＡＬＦが負のレベルまで低下
してしまうことがある。
【００６０】この状態で電源投入を行った場合、図２６
に示すように、中間電位ＶＨＡＬＨが中間電位生成回路
１５から容量素子Ｃ１，Ｃ２の接続点に供給されると、
この中間電位ＶＨＡＬＦの値が上昇するに従い、カップ
リングによって内部電源電位ＶＰＰの値も上昇する。そ
の結果、内部電源電位ＶＰＰがその設定値よりも高い値
まで上昇してしまう可能性がある。
に示すように、中間電位ＶＨＡＬＨが中間電位生成回路
１５から容量素子Ｃ１，Ｃ２の接続点に供給されると、
この中間電位ＶＨＡＬＦの値が上昇するに従い、カップ
リングによって内部電源電位ＶＰＰの値も上昇する。そ
の結果、内部電源電位ＶＰＰがその設定値よりも高い値
まで上昇してしまう可能性がある。
【００６１】また、中間電位ＶＨＡＬＦのレベルが負に
なると、デバイス構造によっては、バイポーラアクショ
ンを引き起こす可能性もある。
なると、デバイス構造によっては、バイポーラアクショ
ンを引き起こす可能性もある。
【００６２】
【発明が解決しようとする課題】このように、半導体集
積回路においては、外部電源が投入された後は、各ノー
ドの電位は、スムーズに設定値に確定されることが望ま
しい。しかし、特定ノードについては、外部電源を遮断
した後においても、しばらくの間、接地電位ＶＧＮＤ以
外の電位（残留電荷）を保持してしまうことがある。こ
の場合、次に外部電源を投入する際に、その残留電荷が
特定ノードに残っていると、特定ノードの電位の確定に
悪影響を及ぼす。
積回路においては、外部電源が投入された後は、各ノー
ドの電位は、スムーズに設定値に確定されることが望ま
しい。しかし、特定ノードについては、外部電源を遮断
した後においても、しばらくの間、接地電位ＶＧＮＤ以
外の電位（残留電荷）を保持してしまうことがある。こ
の場合、次に外部電源を投入する際に、その残留電荷が
特定ノードに残っていると、特定ノードの電位の確定に
悪影響を及ぼす。
【００６３】本発明は、このような問題を解決するため
になされたものであり、その目的は、外部電源の投入
後、最初に、半導体集積回路内の特定ノード（例えば、
内部電源ノード）を接地点ＧＮＤに短絡（初期化）する
ことにより、又は、外部電源の遮断時に簡単な方法で、
半導体集積回路内の特定ノードを接地点ＧＮＤに短絡す
ることにより、外部電源の投入後における特定ノードの
電位の確定を正確かつ安定に行うことにある。
になされたものであり、その目的は、外部電源の投入
後、最初に、半導体集積回路内の特定ノード（例えば、
内部電源ノード）を接地点ＧＮＤに短絡（初期化）する
ことにより、又は、外部電源の遮断時に簡単な方法で、
半導体集積回路内の特定ノードを接地点ＧＮＤに短絡す
ることにより、外部電源の投入後における特定ノードの
電位の確定を正確かつ安定に行うことにある。
【００６４】
【課題を解決するための手段】(1) 本発明の半導体集
積回路は、特定ノードを初期電位から設定電位にする電
位生成回路と、前記特定ノードが外部電源電位を立ち下
げてから立ち上げるまでの期間内に前記初期電位に戻り
難いノードである場合に、前記外部電源電位が立ち上が
った直後に前記特定ノードを前記初期電位に強制的に戻
す電位初期化回路とを備える。
積回路は、特定ノードを初期電位から設定電位にする電
位生成回路と、前記特定ノードが外部電源電位を立ち下
げてから立ち上げるまでの期間内に前記初期電位に戻り
難いノードである場合に、前記外部電源電位が立ち上が
った直後に前記特定ノードを前記初期電位に強制的に戻
す電位初期化回路とを備える。
【００６５】前記電位生成回路は、内部電源生成回路で
ある。前記初期電位は、接地電位である。前記外部電源
電位を立ち下げてから立ち上げるまでの期間は、数ｍｓ
又はそれよりも短い。
ある。前記初期電位は、接地電位である。前記外部電源
電位を立ち下げてから立ち上げるまでの期間は、数ｍｓ
又はそれよりも短い。
【００６６】前記電位初期化回路は、ＭＯＳトランジス
タから構成される。前記特定ノードには、容量素子が接
続される。前記容量素子は、ＭＯＳキャパシタ又はトレ
ンチキャパシタである。
タから構成される。前記特定ノードには、容量素子が接
続される。前記容量素子は、ＭＯＳキャパシタ又はトレ
ンチキャパシタである。
【００６７】本発明の半導体集積回路は、さらに、前記
特定ノードに接続される直列接続された複数の容量素子
を備え、前記電位初期化回路は、前記外部電源電位が立
ち上がった直後に前記複数の容量素子の接続点を前記初
期電位に強制的に戻す。
特定ノードに接続される直列接続された複数の容量素子
を備え、前記電位初期化回路は、前記外部電源電位が立
ち上がった直後に前記複数の容量素子の接続点を前記初
期電位に強制的に戻す。
【００６８】前記特定ノードと前記複数の容量素子の接
続点は、同時に、前記初期電位に戻される。前記複数の
容量素子の接続点には、中間電位を生成する中間電位生
成回路が接続される。
続点は、同時に、前記初期電位に戻される。前記複数の
容量素子の接続点には、中間電位を生成する中間電位生
成回路が接続される。
【００６９】(2) 本発明の半導体集積回路は、特定ノ
ードを初期電位から設定電位にする電位生成回路と、外
部電源電位又は前記外部電源電位に基づいて生成される
内部電源電位が所定のレベルを下回ったときに前記特定
ノードを前記初期電位に強制的に戻す電位初期化回路と
を備える。
ードを初期電位から設定電位にする電位生成回路と、外
部電源電位又は前記外部電源電位に基づいて生成される
内部電源電位が所定のレベルを下回ったときに前記特定
ノードを前記初期電位に強制的に戻す電位初期化回路と
を備える。
【００７０】前記電位生成回路は、内部電源生成回路で
ある。前記初期電位は、接地電位である。前記電位初期
化回路は、ＭＯＳトランジスタから構成される。前記特
定ノードには、容量素子が接続される。前記容量素子
は、ＭＯＳキャパシタ又はトレンチキャパシタである。
ある。前記初期電位は、接地電位である。前記電位初期
化回路は、ＭＯＳトランジスタから構成される。前記特
定ノードには、容量素子が接続される。前記容量素子
は、ＭＯＳキャパシタ又はトレンチキャパシタである。
【００７１】本発明の半導体集積回路は、さらに、前記
特定ノードに接続される直列接続された複数の容量素子
を備え、前記電位初期化回路は、前記外部電源電位又は
前記外部電源電位に基づいて生成される内部電源電位が
所定のレベルを下回ったときに前記複数の容量素子の接
続点を前記初期電位に強制的に戻す。
特定ノードに接続される直列接続された複数の容量素子
を備え、前記電位初期化回路は、前記外部電源電位又は
前記外部電源電位に基づいて生成される内部電源電位が
所定のレベルを下回ったときに前記複数の容量素子の接
続点を前記初期電位に強制的に戻す。
【００７２】前記特定ノードと前記複数の容量素子の接
続点は、同時に、前記初期電位に戻される。前記複数の
容量素子の接続点には、中間電位を生成する中間電位生
成回路が接続される。
続点は、同時に、前記初期電位に戻される。前記複数の
容量素子の接続点には、中間電位を生成する中間電位生
成回路が接続される。
【００７３】
【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体集積回路について詳細に説明する。
明の半導体集積回路について詳細に説明する。
【００７４】本発明の半導体集積回路は、電位初期化回
路に特徴を有する。電位初期化回路は、外部電源の切断
後に速やかに初期電位に戻らない特定ノードに適用され
るもので、外部電源を投入した後、最初に、その特定ノ
ードを接地点ＧＮＤに強制的に短絡（初期化）する。
路に特徴を有する。電位初期化回路は、外部電源の切断
後に速やかに初期電位に戻らない特定ノードに適用され
るもので、外部電源を投入した後、最初に、その特定ノ
ードを接地点ＧＮＤに強制的に短絡（初期化）する。
【００７５】以下では、本発明の電位初期化回路を内部
電源生成回路に適用した場合について説明する。
電源生成回路に適用した場合について説明する。
【００７６】［第１実施の形態］図１は、本発明の第１
実施の形態に関わる電位初期化回路を示している。
実施の形態に関わる電位初期化回路を示している。
【００７７】内部電源生成回路１１は、例えば、内部電
源電位ＶＰＰを生成する。内部電源生成回路１１の内部
電源ノードには、その内部電源ノードを接地点ＧＮＤに
短絡するためのＮチャネルＭＯＳトランジスタ１２が接
続される。ＮチャネルＭＯＳトランジスタ１２のゲート
には、初期化制御信号ＰＷＲＯＮ１がインバータ１３を
経由した後に入力される。
源電位ＶＰＰを生成する。内部電源生成回路１１の内部
電源ノードには、その内部電源ノードを接地点ＧＮＤに
短絡するためのＮチャネルＭＯＳトランジスタ１２が接
続される。ＮチャネルＭＯＳトランジスタ１２のゲート
には、初期化制御信号ＰＷＲＯＮ１がインバータ１３を
経由した後に入力される。
【００７８】初期化制御信号ＰＷＲＯＮ１は、外部電源
が投入された後、一定期間のみ、“Ｌ”となる信号であ
る。即ち、外部電源が投入された後の一定期間は、Ｎチ
ャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”と
なり、ＮチャネルＭＯＳトランジスタ１２がオン状態と
なる。
が投入された後、一定期間のみ、“Ｌ”となる信号であ
る。即ち、外部電源が投入された後の一定期間は、Ｎチ
ャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”と
なり、ＮチャネルＭＯＳトランジスタ１２がオン状態と
なる。
【００７９】従って、内部電源生成回路１１の内部電源
ノードは、接地点ＧＮＤに短絡され、その内部電源ノー
ドの電位は、強制的に、接地電位ＶＧＮＤに設定され
る。
ノードは、接地点ＧＮＤに短絡され、その内部電源ノー
ドの電位は、強制的に、接地電位ＶＧＮＤに設定され
る。
【００８０】このような電位初期化回路によれば、内部
電源生成回路１１の内部電源ノードが、外部電源の切断
後に速やかに接地電位ＶＧＮＤに戻らない特定ノードで
ある場合であっても、外部電源を投入した後、最初に、
内部電源生成回路１１の内部電源ノードを接地点ＧＮＤ
に短絡している。
電源生成回路１１の内部電源ノードが、外部電源の切断
後に速やかに接地電位ＶＧＮＤに戻らない特定ノードで
ある場合であっても、外部電源を投入した後、最初に、
内部電源生成回路１１の内部電源ノードを接地点ＧＮＤ
に短絡している。
【００８１】このため、例えば、基準電位ＶＲＥＦが設
定値に到達した後に、常に、内部電源電位ＶＰＰが設定
値に到達するようなタイミングを確保でき、基準電位Ｖ
ＲＥＦと内部電源電位ＶＰＰを用いて他の内部電源電位
を生成する場合に、安定的に、他の内部電源電位を生成
できる。
定値に到達した後に、常に、内部電源電位ＶＰＰが設定
値に到達するようなタイミングを確保でき、基準電位Ｖ
ＲＥＦと内部電源電位ＶＰＰを用いて他の内部電源電位
を生成する場合に、安定的に、他の内部電源電位を生成
できる。
【００８２】また、外部電源の投入後、最初に、特定ノ
ードを接地点ＧＮＤに短絡しているため、外部電源の遮
断から投入までの期間に関係なく、内部電源電位ＶＰＰ
は、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎
回、安定して内部電源電位ＶＰＰを確定できる。
ードを接地点ＧＮＤに短絡しているため、外部電源の遮
断から投入までの期間に関係なく、内部電源電位ＶＰＰ
は、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎
回、安定して内部電源電位ＶＰＰを確定できる。
【００８３】このように、本発明の電位初期化回路を用
いれば、図３に示すように、外部電源電位ＶＣＣの立ち
上げ時における内部電源電位ＶＰＰのレベルに関係な
く、外部電源電位ＶＣＣを立ち上げてから一定期間後
（具体的には、基準電位ＶＲＥＦが安定状態になった
後）に、内部電源電位ＶＰＰを安定的に設定値に確定す
ることができる。
いれば、図３に示すように、外部電源電位ＶＣＣの立ち
上げ時における内部電源電位ＶＰＰのレベルに関係な
く、外部電源電位ＶＣＣを立ち上げてから一定期間後
（具体的には、基準電位ＶＲＥＦが安定状態になった
後）に、内部電源電位ＶＰＰを安定的に設定値に確定す
ることができる。
【００８４】また、基準電位ＶＲＥＦが一定値に安定す
る前に、基準電位ＶＲＥＦ及び内部電源電位ＶＰＰに基
づいて他の内部電源電位（例えば、ＶＢＢ）を生成する
回路が動作するということもないため、消費電流の分散
も十分に行える。
る前に、基準電位ＶＲＥＦ及び内部電源電位ＶＰＰに基
づいて他の内部電源電位（例えば、ＶＢＢ）を生成する
回路が動作するということもないため、消費電流の分散
も十分に行える。
【００８５】これに対し、従来では、図４に示すよう
に、外部電源電位ＶＣＣの立ち上げ時における内部電源
生成回路の内部電源ノードの電位に依存して、内部電源
電位ＶＰＰが設定値に到達したときの基準電位ＶＲＥＦ
のレベルも変わる。このため、例えば、基準電位ＶＲＥ
Ｆと内部電源電位ＶＰＰを用いて他の内部電源電位（例
えば、ＶＢＢ）を生成する場合に、安定的に、他の内部
電源電位を生成することができない。
に、外部電源電位ＶＣＣの立ち上げ時における内部電源
生成回路の内部電源ノードの電位に依存して、内部電源
電位ＶＰＰが設定値に到達したときの基準電位ＶＲＥＦ
のレベルも変わる。このため、例えば、基準電位ＶＲＥ
Ｆと内部電源電位ＶＰＰを用いて他の内部電源電位（例
えば、ＶＢＢ）を生成する場合に、安定的に、他の内部
電源電位を生成することができない。
【００８６】また、基準電位ＶＲＥＦが０Ｖ又はそれに
近い状態で、基準電位ＶＲＥＦ及び内部電源電位ＶＰＰ
に基づいて他の内部電源電位（例えば、ＶＢＢ）を生成
することになるため、消費電流の分散が十分に行われな
い。
近い状態で、基準電位ＶＲＥＦ及び内部電源電位ＶＰＰ
に基づいて他の内部電源電位（例えば、ＶＢＢ）を生成
することになるため、消費電流の分散が十分に行われな
い。
【００８７】［第２実施の形態］図２は、本発明の第２
実施の形態に関わる電位初期化回路を示している。
実施の形態に関わる電位初期化回路を示している。
【００８８】内部電源生成回路１１は、内部電源電位Ｖ
ＰＰを生成する。内部電源生成回路１１の内部電源ノー
ドと接地点ＧＮＤとの間には、その内部電源ノードを接
地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジ
スタ１２と、ゲートに外部電源電位ＶＣＣが印加される
ＮチャネルＭＯＳトランジスタ１４とが直列に接続され
ている。ＮチャネルＭＯＳトランジスタ１２のゲートに
は、初期化制御信号ＰＷＲＯＮ２がインバータ１３を経
由した後に入力される。
ＰＰを生成する。内部電源生成回路１１の内部電源ノー
ドと接地点ＧＮＤとの間には、その内部電源ノードを接
地点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジ
スタ１２と、ゲートに外部電源電位ＶＣＣが印加される
ＮチャネルＭＯＳトランジスタ１４とが直列に接続され
ている。ＮチャネルＭＯＳトランジスタ１２のゲートに
は、初期化制御信号ＰＷＲＯＮ２がインバータ１３を経
由した後に入力される。
【００８９】初期化制御信号ＰＷＲＯＮ２は、外部電源
が投入された後、一定期間のみ、“Ｌ”となる信号であ
る。即ち、外部電源が投入された後の一定期間は、Ｎチ
ャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”と
なり、ＮチャネルＭＯＳトランジスタ１２がオン状態と
なる。
が投入された後、一定期間のみ、“Ｌ”となる信号であ
る。即ち、外部電源が投入された後の一定期間は、Ｎチ
ャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”と
なり、ＮチャネルＭＯＳトランジスタ１２がオン状態と
なる。
【００９０】従って、内部電源生成回路１１の内部電源
ノードは、接地点ＧＮＤに短絡され、その内部電源ノー
ドの電位は、強制的に、接地電位ＶＧＮＤに設定され
る。
ノードは、接地点ＧＮＤに短絡され、その内部電源ノー
ドの電位は、強制的に、接地電位ＶＧＮＤに設定され
る。
【００９１】このような電位初期化回路によれば、内部
電源生成回路１１の内部電源ノードが、外部電源の切断
後に速やかに接地電位ＶＧＮＤに戻らない特定ノードで
ある場合であっても、外部電源を投入した後、最初に、
内部電源生成回路１１の内部電源ノードを接地点ＧＮＤ
に短絡しているため、安定的に内部電源電位ＶＰＰを確
定できる。
電源生成回路１１の内部電源ノードが、外部電源の切断
後に速やかに接地電位ＶＧＮＤに戻らない特定ノードで
ある場合であっても、外部電源を投入した後、最初に、
内部電源生成回路１１の内部電源ノードを接地点ＧＮＤ
に短絡しているため、安定的に内部電源電位ＶＰＰを確
定できる。
【００９２】また、外部電源の投入後、最初に、特定ノ
ードを接地点ＧＮＤに短絡しているため、外部電源の遮
断から投入までの期間に関係なく、内部電源電位ＶＰＰ
は、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎
回、安定して内部電源電位ＶＰＰを確定できる。
ードを接地点ＧＮＤに短絡しているため、外部電源の遮
断から投入までの期間に関係なく、内部電源電位ＶＰＰ
は、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎
回、安定して内部電源電位ＶＰＰを確定できる。
【００９３】このように、本実施の形態に関わる電位初
期化回路においても、上述の第１実施の形態と同様に、
外部電源電位ＶＣＣの立ち上げ時における内部電源電位
ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち
上げてから一定期間後に、内部電源電位ＶＰＰを安定的
に設定値に確定することができる（図３参照）。
期化回路においても、上述の第１実施の形態と同様に、
外部電源電位ＶＣＣの立ち上げ時における内部電源電位
ＶＰＰのレベルに関係なく、外部電源電位ＶＣＣを立ち
上げてから一定期間後に、内部電源電位ＶＰＰを安定的
に設定値に確定することができる（図３参照）。
【００９４】［第３実施の形態］図５は、本発明の第３
実施の形態に関わる電位初期化回路を示している。
実施の形態に関わる電位初期化回路を示している。
【００９５】内部電源生成回路１１は、内部電源電位Ｖ
ＰＰを生成する。内部電源生成回路１１の内部電源ノー
ドと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安
定化させるための容量素子Ｃ１，Ｃ２が接続される。容
量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電
位生成回路１５が接続される。中間電位生成回路１５
は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに
与える。
ＰＰを生成する。内部電源生成回路１１の内部電源ノー
ドと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安
定化させるための容量素子Ｃ１，Ｃ２が接続される。容
量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電
位生成回路１５が接続される。中間電位生成回路１５
は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに
与える。
【００９６】内部電源生成回路１１の内部電源ノードと
接地点ＧＮＤとの間には、その内部電源ノードを接地点
ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ
１２と、ゲートに外部電源電位ＶＣＣが印加されるＮチ
ャネルＭＯＳトランジスタ１４とが直列に接続されてい
る。ＮチャネルＭＯＳトランジスタ１２のゲートには、
初期化制御信号ＰＷＲＯＮ３がインバータ１３を経由し
た後に入力される。
接地点ＧＮＤとの間には、その内部電源ノードを接地点
ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ
１２と、ゲートに外部電源電位ＶＣＣが印加されるＮチ
ャネルＭＯＳトランジスタ１４とが直列に接続されてい
る。ＮチャネルＭＯＳトランジスタ１２のゲートには、
初期化制御信号ＰＷＲＯＮ３がインバータ１３を経由し
た後に入力される。
【００９７】初期化制御信号ＰＷＲＯＮ３は、外部電源
が投入された後、一定期間のみ、“Ｌ”となる信号であ
る。即ち、外部電源が投入された後の一定期間は、Ｎチ
ャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”と
なり、ＮチャネルＭＯＳトランジスタ１２がオン状態と
なる。
が投入された後、一定期間のみ、“Ｌ”となる信号であ
る。即ち、外部電源が投入された後の一定期間は、Ｎチ
ャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”と
なり、ＮチャネルＭＯＳトランジスタ１２がオン状態と
なる。
【００９８】従って、内部電源生成回路１１の内部電源
ノードは、接地点ＧＮＤに短絡され、その内部電源ノー
ドの電位は、強制的に、接地電位ＶＧＮＤに設定され
る。
ノードは、接地点ＧＮＤに短絡され、その内部電源ノー
ドの電位は、強制的に、接地電位ＶＧＮＤに設定され
る。
【００９９】このような電位初期化回路によれば、内部
電源生成回路１１の内部電源ノードが、外部電源の切断
後に速やかに接地電位ＶＧＮＤに戻らない特定ノードで
ある場合に、外部電源を投入した後、最初に、内部電源
生成回路１１の内部電源ノードを接地点ＧＮＤに短絡し
ている。
電源生成回路１１の内部電源ノードが、外部電源の切断
後に速やかに接地電位ＶＧＮＤに戻らない特定ノードで
ある場合に、外部電源を投入した後、最初に、内部電源
生成回路１１の内部電源ノードを接地点ＧＮＤに短絡し
ている。
【０１００】この時、内部電源電位ＶＰＰと中間電位Ｖ
ＨＡＬＦが共に接地電位ＶＧＮＤになっていないときで
も、内部電源ノードを接地点ＧＮＤに強制的に短絡（初
期化）することにより、直列接続された容量素子Ｃ１，
Ｃ２の接続点（中間ノード）の電位も、容量カップリン
グにより接地電位ＶＧＮＤまで強制的に引き戻されるこ
とになる。
ＨＡＬＦが共に接地電位ＶＧＮＤになっていないときで
も、内部電源ノードを接地点ＧＮＤに強制的に短絡（初
期化）することにより、直列接続された容量素子Ｃ１，
Ｃ２の接続点（中間ノード）の電位も、容量カップリン
グにより接地電位ＶＧＮＤまで強制的に引き戻されるこ
とになる。
【０１０１】また、外部電源の投入後、最初に、特定ノ
ードを接地点ＧＮＤに短絡しているため、外部電源の遮
断から投入までの期間に関係なく、内部電源電位ＶＰＰ
は、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎
回、安定して内部電源電位ＶＰＰを確定できる。
ードを接地点ＧＮＤに短絡しているため、外部電源の遮
断から投入までの期間に関係なく、内部電源電位ＶＰＰ
は、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎
回、安定して内部電源電位ＶＰＰを確定できる。
【０１０２】このように、本実施の形態に関わる電位初
期化回路においても、図６に示すように、外部電源電位
ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベ
ルに関係なく、外部電源電位ＶＣＣを立ち上げてから一
定期間後に、内部電源電位ＶＰＰを安定的に設定値に確
定することができる。
期化回路においても、図６に示すように、外部電源電位
ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベ
ルに関係なく、外部電源電位ＶＣＣを立ち上げてから一
定期間後に、内部電源電位ＶＰＰを安定的に設定値に確
定することができる。
【０１０３】［第４実施の形態］図７は、本発明の第４
実施の形態に関わる電位初期化回路を示している。
実施の形態に関わる電位初期化回路を示している。
【０１０４】内部電源生成回路１１は、内部電源電位Ｖ
ＰＰを生成する。内部電源生成回路１１の内部電源ノー
ドと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安
定化させるための容量素子Ｃ１，Ｃ２が接続される。容
量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電
位生成回路１５が接続される。中間電位生成回路１５
は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに
与える。
ＰＰを生成する。内部電源生成回路１１の内部電源ノー
ドと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安
定化させるための容量素子Ｃ１，Ｃ２が接続される。容
量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電
位生成回路１５が接続される。中間電位生成回路１５
は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに
与える。
【０１０５】容量素子Ｃ１，Ｃ２の接続点である中間ノ
ードと接地点ＧＮＤとの間には、その中間ノードを接地
点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジス
タ１７が接続されている。ＮチャネルＭＯＳトランジス
タ１７のゲートには、初期化制御信号ＰＷＲＯＮ４がイ
ンバータ１６を経由した後に入力される。
ードと接地点ＧＮＤとの間には、その中間ノードを接地
点ＧＮＤに短絡するためのＮチャネルＭＯＳトランジス
タ１７が接続されている。ＮチャネルＭＯＳトランジス
タ１７のゲートには、初期化制御信号ＰＷＲＯＮ４がイ
ンバータ１６を経由した後に入力される。
【０１０６】初期化制御信号ＰＷＲＯＮ４は、外部電源
が投入された後、一定期間のみ、“Ｌ”となる信号であ
る。即ち、外部電源が投入された後の一定期間は、Ｎチ
ャネルＭＯＳトランジスタ１７のゲート電位が“Ｈ”と
なり、ＮチャネルＭＯＳトランジスタ１７がオン状態と
なる。
が投入された後、一定期間のみ、“Ｌ”となる信号であ
る。即ち、外部電源が投入された後の一定期間は、Ｎチ
ャネルＭＯＳトランジスタ１７のゲート電位が“Ｈ”と
なり、ＮチャネルＭＯＳトランジスタ１７がオン状態と
なる。
【０１０７】従って、容量素子Ｃ１，Ｃ２の接続点であ
る中間ノードは、接地点ＧＮＤに短絡され、その中間ノ
ードの電位は、強制的に、接地電位ＶＧＮＤに設定され
る。
る中間ノードは、接地点ＧＮＤに短絡され、その中間ノ
ードの電位は、強制的に、接地電位ＶＧＮＤに設定され
る。
【０１０８】このような電位初期化回路によれば、容量
素子Ｃ１，Ｃ２の接続点である中間ノードは、外部電源
の切断後に速やかに接地電位ＶＧＮＤに戻らない特定ノ
ードであるため、外部電源を投入した後、最初に、容量
素子Ｃ１，Ｃ２の接続点である中間ノードを接地点ＧＮ
Ｄに短絡している。
素子Ｃ１，Ｃ２の接続点である中間ノードは、外部電源
の切断後に速やかに接地電位ＶＧＮＤに戻らない特定ノ
ードであるため、外部電源を投入した後、最初に、容量
素子Ｃ１，Ｃ２の接続点である中間ノードを接地点ＧＮ
Ｄに短絡している。
【０１０９】この時、内部電源電位ＶＰＰと中間電位Ｖ
ＨＡＬＦが共に接地電位ＶＧＮＤになっていないときで
も、容量素子Ｃ１，Ｃ２の接続点である中間ノードを接
地点ＧＮＤに強制的に短絡（初期化）することにより、
内部電源生成回路１１の内部電源ノードの電位も、容量
カップリングにより接地電位ＶＧＮＤまで強制的に引き
戻されることになる。
ＨＡＬＦが共に接地電位ＶＧＮＤになっていないときで
も、容量素子Ｃ１，Ｃ２の接続点である中間ノードを接
地点ＧＮＤに強制的に短絡（初期化）することにより、
内部電源生成回路１１の内部電源ノードの電位も、容量
カップリングにより接地電位ＶＧＮＤまで強制的に引き
戻されることになる。
【０１１０】また、外部電源電位ＶＣＣを立ち下げた後
に、仮に、中間ノードが負になったとしても、外部電源
電位ＶＣＣの立ち上げ後には、中間ノードを接地電位Ｖ
ＧＮＤに戻すため、ＰＮ接合が順バイアスされることに
よるバイポーラアクションを引き起こすことがない。
に、仮に、中間ノードが負になったとしても、外部電源
電位ＶＣＣの立ち上げ後には、中間ノードを接地電位Ｖ
ＧＮＤに戻すため、ＰＮ接合が順バイアスされることに
よるバイポーラアクションを引き起こすことがない。
【０１１１】また、外部電源の投入後、最初に、特定ノ
ードを接地点ＧＮＤに短絡しているため、外部電源の遮
断から投入までの期間に関係なく、内部電源電位ＶＰＰ
は、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎
回、安定して内部電源電位ＶＰＰを確定できる。
ードを接地点ＧＮＤに短絡しているため、外部電源の遮
断から投入までの期間に関係なく、内部電源電位ＶＰＰ
は、常に、接地電位ＶＧＮＤから設定値まで上昇し、毎
回、安定して内部電源電位ＶＰＰを確定できる。
【０１１２】このように、本実施の形態に関わる電位初
期化回路においても、図８に示すように、外部電源電位
ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベ
ルに関係なく、外部電源電位ＶＣＣを立ち上げてから一
定期間後に、内部電源電位ＶＰＰを安定的に設定値に確
定することができる。
期化回路においても、図８に示すように、外部電源電位
ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレベ
ルに関係なく、外部電源電位ＶＣＣを立ち上げてから一
定期間後に、内部電源電位ＶＰＰを安定的に設定値に確
定することができる。
【０１１３】［第５実施の形態］図９は、本発明の第５
実施の形態に関わる電位初期化回路を示している。
実施の形態に関わる電位初期化回路を示している。
【０１１４】内部電源生成回路１１は、内部電源電位Ｖ
ＰＰを生成する。内部電源生成回路１１の内部電源ノー
ドと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安
定化させるための容量素子Ｃ１，Ｃ２が接続される。容
量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電
位生成回路１５が接続される。中間電位生成回路１５
は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに
与える。
ＰＰを生成する。内部電源生成回路１１の内部電源ノー
ドと接地点ＧＮＤとの間には、内部電源電位ＶＰＰを安
定化させるための容量素子Ｃ１，Ｃ２が接続される。容
量素子Ｃ１，Ｃ２の接続点（中間ノード）には、中間電
位生成回路１５が接続される。中間電位生成回路１５
は、中間電位ＶＨＡＬＦを生成し、これを中間ノードに
与える。
【０１１５】内部電源生成回路１１の内部電源ノードと
接地点ＧＮＤとの間には、その内部電源ノードを接地点
ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ
１２と、ゲートに外部電源電位ＶＣＣが印加されるＮチ
ャネルＭＯＳトランジスタ１４とが直列に接続されてい
る。ＮチャネルＭＯＳトランジスタ１２のゲートには、
初期化制御信号ＰＷＲＯＮ５がインバータ１３を経由し
た後に入力される。
接地点ＧＮＤとの間には、その内部電源ノードを接地点
ＧＮＤに短絡するためのＮチャネルＭＯＳトランジスタ
１２と、ゲートに外部電源電位ＶＣＣが印加されるＮチ
ャネルＭＯＳトランジスタ１４とが直列に接続されてい
る。ＮチャネルＭＯＳトランジスタ１２のゲートには、
初期化制御信号ＰＷＲＯＮ５がインバータ１３を経由し
た後に入力される。
【０１１６】初期化制御信号ＰＷＲＯＮ５は、外部電源
が投入された後、一定期間のみ、“Ｌ”となる信号であ
る。即ち、外部電源が投入された後の一定期間は、Ｎチ
ャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”と
なり、ＮチャネルＭＯＳトランジスタ１２がオン状態と
なる。
が投入された後、一定期間のみ、“Ｌ”となる信号であ
る。即ち、外部電源が投入された後の一定期間は、Ｎチ
ャネルＭＯＳトランジスタ１２のゲート電位が“Ｈ”と
なり、ＮチャネルＭＯＳトランジスタ１２がオン状態と
なる。
【０１１７】従って、内部電源生成回路１１の内部電源
ノードは、接地点ＧＮＤに短絡され、その内部電源ノー
ドの電位は、強制的に、接地電位ＶＧＮＤに設定され
る。
ノードは、接地点ＧＮＤに短絡され、その内部電源ノー
ドの電位は、強制的に、接地電位ＶＧＮＤに設定され
る。
【０１１８】また、容量素子Ｃ１，Ｃ２の接続点である
中間ノードと接地点ＧＮＤとの間には、その中間ノード
を接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトラ
ンジスタ１７が接続されている。ＮチャネルＭＯＳトラ
ンジスタ１７のゲートには、初期化制御信号ＰＷＲＯＮ
５がインバータ１６を経由した後に入力される。
中間ノードと接地点ＧＮＤとの間には、その中間ノード
を接地点ＧＮＤに短絡するためのＮチャネルＭＯＳトラ
ンジスタ１７が接続されている。ＮチャネルＭＯＳトラ
ンジスタ１７のゲートには、初期化制御信号ＰＷＲＯＮ
５がインバータ１６を経由した後に入力される。
【０１１９】初期化制御信号ＰＷＲＯＮ５は、外部電源
が投入された後、一定期間のみ、“Ｌ”となるため、容
量素子Ｃ１，Ｃ２の接続点である中間ノードは、接地点
ＧＮＤに短絡され、その中間ノードの電位は、強制的
に、接地電位ＶＧＮＤに設定される。
が投入された後、一定期間のみ、“Ｌ”となるため、容
量素子Ｃ１，Ｃ２の接続点である中間ノードは、接地点
ＧＮＤに短絡され、その中間ノードの電位は、強制的
に、接地電位ＶＧＮＤに設定される。
【０１２０】このような電位初期化回路によれば、内部
電源生成回路１１の内部電源ノード及び容量素子Ｃ１，
Ｃ２の接続点である中間ノードは、共に、外部電源が投
入された後、最初に、接地点ＧＮＤに短絡される。
電源生成回路１１の内部電源ノード及び容量素子Ｃ１，
Ｃ２の接続点である中間ノードは、共に、外部電源が投
入された後、最初に、接地点ＧＮＤに短絡される。
【０１２１】従って、外部電源の遮断から投入までの期
間に関係なく、内部電源電位ＶＰＰは、常に、接地電位
ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電
源電位ＶＰＰを確定できる。また、外部電源電位ＶＣＣ
の立ち上げ後に中間ノードを接地電位ＶＧＮＤに戻すた
め、ＰＮ接合が順バイアスされることによるバイポーラ
アクションを引き起こすこともない。
間に関係なく、内部電源電位ＶＰＰは、常に、接地電位
ＶＧＮＤから設定値まで上昇し、毎回、安定して内部電
源電位ＶＰＰを確定できる。また、外部電源電位ＶＣＣ
の立ち上げ後に中間ノードを接地電位ＶＧＮＤに戻すた
め、ＰＮ接合が順バイアスされることによるバイポーラ
アクションを引き起こすこともない。
【０１２２】このように、本実施の形態に関わる電位初
期化回路においても、図１０に示すように、外部電源電
位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレ
ベルに関係なく、外部電源電位ＶＣＣを立ち上げてから
一定期間後に、内部電源電位ＶＰＰを安定的に設定値に
確定することができる。
期化回路においても、図１０に示すように、外部電源電
位ＶＣＣの立ち上げ時における内部電源電位ＶＰＰのレ
ベルに関係なく、外部電源電位ＶＣＣを立ち上げてから
一定期間後に、内部電源電位ＶＰＰを安定的に設定値に
確定することができる。
【０１２３】なお、本実施の形態に関わる電位初期化回
路は、内部電源ノードと中間ノードの電流リークのバラ
ンスが悪い場合や、中間電位生成回路１５の出力電位
（中間電位）の設定値が内部電源電位ＶＰＰの設定値の
半分でない場合などに有効である。即ち、本実施の形態
に関わる電位初期化回路によれば、外部電源電位ＶＣＣ
を立ち下げた後の内部電源電位ＶＰＰと中間電位ＶＨＡ
ＬＨの電流リークや電位の不均衡によらず、毎回、安定
して内部電源電位ＶＰＰを確定できる。
路は、内部電源ノードと中間ノードの電流リークのバラ
ンスが悪い場合や、中間電位生成回路１５の出力電位
（中間電位）の設定値が内部電源電位ＶＰＰの設定値の
半分でない場合などに有効である。即ち、本実施の形態
に関わる電位初期化回路によれば、外部電源電位ＶＣＣ
を立ち下げた後の内部電源電位ＶＰＰと中間電位ＶＨＡ
ＬＨの電流リークや電位の不均衡によらず、毎回、安定
して内部電源電位ＶＰＰを確定できる。
【０１２４】［第６実施の形態］本実施の形態は、内部
電源ノード又は中間ノードを接地電位ＶＧＮＤに短絡す
る動作方法に関するもので、上述の第１乃至第５実施の
形態に関わる全ての電位初期化回路に適用できるもので
ある。
電源ノード又は中間ノードを接地電位ＶＧＮＤに短絡す
る動作方法に関するもので、上述の第１乃至第５実施の
形態に関わる全ての電位初期化回路に適用できるもので
ある。
【０１２５】上述の第１乃至第５実施の形態では、外部
電源電位ＶＣＣの立ち上げ後に内部電源ノード又は中間
ノードを接地電位ＶＧＮＤに短絡することを前提として
説明した。これは、例えば、内部電源電位ＶＣＣの立ち
上がりを検出するとパルス信号を出力する回路により実
現できる。
電源電位ＶＣＣの立ち上げ後に内部電源ノード又は中間
ノードを接地電位ＶＧＮＤに短絡することを前提として
説明した。これは、例えば、内部電源電位ＶＣＣの立ち
上がりを検出するとパルス信号を出力する回路により実
現できる。
【０１２６】これに対し、本実施の形態では、外部電源
電位ＶＣＣを立ち下げる段階において、内部電源ノード
又は中間ノードを接地電位ＶＧＮＤに短絡するための動
作方法を提案する。これは、例えば、内部電源電位ＶＩ
ＮＴが所定のレベルを下回ったときに、短絡用のＮチャ
ネルＭＯＳトランジスタを一時的にオン状態にするよう
な回路により実現できる。
電位ＶＣＣを立ち下げる段階において、内部電源ノード
又は中間ノードを接地電位ＶＧＮＤに短絡するための動
作方法を提案する。これは、例えば、内部電源電位ＶＩ
ＮＴが所定のレベルを下回ったときに、短絡用のＮチャ
ネルＭＯＳトランジスタを一時的にオン状態にするよう
な回路により実現できる。
【０１２７】具体的には、上述の第１乃至第５実施の形
態に関わる電位初期化回路に使用する初期化制御信号Ｐ
ＷＲＯＮ１〜ＰＷＲＯＮ５のレベルに関して、内部電源
電位ＶＩＮＴが１．６Ｖを超えるとき、初期化制御信号
ＰＷＲＯＮ１〜ＰＷＲＯＮ５が“Ｈ”レベル、内部電源
電位ＶＩＮＴが１．６Ｖを下回るとき、初期化制御信号
ＰＷＲＯＮ１〜ＰＷＲＯＮ５が“Ｌ”レベルとなるよう
な回路を用意する。
態に関わる電位初期化回路に使用する初期化制御信号Ｐ
ＷＲＯＮ１〜ＰＷＲＯＮ５のレベルに関して、内部電源
電位ＶＩＮＴが１．６Ｖを超えるとき、初期化制御信号
ＰＷＲＯＮ１〜ＰＷＲＯＮ５が“Ｈ”レベル、内部電源
電位ＶＩＮＴが１．６Ｖを下回るとき、初期化制御信号
ＰＷＲＯＮ１〜ＰＷＲＯＮ５が“Ｌ”レベルとなるよう
な回路を用意する。
【０１２８】この場合、図１１に示すように、緩やか
に、外部電源電位ＶＣＣを立ち下げれば、内部電源電位
ＶＩＮＴが１．６Ｖを下回ったところで、初期化制御信
号ＰＷＲＯＮ１〜ＰＷＲＯＮ５が立ち下がるため、短絡
用のＮチャネルＭＯＳトランジスタが一時的にオン状態
となり、内部電源ノード及び中間ノードが接地電位ＶＧ
ＮＤに初期化される。
に、外部電源電位ＶＣＣを立ち下げれば、内部電源電位
ＶＩＮＴが１．６Ｖを下回ったところで、初期化制御信
号ＰＷＲＯＮ１〜ＰＷＲＯＮ５が立ち下がるため、短絡
用のＮチャネルＭＯＳトランジスタが一時的にオン状態
となり、内部電源ノード及び中間ノードが接地電位ＶＧ
ＮＤに初期化される。
【０１２９】この後、外部電源電位ＶＣＣ及び全ての内
部電源電位ＶＩＮＴ，ＶＰＰが接地電位ＶＧＮＤとな
る。
部電源電位ＶＩＮＴ，ＶＰＰが接地電位ＶＧＮＤとな
る。
【０１３０】このように、外部電源電位ＶＣＣの立ち下
げ時に、内部電源ノード及び中間ノードを強制的に接地
電位ＶＧＮＤに戻すこともでき、この場合においても、
上述の第１乃至第５実施の形態と同様の効果を得ること
ができる。即ち、外部電源電位ＶＣＣを立ち上げてから
一定期間後に、内部電源電位ＶＰＰを安定的に設定値に
確定することができる。
げ時に、内部電源ノード及び中間ノードを強制的に接地
電位ＶＧＮＤに戻すこともでき、この場合においても、
上述の第１乃至第５実施の形態と同様の効果を得ること
ができる。即ち、外部電源電位ＶＣＣを立ち上げてから
一定期間後に、内部電源電位ＶＰＰを安定的に設定値に
確定することができる。
【０１３１】
【発明の効果】以上、説明したように、本発明によれ
ば、外部電源の投入後、最初に、半導体集積回路内の特
定ノード（例えば、内部電源ノード）を接地点ＧＮＤに
短絡（初期化）することにより、又は、外部電源の遮断
時に、簡単な方法で、半導体集積回路内の特定ノードを
接地点ＧＮＤに短絡することにより、外部電源の投入後
における特定ノードの電位の確定を、外部電源電位の立
ち下げから立ち上げまでの期間にかかわらず、正確かつ
安定に行うことができる。
ば、外部電源の投入後、最初に、半導体集積回路内の特
定ノード（例えば、内部電源ノード）を接地点ＧＮＤに
短絡（初期化）することにより、又は、外部電源の遮断
時に、簡単な方法で、半導体集積回路内の特定ノードを
接地点ＧＮＤに短絡することにより、外部電源の投入後
における特定ノードの電位の確定を、外部電源電位の立
ち下げから立ち上げまでの期間にかかわらず、正確かつ
安定に行うことができる。
【図１】本発明の第１実施の形態に関わる電位初期化回
路を示す図。
路を示す図。
【図２】本発明の第２実施の形態に関わる電位初期化回
路を示す図。
路を示す図。
【図３】図１又は図２の電位初期化回路を有する場合の
電位波形を示す図。
電位波形を示す図。
【図４】図１又は図２の電位初期化回路を有しない場合
の電位波形を示す図。
の電位波形を示す図。
【図５】本発明の第３実施の形態に関わる電位初期化回
路を示す図。
路を示す図。
【図６】図５の電位初期化回路を有する場合の電位波形
を示す図。
を示す図。
【図７】本発明の第４実施の形態に関わる電位初期化回
路を示す図。
路を示す図。
【図８】図７の電位初期化回路を有する場合の電位波形
を示す図。
を示す図。
【図９】本発明の第５実施の形態に関わる電位初期化回
路を示す図。
路を示す図。
【図１０】図９の電位初期化回路を有する場合の電位波
形を示す図。
形を示す図。
【図１１】本発明の第６実施の形態に関わる電位波形を
示す図。
示す図。
【図１２】電源遮断後にリークパスとなるトランジスタ
を示す図。
を示す図。
【図１３】従来の内部電源生成回路の一例を示す図。
【図１４】図１２のトランジスタを有する場合のＶＩＮ
Ｔ１の変化を示す図。
Ｔ１の変化を示す図。
【図１５】図１２のトランジスタを有する場合のＶＩＮ
Ｔ２の変化を示す図。
Ｔ２の変化を示す図。
【図１６】図１２のトランジスタを有しない場合の電位
変化を示す図。
変化を示す図。
【図１７】基準電位と内部電源電位を使って負電位を生
成する回路を示す図。
成する回路を示す図。
【図１８】図１７の回路における理想的な電位波形を示
す図。
す図。
【図１９】図１７の回路においてＶＢＢが設定値を超え
る場合を示す図。
る場合を示す図。
【図２０】電源間容量素子と中間電位生成回路を示す
図。
図。
【図２１】図２０の回路のＶＰＰ、ＶＨＡＬＨをＶＧＮ
Ｄから立ち上げた時の波形図。
Ｄから立ち上げた時の波形図。
【図２２】ＶＣＣ立ち下げ後のＶＰＰ、ＶＨＡＬＨの電
位波形の第１例を示す図。
位波形の第１例を示す図。
【図２３】ＶＣＣ立ち下げ後のＶＰＰ、ＶＨＡＬＨの電
位波形の第２例を示す図。
位波形の第２例を示す図。
【図２４】図２３の状態でＶＣＣを立ち上げた時のＶＰ
Ｐ、ＶＨＡＬＨの変化を示す図。
Ｐ、ＶＨＡＬＨの変化を示す図。
【図２５】ＶＣＣ立ち下げ後のＶＰＰ、ＶＨＡＬＨの電
位波形の第３例を示す図。
位波形の第３例を示す図。
【図２６】図２５の状態でＶＣＣを立ち上げた時のＶＰ
Ｐ、ＶＨＡＬＨの変化を示す図。
Ｐ、ＶＨＡＬＨの変化を示す図。
１１，１１Ａ，１１Ｃ ：内部電源生成回路、
１１Ｂ ：ＶＢＢ生成回路、１
２，１４，１７ ：ＮチャネルＭＯＳトラ
ンジスタ、１３，１６ ：インバー
タ、１５ ：中間電位生成回
路、２１ ：ＶＢＢポンプ回
路、２２，２２’ ：差動アンプ、Ｒ
１，Ｒ２，Ｒ１’，Ｒ２’ ：抵抗素子、Ｃ１，Ｃ２
：容量素子、Ｐ１，Ｐ１’
：ＰチャネルＭＯＳトランジスタ。
１１Ｂ ：ＶＢＢ生成回路、１
２，１４，１７ ：ＮチャネルＭＯＳトラ
ンジスタ、１３，１６ ：インバー
タ、１５ ：中間電位生成回
路、２１ ：ＶＢＢポンプ回
路、２２，２２’ ：差動アンプ、Ｒ
１，Ｒ２，Ｒ１’，Ｒ２’ ：抵抗素子、Ｃ１，Ｃ２
：容量素子、Ｐ１，Ｐ１’
：ＰチャネルＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｂ Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 17/687 Ｚ Ｆターム(参考） 5B015 HH05 JJ11 KB74 RR04 5B024 AA15 BA29 CA07 EA01 5B025 AD09 AE09 5F038 AC10 AC14 BB04 BB07 BH03 BH07 BH19 CA07 CD02 EZ20 5J055 AX57 AX58 BX42 CX23 DX22 EY01 EY21 EZ10 EZ51 FX05 FX08 FX12 GX01 GX05
Claims (19)
- 【請求項１】 特定ノードを初期電位から設定電位にす
る電位生成回路と、前記特定ノードが外部電源電位を立
ち下げてから立ち上げるまでの期間内に前記初期電位に
戻り難いノードである場合に、前記外部電源電位が立ち
上がった直後に前記特定ノードを前記初期電位に強制的
に戻す電位初期化回路とを具備することを特徴とする半
導体集積回路。 - 【請求項２】 前記電位生成回路は、内部電源生成回路
であることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 前記初期電位は、接地電位であることを
特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記外部電源電位を立ち下げてから立ち
上げるまでの期間は、数ｍｓ又はそれよりも短いことを
特徴とする請求項１記載の半導体集積回路。 - 【請求項５】 前記電位初期化回路は、ＭＯＳトランジ
スタから構成されることを特徴とする請求項１記載の半
導体集積回路。 - 【請求項６】 前記特定ノードには、容量素子が接続さ
れることを特徴とする請求項１記載の半導体集積回路。 - 【請求項７】 前記容量素子は、ＭＯＳキャパシタ又は
トレンチキャパシタであることを特徴とする請求項６記
載の半導体集積回路。 - 【請求項８】 請求項１記載の半導体集積回路におい
て、さらに、前記特定ノードに接続される直列接続され
た複数の容量素子を具備し、前記電位初期化回路は、前
記外部電源電位が立ち上がった直後に前記複数の容量素
子の接続点を前記初期電位に強制的に戻すことを特徴と
する請求項１記載の半導体集積回路。 - 【請求項９】 前記特定ノードと前記複数の容量素子の
接続点は、同時に、前記初期電位に戻されることを特徴
とする請求項８記載の半導体集積回路。 - 【請求項１０】 前記複数の容量素子の接続点には、中
間電位を生成する中間電位生成回路が接続されることを
特徴とする請求項８記載の半導体集積回路。 - 【請求項１１】 特定ノードを初期電位から設定電位に
する電位生成回路と、外部電源電位又は前記外部電源電
位に基づいて生成される内部電源電位が所定のレベルを
下回ったときに前記特定ノードを前記初期電位に強制的
に戻す電位初期化回路とを具備することを特徴とする半
導体集積回路。 - 【請求項１２】 前記電位生成回路は、内部電源生成回
路であることを特徴とする請求項１１記載の半導体集積
回路。 - 【請求項１３】 前記初期電位は、接地電位であること
を特徴とする請求項１１記載の半導体集積回路。 - 【請求項１４】 前記電位初期化回路は、ＭＯＳトラン
ジスタから構成されることを特徴とする請求項１１記載
の半導体集積回路。 - 【請求項１５】 前記特定ノードには、容量素子が接続
されることを特徴とする請求項１１記載の半導体集積回
路。 - 【請求項１６】 前記容量素子は、ＭＯＳキャパシタ又
はトレンチキャパシタであることを特徴とする請求項１
５記載の半導体集積回路。 - 【請求項１７】 請求項１１記載の半導体集積回路にお
いて、さらに、前記特定ノードに接続される直列接続さ
れた複数の容量素子を具備し、前記電位初期化回路は、
前記外部電源電位又は前記外部電源電位に基づいて生成
される内部電源電位が所定のレベルを下回ったときに前
記複数の容量素子の接続点を前記初期電位に強制的に戻
すことを特徴とする請求項１１記載の半導体集積回路。 - 【請求項１８】 前記特定ノードと前記複数の容量素子
の接続点は、同時に、前記初期電位に戻されることを特
徴とする請求項１７記載の半導体集積回路。 - 【請求項１９】 前記複数の容量素子の接続点には、中
間電位を生成する中間電位生成回路が接続されることを
特徴とする請求項１７記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001005114A JP4080696B2 (ja) | 2001-01-12 | 2001-01-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001005114A JP4080696B2 (ja) | 2001-01-12 | 2001-01-12 | 半導体集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002208851A true JP2002208851A (ja) | 2002-07-26 |
| JP2002208851A5 JP2002208851A5 (ja) | 2005-08-25 |
| JP4080696B2 JP4080696B2 (ja) | 2008-04-23 |
Family
ID=18873200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001005114A Expired - Fee Related JP4080696B2 (ja) | 2001-01-12 | 2001-01-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4080696B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066018A (ja) * | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 半導体装置の中間電位生成回路 |
| JP2006190435A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | 半導体メモリ素子の内部電圧生成装置 |
| JP2008077705A (ja) * | 2006-09-19 | 2008-04-03 | Fujitsu Ltd | 半導体記憶装置 |
-
2001
- 2001-01-12 JP JP2001005114A patent/JP4080696B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066018A (ja) * | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 半導体装置の中間電位生成回路 |
| JP2006190435A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | 半導体メモリ素子の内部電圧生成装置 |
| JP4707467B2 (ja) * | 2004-12-28 | 2011-06-22 | 株式会社ハイニックスセミコンダクター | 半導体メモリ素子の内部電圧生成装置 |
| JP2008077705A (ja) * | 2006-09-19 | 2008-04-03 | Fujitsu Ltd | 半導体記憶装置 |
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| Publication number | Publication date |
|---|---|
| JP4080696B2 (ja) | 2008-04-23 |
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