JPH07312542A - リセット回路 - Google Patents
リセット回路Info
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- JPH07312542A JPH07312542A JP7014027A JP1402795A JPH07312542A JP H07312542 A JPH07312542 A JP H07312542A JP 7014027 A JP7014027 A JP 7014027A JP 1402795 A JP1402795 A JP 1402795A JP H07312542 A JPH07312542 A JP H07312542A
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- Japan
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- coupled
- supply terminal
- transistor
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 通常の動作状態のもとでの電流消費をなくし
た、集積回路装置の始動時に初期状態にリセットする回
路を提供する。 【構成】 本回路は、しきい値回路である入力段を含
み、ヒステリシス特性を有するトリガ回路である出力段
を、入力ノードA を経て動作させる。前記出力段の入力
ノードA を、コンデンサC1を介して接地し、電源VDD と
グランドGND との間に挿入されたコンデンサC5とダイオ
ード接続されたトランジスタT7との接続ノードB に、ト
ランジスタT6を介して接続する。第１トランジスタT6の
ゲート端子を、接地する。
た、集積回路装置の始動時に初期状態にリセットする回
路を提供する。 【構成】 本回路は、しきい値回路である入力段を含
み、ヒステリシス特性を有するトリガ回路である出力段
を、入力ノードA を経て動作させる。前記出力段の入力
ノードA を、コンデンサC1を介して接地し、電源VDD と
グランドGND との間に挿入されたコンデンサC5とダイオ
ード接続されたトランジスタT7との接続ノードB に、ト
ランジスタT6を介して接続する。第１トランジスタT6の
ゲート端子を、接地する。
Description
【０００１】
【産業上の利用分野】本発明は、命令信号発生回路に関
するものであり、特に、CMOS集積回路において初期状態
にリセットするための命令信号発生回路に関するもので
ある。
するものであり、特に、CMOS集積回路において初期状態
にリセットするための命令信号発生回路に関するもので
ある。
【０００２】
【従来の技術】多くの種類の集積回路装置において、装
置を装置の始動時にプリセットされた初期状態にリセッ
トする動作が必要である。例えば、メモリ装置内の論理
状態をゼロにする、またはリセットすることができる。
置を装置の始動時にプリセットされた初期状態にリセッ
トする動作が必要である。例えば、メモリ装置内の論理
状態をゼロにする、またはリセットすることができる。
【０００３】装置の外部からの特別な信号を利用できな
い場合、集積回路内で命令信号を発生し、必要なリセッ
ト動作を開始するように設計された回路を設ける必要が
ある。
い場合、集積回路内で命令信号を発生し、必要なリセッ
ト動作を開始するように設計された回路を設ける必要が
ある。
【０００４】命令回路は、装置の始動時だけでなく、電
源電圧が最少レベル以下に低下し、それによって装置の
動作に障害が生ずる場合はいつでも動作する必要があ
る。
源電圧が最少レベル以下に低下し、それによって装置の
動作に障害が生ずる場合はいつでも動作する必要があ
る。
【０００５】装置を初期動作状態にリセットする形式の
回路は、技術文献において一般には、「パワー−オン・
リセット（power-on reset）」回路と呼ばれている。か
しら文字POR も、回路名として使用されている。
回路は、技術文献において一般には、「パワー−オン・
リセット（power-on reset）」回路と呼ばれている。か
しら文字POR も、回路名として使用されている。
【０００６】パワー−オン・リセット回路は、入力電圧
信号（VDD ）が第１プリセット電圧を越えた場合に、出
力パルスを発生する。パワー−オン・リセット回路は、
ヒステリシス特性も有する。すなわち、この回路は、初
期状態のもとで自分自身をもとの状態に戻し、したがっ
て、入力電圧信号（VDD ）が設計パラメータに基づいて
決まる第２プリセット電圧以下に低下するたびごとに、
新たなパルスを発生することができる。
信号（VDD ）が第１プリセット電圧を越えた場合に、出
力パルスを発生する。パワー−オン・リセット回路は、
ヒステリシス特性も有する。すなわち、この回路は、初
期状態のもとで自分自身をもとの状態に戻し、したがっ
て、入力電圧信号（VDD ）が設計パラメータに基づいて
決まる第２プリセット電圧以下に低下するたびごとに、
新たなパルスを発生することができる。
【０００７】この回路は、装置の始動時に集積回路にお
いて自動的にリセットパルスを発生する内部発生器とし
て、ただちに機能するようになる。
いて自動的にリセットパルスを発生する内部発生器とし
て、ただちに機能するようになる。
【０００８】パワー−オン・リセット回路は、電源電圧
の上昇ランプまたは下降ランプを読み取り、そのランプ
上のプリセット点においてパルスを発生する回路であ
る。
の上昇ランプまたは下降ランプを読み取り、そのランプ
上のプリセット点においてパルスを発生する回路であ
る。
【０００９】この形式の回路の基本的な特徴は、次のよ
うなものである。
うなものである。
【００１０】リセットパルスは、電源電圧の上昇および
降下時間とは独立に発生されなければならない。これら
の時間は、数１０ミリ秒から数ナノ秒の間で変化する。
さらに、この形式の回路は、最終プリセット値に落ちつ
くまでの間、より大きく変動する入力波形に正確に応答
しなければならない。
降下時間とは独立に発生されなければならない。これら
の時間は、数１０ミリ秒から数ナノ秒の間で変化する。
さらに、この形式の回路は、最終プリセット値に落ちつ
くまでの間、より大きく変動する入力波形に正確に応答
しなければならない。
【００１１】この回路が新たなパルスを発生できるまで
に必要な再短時間を、「回復時間（recovery time ）」
と呼ぶ。
に必要な再短時間を、「回復時間（recovery time ）」
と呼ぶ。
【００１２】電源電圧が低下し、新たなパルスが再発生
するのに必要な時間を、「最短VDDブレーク時間（minim
um VDD break time）」と呼ぶ。
するのに必要な時間を、「最短VDDブレーク時間（minim
um VDD break time）」と呼ぶ。
【００１３】最少電流消費量は、装置がいわゆる待機状
態にある場合に重要であり、このことは、CMOS装置に関
して特に重要である。電源電圧（VDD ）が安定している
間は、CMOS装置が通常のように動作しているときに、PO
R 回路は、いわゆる待機状態にある。
態にある場合に重要であり、このことは、CMOS装置に関
して特に重要である。電源電圧（VDD ）が安定している
間は、CMOS装置が通常のように動作しているときに、PO
R 回路は、いわゆる待機状態にある。
【００１４】電源電圧が低下してPOR 回路が新たなリセ
ットパルスを装置に発生する低しきい値電圧を、「最低
VDD バンプ（minimum VDD bump）」と呼ぶ。実際には、
電源電圧が装置が正しい初期状態を維持しているとはも
はや言えない最低値以下に低下したときに、新たなパワ
ー−オン・パルスを発生しなければならない。
ットパルスを装置に発生する低しきい値電圧を、「最低
VDD バンプ（minimum VDD bump）」と呼ぶ。実際には、
電源電圧が装置が正しい初期状態を維持しているとはも
はや言えない最低値以下に低下したときに、新たなパワ
ー−オン・パルスを発生しなければならない。
【００１５】
【発明が解決しようとする課題】この形式の回路の欠点
の一つは、最短VDD ブレーク時間や最低VDD バンプのよ
うな特性を達成すると同時に、待機状態で電流が流れな
いパワー−オン・リセット回路を設けるのが困難なこと
である。
の一つは、最短VDD ブレーク時間や最低VDD バンプのよ
うな特性を達成すると同時に、待機状態で電流が流れな
いパワー−オン・リセット回路を設けるのが困難なこと
である。
【００１６】これらの要求を満たすために、当業者は、
種々の形式の装置に組み合わされた種々の技術による多
数のパワー−オン・リセット回路を考案し、実現してき
た。
種々の形式の装置に組み合わされた種々の技術による多
数のパワー−オン・リセット回路を考案し、実現してき
た。
【００１７】CMOS技術による従来例が、例えば、米国特
許明細書第４８８８４９７号に記載されている。
許明細書第４８８８４９７号に記載されている。
【００１８】複数の技術を使用した従来例が、本出願人
の欧州特許出願公開明細書第９２８３０３３６．１号に
示されている。
の欧州特許出願公開明細書第９２８３０３３６．１号に
示されている。
【００１９】本発明の一実施例において、パワー−オン
・リセット回路は、装置電源電圧を入力信号とするしき
い値回路を具える。このしきい値回路の後段にヒステリ
シス特性を有するトリガ回路を接続し、その後段に一般
にトリガ回路が発生した信号のエッジを作るインバータ
か、パルス急峻化装置（pulses steeper）である出力信
号の成形に関する回路を接続して、出力信号を発生させ
る。
・リセット回路は、装置電源電圧を入力信号とするしき
い値回路を具える。このしきい値回路の後段にヒステリ
シス特性を有するトリガ回路を接続し、その後段に一般
にトリガ回路が発生した信号のエッジを作るインバータ
か、パルス急峻化装置（pulses steeper）である出力信
号の成形に関する回路を接続して、出力信号を発生させ
る。
【００２０】本発明の目的の一つは、集積回路装置に、
待機状態における電流の消費を無くした初期状態にリセ
ットするパワー−オン・リセット回路を設けることであ
る。すなわち、電源電圧が装置の正確な動作が安定する
レベルである場合、最少量の電流しか必要としないパワ
ー−オン・リセット回路を提供することである。
待機状態における電流の消費を無くした初期状態にリセ
ットするパワー−オン・リセット回路を設けることであ
る。すなわち、電源電圧が装置の正確な動作が安定する
レベルである場合、最少量の電流しか必要としないパワ
ー−オン・リセット回路を提供することである。
【００２１】本発明の他の目的は、CMOS技術によって実
現することができ、EPROM メモリ装置において使用可能
なPOR 回路を設け、この回路を組み込んだ装置の全ての
動的始動状態のもとで迅速で確実な動作を得ることであ
る。
現することができ、EPROM メモリ装置において使用可能
なPOR 回路を設け、この回路を組み込んだ装置の全ての
動的始動状態のもとで迅速で確実な動作を得ることであ
る。
【００２２】
【課題を解決するための手段】本発明の他の実施例は、
ゼロからプリセット値まで可変の電源電圧の発生器に結
合するために第１電源端子と第２電源端子との間に配置
された集積回路装置を、初期状態にリセットするリセッ
ト回路である。本リセット回路は、第１電源端子および
第２電源端子に各々結合された第１入力端子および第２
入力端子を有する入力段と、出力端子とを含む。この入
力段は、前記電源電圧がプリセットしきい値を越えた場
合に出力段を動作させるように設計されたしきい値回路
である。本リセット回路は、命令信号を発生するヒステ
リシス特性を有する入力ノードと、前記第２電源端子に
結合された正帰還ループとを有し、前記入力段の前記出
力端子を前記入力ノードに結合した出力段をさらに含
む。本リセット回路は、前記入力ノードと前記第２電源
端子との間に結合され、前記入力ノードを前記第２電源
端子に結合する第１容量性素子をさらに含む。本リセッ
ト回路は、第２ノードと前記入力ノードとの間に結合さ
れた第１トランジスタも有する。この第１トランジスタ
は、前記第２電源端子に結合された命令端子を有する。
本リセット回路は、前記第２ノードと前記第１電源端子
との間に結合された第２容量性素子も有する。さらに、
本リセット回路は、前記第２ノードと前記第２電源端子
との間に結合され、前記第２ノードに結合された命令端
子を有する第２トランジスタを有する。
ゼロからプリセット値まで可変の電源電圧の発生器に結
合するために第１電源端子と第２電源端子との間に配置
された集積回路装置を、初期状態にリセットするリセッ
ト回路である。本リセット回路は、第１電源端子および
第２電源端子に各々結合された第１入力端子および第２
入力端子を有する入力段と、出力端子とを含む。この入
力段は、前記電源電圧がプリセットしきい値を越えた場
合に出力段を動作させるように設計されたしきい値回路
である。本リセット回路は、命令信号を発生するヒステ
リシス特性を有する入力ノードと、前記第２電源端子に
結合された正帰還ループとを有し、前記入力段の前記出
力端子を前記入力ノードに結合した出力段をさらに含
む。本リセット回路は、前記入力ノードと前記第２電源
端子との間に結合され、前記入力ノードを前記第２電源
端子に結合する第１容量性素子をさらに含む。本リセッ
ト回路は、第２ノードと前記入力ノードとの間に結合さ
れた第１トランジスタも有する。この第１トランジスタ
は、前記第２電源端子に結合された命令端子を有する。
本リセット回路は、前記第２ノードと前記第１電源端子
との間に結合された第２容量性素子も有する。さらに、
本リセット回路は、前記第２ノードと前記第２電源端子
との間に結合され、前記第２ノードに結合された命令端
子を有する第２トランジスタを有する。
【００２３】本発明の他の実施例において、前記第１ト
ランジスタは、N-チャネル型のナチュラルタイプのもの
である。本発明の他の実施例において、前記第２トラン
ジスタは、N-チャネル型のものであり、前記第２ノード
と前記第２電源端子との間にソースおよびドレイン端子
によって結合されている。本発明の他の実施例におい
て、前記第１トランジスタは、前記第２トランジスタの
動作しきい値より低い動作しきい値を有する。本発明の
他の実施例において、前記第１容量性素子を、前記出力
段の前記入力ノードと、第２電源端子との間に接続し
た。本発明の他の実施例において、第１および第２容量
性素子の双方は、コンデンサである。本発明によるリセ
ット回路の他の実施例において、前記入力段は、前記第
１電源端子と前記第２電源端子との間に直列に配置され
た第３トランジスタおよび第３容量性素子と、前記第１
電源端子と前記第２電源端子との間に直列に電流ミラー
配置に配置され、第１電源端子に接続されたゲート端子
を有する第４トランジスタおよび第５トランジスタと、
前記第１電源端子と前記出力段の前記入力ノードとの間
に結合され、ゲート端子を前記第４トランジスタと前記
第５トランジスタとの間の第３ノードに結合した第６ト
ランジスタと、前記第３ノードと前記第１電源端子との
間に結合された第４容量性素子とをさらに含む。本発明
の他の実施例において、前記第３容量性素子および前記
第４容量性素子の双方はコンデンサであり、前記第４ト
ランジスタおよび前記第６トランジスタの双方はナチュ
ラルタイプのものである。本発明の他の実施例におい
て、前記出力段が、前記入力ノードと出力ノードとの間
に結合された第１インバータ回路をさらに含み、前記出
力ノードを、第５容量性素子を介して前記第１電源端子
に結合し、前記入力ノードと前記第２電源端子との間に
配置された第７トランジスタのゲート端子にさらに結合
した。本発明の他の実施例において、前記第５容量性素
子はコンデンサであり、前記第７トランジスタはナチュ
ラルタイプのものである。本発明の他の実施例におい
て、リセット回路は、前記出力ノードに縦続に結合され
た第２インバータおよび第３インバータをさらに具え
る。本発明の他の実施例において、リセット回路にCMOS
技術を使用した。
ランジスタは、N-チャネル型のナチュラルタイプのもの
である。本発明の他の実施例において、前記第２トラン
ジスタは、N-チャネル型のものであり、前記第２ノード
と前記第２電源端子との間にソースおよびドレイン端子
によって結合されている。本発明の他の実施例におい
て、前記第１トランジスタは、前記第２トランジスタの
動作しきい値より低い動作しきい値を有する。本発明の
他の実施例において、前記第１容量性素子を、前記出力
段の前記入力ノードと、第２電源端子との間に接続し
た。本発明の他の実施例において、第１および第２容量
性素子の双方は、コンデンサである。本発明によるリセ
ット回路の他の実施例において、前記入力段は、前記第
１電源端子と前記第２電源端子との間に直列に配置され
た第３トランジスタおよび第３容量性素子と、前記第１
電源端子と前記第２電源端子との間に直列に電流ミラー
配置に配置され、第１電源端子に接続されたゲート端子
を有する第４トランジスタおよび第５トランジスタと、
前記第１電源端子と前記出力段の前記入力ノードとの間
に結合され、ゲート端子を前記第４トランジスタと前記
第５トランジスタとの間の第３ノードに結合した第６ト
ランジスタと、前記第３ノードと前記第１電源端子との
間に結合された第４容量性素子とをさらに含む。本発明
の他の実施例において、前記第３容量性素子および前記
第４容量性素子の双方はコンデンサであり、前記第４ト
ランジスタおよび前記第６トランジスタの双方はナチュ
ラルタイプのものである。本発明の他の実施例におい
て、前記出力段が、前記入力ノードと出力ノードとの間
に結合された第１インバータ回路をさらに含み、前記出
力ノードを、第５容量性素子を介して前記第１電源端子
に結合し、前記入力ノードと前記第２電源端子との間に
配置された第７トランジスタのゲート端子にさらに結合
した。本発明の他の実施例において、前記第５容量性素
子はコンデンサであり、前記第７トランジスタはナチュ
ラルタイプのものである。本発明の他の実施例におい
て、リセット回路は、前記出力ノードに縦続に結合され
た第２インバータおよび第３インバータをさらに具え
る。本発明の他の実施例において、リセット回路にCMOS
技術を使用した。
【００２４】本発明の他の実施例は、電源から電源電圧
を受ける第１電源端子と電源から基準電圧を受ける第２
電源端子とを有する受電回路を、通常に動作させる第１
状態とリセットする第２状態とを有する出力信号を発生
するリセット回路として構成されている。本リセット回
路は、制御信号に応答し、前記制御信号を受ける制御ノ
ードと、前記制御信号に従って出力信号を発生する出力
ノードとを有する出力段をさらに含む。本リセット回路
は、前記制御ノードに結合された第１端と、前記第２電
源端子に結合された第２端とを有する第１コンデンサを
さらに含む。本リセット回路は、前記電源電圧と前記基
準電圧との電位差に応答し、前記第１電源端子に結合さ
れた入力端子と前記制御ノードに結合された充電端子と
を有し、前記電位差が第１のプリセット値より増加した
場合に前記第１コンデンサを充電する充電段と、前記電
位差に応答し、前記第１電源端子に結合された入力端子
と前記制御ノードに結合された放電端子とを有し、前記
電位差が第２のプリセット値より減少した場合に前記第
１コンデンサを放電する放電段とをさらに含む。
を受ける第１電源端子と電源から基準電圧を受ける第２
電源端子とを有する受電回路を、通常に動作させる第１
状態とリセットする第２状態とを有する出力信号を発生
するリセット回路として構成されている。本リセット回
路は、制御信号に応答し、前記制御信号を受ける制御ノ
ードと、前記制御信号に従って出力信号を発生する出力
ノードとを有する出力段をさらに含む。本リセット回路
は、前記制御ノードに結合された第１端と、前記第２電
源端子に結合された第２端とを有する第１コンデンサを
さらに含む。本リセット回路は、前記電源電圧と前記基
準電圧との電位差に応答し、前記第１電源端子に結合さ
れた入力端子と前記制御ノードに結合された充電端子と
を有し、前記電位差が第１のプリセット値より増加した
場合に前記第１コンデンサを充電する充電段と、前記電
位差に応答し、前記第１電源端子に結合された入力端子
と前記制御ノードに結合された放電端子とを有し、前記
電位差が第２のプリセット値より減少した場合に前記第
１コンデンサを放電する放電段とをさらに含む。
【００２５】本発明の他の実施例は、電源から電源電圧
を受ける第１電源端子と電源から基準電圧を受ける第２
電源端子とを有する受電回路を、通常に動作させる第１
状態とリセットする第２状態とを有する出力信号を、制
御信号に応答し、前記制御信号を受ける制御ノードと前
記出力信号を出力する出力ノードとを有する出力段によ
って発生する方法である。本方法は、（Ａ）前記第１電
源端子と前記第２電源端子との電位差の減少を検出する
段階と、（Ｂ）前記制御ノードおよび前記第２電源端子
に各々結合されたドレインおよびゲートを有するトラン
ジスタのソースを接地電位以下に降下させ、前記トラン
ジスタをターンオンする段階と、（Ｃ）前記制御ノード
に制御信号を供給する充電されたキャパシタを前記トラ
ンジスタによって放電する段階と、（Ｄ）前記キャパシ
タの両端間の電位差が、第１のプリセットしきい値より
小さい場合、前記第２状態の出力信号を出力する段階と
を含む。
を受ける第１電源端子と電源から基準電圧を受ける第２
電源端子とを有する受電回路を、通常に動作させる第１
状態とリセットする第２状態とを有する出力信号を、制
御信号に応答し、前記制御信号を受ける制御ノードと前
記出力信号を出力する出力ノードとを有する出力段によ
って発生する方法である。本方法は、（Ａ）前記第１電
源端子と前記第２電源端子との電位差の減少を検出する
段階と、（Ｂ）前記制御ノードおよび前記第２電源端子
に各々結合されたドレインおよびゲートを有するトラン
ジスタのソースを接地電位以下に降下させ、前記トラン
ジスタをターンオンする段階と、（Ｃ）前記制御ノード
に制御信号を供給する充電されたキャパシタを前記トラ
ンジスタによって放電する段階と、（Ｄ）前記キャパシ
タの両端間の電位差が、第１のプリセットしきい値より
小さい場合、前記第２状態の出力信号を出力する段階と
を含む。
【００２６】本発明の他の実施例は、前記キャパシタの
両端間の電位差が、第２のプリセットしきい値より大き
い場合、前記第１状態の出力信号を出力する段階を含
む。本発明の他の実施例は、前記制御ノードに前記制御
信号を供給する前記キャパシタを充電する段階を含む。
本発明の実施例は、充電トランジスタのゲート電圧を第
３のプリセットしきい値以上に上昇させ、前記充電トラ
ンジスタによって前記キャパシタを充電させる段階を含
む。本発明の他の実施例は、抵抗素子に結合された電流
ミラーを動作させ、前記抵抗素子の両端間に前記ゲート
電圧を発生させる段階を含む。本発明の他の実施例は、
前記第１電源端子と前記第２電源端子との間の電位差が
第４のプリセットしきい値より大きい場合、前記電流ミ
ラーを不作動とし、電流消費を減少する段階を含む。
両端間の電位差が、第２のプリセットしきい値より大き
い場合、前記第１状態の出力信号を出力する段階を含
む。本発明の他の実施例は、前記制御ノードに前記制御
信号を供給する前記キャパシタを充電する段階を含む。
本発明の実施例は、充電トランジスタのゲート電圧を第
３のプリセットしきい値以上に上昇させ、前記充電トラ
ンジスタによって前記キャパシタを充電させる段階を含
む。本発明の他の実施例は、抵抗素子に結合された電流
ミラーを動作させ、前記抵抗素子の両端間に前記ゲート
電圧を発生させる段階を含む。本発明の他の実施例は、
前記第１電源端子と前記第２電源端子との間の電位差が
第４のプリセットしきい値より大きい場合、前記電流ミ
ラーを不作動とし、電流消費を減少する段階を含む。
【００２７】
【実施例】CMOS技術によって実現した本発明によるPOR
回路の一実施例の回路図を、図１に示す。この図は、入
力信号が電源電圧であるしきい値回路を有する入力段を
示す。電源ラインをグランドGND に対してVDD によって
示す。
回路の一実施例の回路図を、図１に示す。この図は、入
力信号が電源電圧であるしきい値回路を有する入力段を
示す。電源ラインをグランドGND に対してVDD によって
示す。
【００２８】入力段において、２個のP チャネルトラン
ジスタT1およびT2を、電源ラインVDD とグランドとの間
に、コンデンサC3、およびVDD にゲートを接続されたN
チャネルトランジスタT3と各々直列に配置する。
ジスタT1およびT2を、電源ラインVDD とグランドとの間
に、コンデンサC3、およびVDD にゲートを接続されたN
チャネルトランジスタT3と各々直列に配置する。
【００２９】トランジスタT1およびT2を電流ミラー配置
で互いに接続する。
で互いに接続する。
【００３０】しきい値回路は、出力段の入力ノードA と
電源ラインVDD との間に挿入されたP チャネルトランジ
スタT4をさらに含む。
電源ラインVDD との間に挿入されたP チャネルトランジ
スタT4をさらに含む。
【００３１】トランジスタT4のゲート端子を、トランジ
スタT2およびT3間の接続ノードF に接続するとともに、
コンデンサC2を介して電源ラインVDD に接続する。
スタT2およびT3間の接続ノードF に接続するとともに、
コンデンサC2を介して電源ラインVDD に接続する。
【００３２】出力段は、入力ノードとグランドとの間に
N-チャネルトランジスタT5を含む正帰還ループ内の、入
力ノードA と出力ノードU との間に挿入されたインバー
タI1を有する、ヒステリシス特性を持ったトリガ回路で
ある。
N-チャネルトランジスタT5を含む正帰還ループ内の、入
力ノードA と出力ノードU との間に挿入されたインバー
タI1を有する、ヒステリシス特性を持ったトリガ回路で
ある。
【００３３】出力ノードU を、トランジスタT5のゲート
端子に接続するとともに、コンデンサC4を介して電源ラ
インVDD に接続する。
端子に接続するとともに、コンデンサC4を介して電源ラ
インVDD に接続する。
【００３４】出力ノードU の後段には、本回路の主要な
部分ではないが、発生する信号の最適な整形を行う、２
個の縦続に接続されたインバータI2およびI3がある。従
来のパワー−オン・リセット回路と同様に、帰還ループ
を容量性素子を介して接地する。
部分ではないが、発生する信号の最適な整形を行う、２
個の縦続に接続されたインバータI2およびI3がある。従
来のパワー−オン・リセット回路と同様に、帰還ループ
を容量性素子を介して接地する。
【００３５】この場合、好適には、入力ノードA とグラ
ンドとの間にコンデンサC1を挿入する。
ンドとの間にコンデンサC1を挿入する。
【００３６】本発明の重要な特徴は、入力ノードA と、
したがってコンデンサC1の端子とを、N-チャネルトラン
ジスタT6を介して、電源ラインVDD とグランドとの間に
配置されたコンデンサC5とトランジスタT7との間の第２
のノードB に接続したことである。
したがってコンデンサC1の端子とを、N-チャネルトラン
ジスタT6を介して、電源ラインVDD とグランドとの間に
配置されたコンデンサC5とトランジスタT7との間の第２
のノードB に接続したことである。
【００３７】トランジスタT6およびT7のゲート端子を、
グランドおよび回路ノードB に各々接続する。
グランドおよび回路ノードB に各々接続する。
【００３８】正確な動的動作に関する本発明の他の重要
な特徴は、トランジスタT2、T4、T5およびT6をいわゆる
ナチュラルタイプ（デプレーション型）のものとしたこ
とである。
な特徴は、トランジスタT2、T4、T5およびT6をいわゆる
ナチュラルタイプ（デプレーション型）のものとしたこ
とである。
【００３９】本発明によるPOR 回路の動作を解析するた
めに、電源の上昇および下降と、その変化の速いものと
遅いものとを、区別する必要がある。
めに、電源の上昇および下降と、その変化の速いものと
遅いものとを、区別する必要がある。
【００４０】速く上昇するランプを考える。電源電圧が
上昇している間、トランジスタT4のゲートおよびインバ
ータI1の出力端子U は、コンデンサC2およびC4に結合さ
れているため、電源電圧のままである。トランジスタT1
は、コンデンサC3によってグランドに容量性結合されて
いるため、VDD > Vthpになるとすぐ導通し始める。
上昇している間、トランジスタT4のゲートおよびインバ
ータI1の出力端子U は、コンデンサC2およびC4に結合さ
れているため、電源電圧のままである。トランジスタT1
は、コンデンサC3によってグランドに容量性結合されて
いるため、VDD > Vthpになるとすぐ導通し始める。
【００４１】トランジスタT2は、トランジスタT1を流れ
る電流とほぼ等しい電流をトランジスタT3のドレインに
流すので、トランジスタT4のゲートを接地電位に保つこ
とができず、トランジスタT4は依然としてオフのままで
ある。
る電流とほぼ等しい電流をトランジスタT3のドレインに
流すので、トランジスタT4のゲートを接地電位に保つこ
とができず、トランジスタT4は依然としてオフのままで
ある。
【００４２】このようにして、インバータI1の入力端子
は接地電位に保たれ、コンデンサC1およびトランジスタ
T5の帰還によって、回路の出力端子は高論理レベルとな
る。
は接地電位に保たれ、コンデンサC1およびトランジスタ
T5の帰還によって、回路の出力端子は高論理レベルとな
る。
【００４３】T1がコンデンサC3を電圧VDD - Vthpまで充
電するとすぐ電流ミラーは遮断され、トランジスタT3に
よってトランジスタT4のゲートは接地され、帰還ループ
の状態が変化して回路の出力端子を低論理レベルに切り
換える。
電するとすぐ電流ミラーは遮断され、トランジスタT3に
よってトランジスタT4のゲートは接地され、帰還ループ
の状態が変化して回路の出力端子を低論理レベルに切り
換える。
【００４４】遅いランプの上昇を考える。コンデンサC3
の影響がないので、トランジスタT1のゲートは、始めに
電圧VDD に従って上昇し、VDD > Vthpになるやいなや電
圧VDD - Vthpの値に固定されたままとなる。このように
すると、トランジスタT2がVthp（打ち込みP チャネルト
ランジスタのしきい値）以上のしきい値を持ったナチュ
ラルタイプのトランジスタであるため、電流ミラーは停
止したままである。トランジスタT3は、抵抗性であり、
トランジスタT4のゲートをVDD 引く普通の形式のP-チャ
ネルトランジスタのしきい値と等しい電圧に、必要なリ
セットパルス時間に対応する遅延を伴って設定するよう
に設計されている。
の影響がないので、トランジスタT1のゲートは、始めに
電圧VDD に従って上昇し、VDD > Vthpになるやいなや電
圧VDD - Vthpの値に固定されたままとなる。このように
すると、トランジスタT2がVthp（打ち込みP チャネルト
ランジスタのしきい値）以上のしきい値を持ったナチュ
ラルタイプのトランジスタであるため、電流ミラーは停
止したままである。トランジスタT3は、抵抗性であり、
トランジスタT4のゲートをVDD 引く普通の形式のP-チャ
ネルトランジスタのしきい値と等しい電圧に、必要なリ
セットパルス時間に対応する遅延を伴って設定するよう
に設計されている。
【００４５】下降するランプを考える。従来の回路で
は、電源電圧の下降ランプの間の動作を良好とするに
は、通常の動作時の待機中に電流消費がゼロでなかっ
た。本発明によるPOR 回路によれば、待機中の電流消費
をゼロとすることができるとともに、POR 回路のコンデ
ンサの電荷を取り除いて、回路を再びリセットすること
ができる。これは、電源電圧が接地されておらず、打ち
込み型N-チャネルMOS トランジスタのしきい値電圧（Vt
hn）と、打ち込み型P-チャネルMOS トランジスタのしき
い値電圧（Vthp）との間の差の最大電圧より低い電圧で
ある場合にも生じる。
は、電源電圧の下降ランプの間の動作を良好とするに
は、通常の動作時の待機中に電流消費がゼロでなかっ
た。本発明によるPOR 回路によれば、待機中の電流消費
をゼロとすることができるとともに、POR 回路のコンデ
ンサの電荷を取り除いて、回路を再びリセットすること
ができる。これは、電源電圧が接地されておらず、打ち
込み型N-チャネルMOS トランジスタのしきい値電圧（Vt
hn）と、打ち込み型P-チャネルMOS トランジスタのしき
い値電圧（Vthp）との間の差の最大電圧より低い電圧で
ある場合にも生じる。
【００４６】本発明による回路において、電圧VDD が降
下した場合、コンデンサC1は放電する。
下した場合、コンデンサC1は放電する。
【００４７】実際には、ダイオードとして接続されてい
るトランジスタT7は、下降しているランプの間、コンデ
ンサC5をVDD - Vthnと等しい値に充電する効果を持つ。
しきい値電圧Vthn-nat < Vthn を持つナチュラルタイプ
のN-チャネルトランジスタT6は、トランジスタT7のドレ
インが接地電位より電圧Vthn-natだけ降下した場合に閉
じるスイッチである。この値は、ダイオードの導通開始
電圧より低い。
るトランジスタT7は、下降しているランプの間、コンデ
ンサC5をVDD - Vthnと等しい値に充電する効果を持つ。
しきい値電圧Vthn-nat < Vthn を持つナチュラルタイプ
のN-チャネルトランジスタT6は、トランジスタT7のドレ
インが接地電位より電圧Vthn-natだけ降下した場合に閉
じるスイッチである。この値は、ダイオードの導通開始
電圧より低い。
【００４８】正常な動作のための設計条件は、コンデン
サC5の容量をコンデンサC1の容量よりも大変大きく（例
えば、少なくとも一桁大きく）することである。
サC5の容量をコンデンサC1の容量よりも大変大きく（例
えば、少なくとも一桁大きく）することである。
【００４９】本発明は、上述した実施例のみに限定され
るものでなく、請求項に記載された範囲から逸脱するこ
となしに、多くの他の実施例が可能である。
るものでなく、請求項に記載された範囲から逸脱するこ
となしに、多くの他の実施例が可能である。
【図１】本発明による、初期状態にリセットするパワー
−オン・リセット回路の回路図である。
−オン・リセット回路の回路図である。
A 入力ノード B 第２のノード C1、C2、C3、C4、C5 コンデンサ F 接続ノード I1、I2、I3 インバータ T1、T2、T4 P-チャネルトランジスタ T3、T5、T6、T7 N-チャネルトランジスタ U 出力ノード
Claims (36)
- 【請求項１】 ゼロからプリセット値まで可変の電源電
圧の発生器に結合するために第１電源端子と第２電源端
子との間に配置された集積回路装置を初期状態にリセッ
トするリセット回路において、 前記第１電源端子および前記第２電源端子に各々結合さ
れた第１入力端子および第２入力端子と出力端子とを有
し、前記電源電圧がプリセットしきい値を越えた場合に
出力段を動作させるように設計されたしきい値回路であ
る入力段と、 命令信号を発生するヒステリシス特性を有する入力ノー
ドと、前記第２電源端子に結合された正帰還ループとを
含み、前記入力段の前記出力端子を前記入力ノードに結
合した出力段と、 前記入力ノードと前記第２電源端子との間に結合され、
前記入力ノードを前記第２電源端子に結合する第１容量
性素子と、 第２ノードと前記入力ノードとの間に結合され、前記第
２電源端子に結合された命令端子を有する第１トランジ
スタと、 前記第２ノードと前記第１電源端子との間に結合された
第２容量性素子と、 前記第２ノードと前記第２電源端子との間に結合され、
前記第２ノードに結合された命令端子を有する第２トラ
ンジスタとを有する、リセット回路。 - 【請求項２】 請求項１に記載のリセット回路におい
て、前記第１トランジスタが、N-チャネル型のナチュラ
ルタイプのものであるリセット回路。 - 【請求項３】 請求項１に記載のリセット回路におい
て、前記第２トランジスタが、N-チャネル型のものであ
り、前記第２ノードと前記第２電源端子との間に、ソー
スおよびドレイン端子によって結合されているリセット
回路。 - 【請求項４】 請求項１に記載のリセット回路におい
て、前記第１トランジスタが、前記第２トランジスタの
動作しきい値より低い動作しきい値を有するリセット回
路。 - 【請求項５】 請求項１に記載のリセット回路におい
て、前記第１容量性素子を、前記出力段の前記入力ノー
ドと、第２電源端子との間に接続したリセット回路。 - 【請求項６】 請求項１に記載のリセット回路におい
て、前記第１容量性素子および前記第２容量性素子の双
方が、コンデンサであるリセット回路。 - 【請求項７】 請求項１に記載のリセット回路におい
て、前記入力段が、 前記第１電源端子と前記第２電源端子との間に直列に配
置された第３トランジスタおよび第３容量性素子と、 前記第１電源端子と前記第２電源端子との間に直列に電
流ミラー配置に配置され、第１電源端子に接続されたゲ
ート端子を有する第４トランジスタおよび第５トランジ
スタと、 前記第１電源端子と前記出力段の前記入力ノードとの間
に結合され、ゲート端子を前記第４トランジスタと前記
第５トランジスタとの間の第３ノードに結合した第６ト
ランジスタと、 前記第３ノードと前記第１電源端子との間に結合された
第４容量性素子とをさらに含むリセット回路。 - 【請求項８】 請求項７に記載のリセット回路におい
て、前記第３容量性素子および前記第４容量性素子の双
方がコンデンサであり、前記第４トランジスタおよび前
記第６トランジスタの双方がナチュラルタイプのもので
あるリセット回路。 - 【請求項９】 請求項１に記載のリセット回路におい
て、前記出力段が、前記入力ノードと出力ノードとの間
に結合された第１インバータ回路をさらに含み、前記出
力ノードを、第５容量性素子を介して前記第１電源端子
に結合し、前記入力ノードと前記第２電源端子との間に
配置された第７トランジスタのゲート端子にさらに結合
したリセット回路。 - 【請求項１０】 請求項９に記載のリセット回路におい
て、前記第５容量性素子がコンデンサであり、前記第７
トランジスタがナチュラルタイプのものであるリセット
回路。 - 【請求項１１】 請求項１に記載のリセット回路におい
て、前記出力ノードに縦続に結合された第２インバータ
および第３インバータをさらに具えるリセット回路。 - 【請求項１２】 請求項１に記載のリセット回路におい
て、CMOS技術を使用したリセット回路。 - 【請求項１３】 請求項９に記載のリセット回路におい
て、前記入力段が、 前記第１電源端子と前記第２電源端子との間に直列に配
置された、第３トランジスタおよび第３容量性素子と、 前記第１電源端子と前記第２電源端子との間に直列に電
流ミラー配置に配置され、第１電源端子に接続されたゲ
ート端子を有する、第４トランジスタおよび第５トラン
ジスタと、 前記第１電源端子と前記出力段の前記入力ノードとの間
に結合され、ゲート端子を前記第４トランジスタと前記
第５トランジスタとの間の第３ノードに結合した第６ト
ランジスタと、 前記第３ノードと前記第１電源端子との間に結合された
第４容量性素子とをさらに含むリセット回路。 - 【請求項１４】 電源から電源電圧を受ける第１電源端
子と、電源から基準電圧を受ける第２電源端子とを有す
る受電回路を、通常に動作させる第１状態とリセットす
る第２状態とを有する出力信号を発生するリセット回路
において、 制御信号に応答し、前記制御信号を受ける制御ノード
と、前記制御信号に従って出力信号を発生する出力ノー
ドとを有する出力段と、 前記制御ノードに結合された第１端と、前記第２電源端
子に結合された第２端とを有する第１コンデンサと、 前記電源電圧と前記基準電圧との電位差に応答し、前記
第１電源端子に結合された入力端子と前記制御ノードに
結合された充電端子とを有し、前記電位差が第１のプリ
セット値より増加した場合に前記第１コンデンサを充電
する充電段と、 前記電位差に応答し、前記第１電源端子に結合された入
力端子と前記制御ノードに結合された放電端子とを有
し、前記電位差が第２のプリセット値より減少した場合
に前記第１コンデンサを放電する放電段とを有するリセ
ット回路。 - 【請求項１５】 請求項１４に記載のリセット回路にお
いて、前記放電回路が、 前記第１電源端子に結合された第１端と、第２端とを有
する放電段コンデンサと、 前記放電端子と前記放電段コンデンサの第２端との間に
結合され、前記第２電源端子に結合されたゲートを有す
る第１放電段トランジスタと、 前記放電段コンデンサの第２端に結合された第１端と前
記第２電源端子に結合された第２端とを有するダイオー
ド素子とをさらに含むリセット回路。 - 【請求項１６】 請求項１５に記載のリセット回路にお
いて、前記ダイオード素子が、前記放電段コンデンサの
第２端と第２電源端子との間に結合された第２放電段ト
ランジスタを含み、前記第２放電段トランジスタが、前
記放電段コンデンサの第２端に結合されたゲートを有す
るリセット回路。 - 【請求項１７】 請求項１６に記載のリセット回路にお
いて、前記放電段コンデンサの第２端と前記第１放電段
トランジスタとの接続部を中間ノードとし、 前記第１および第２電源端子間の電位差の減少が、前記
中間ノードにおける中間電圧を前記基準電圧以下に降下
させ、前記第１放電段トランジスタを導通させて前記第
１コンデンサを放電させるように構成したリセット回
路。 - 【請求項１８】 請求項１７に記載のリセット回路にお
いて、前記入力段が、 第１端と、前記第２電源端子に結合された第２端とを有
する第１入力段コンデンサと、 第１端と、前記第２電源端子に結合された第２端とを有
する抵抗素子と、 前記第１電源端子と前記前記第１入力段コンデンサの第
１端との間に結合された第１電流ミラートランジスタ
と、前記第２電源端子と前記抵抗素子の第１端との間に
結合された第２電流ミラートランジスタとを有し、前記
第１および第２電流ミラートランジスタの各々が、前記
第１入力段コンデンサの第１端に結合されたゲートを有
する電流ミラーと、 前記第１電源端子に結合された第１端と前記抵抗素子の
第１端に結合された第２端とを有する第２入力段コンデ
ンサと、 前記第１電源端子と前記充電端子との間に結合され、前
記抵抗素子の第１端に結合されたゲートを有する充電ト
ランジスタとをさらに含むリセット回路。 - 【請求項１９】 請求項１８に記載のリセット回路にお
いて、前記出力段が、ヒステリシス特性を持つ出力信号
を発生し、 前記第１電源端子に結合された第１端と前記出力ノード
に結合された第２端とを有する出力段コンデンサと、 前記制御ノードに結合された入力端子と前記出力ノード
に結合された出力端子とを有する出力段インバータと、 前記制御ノードと前記第２電源端子との間に配置され、
前記出力ノードに結合された制御ゲートを有する出力段
トランジスタとをさらに含むリセット回路。 - 【請求項２０】 請求項１９に記載のリセット回路にお
いて、前記抵抗素子が、前記電流ミラートランジスタと
第２電源端子との間に結合された抵抗素子トランジスタ
を含むリセット回路。 - 【請求項２１】 請求項２０に記載のリセット回路にお
いて、 前記出力ノードに結合された第１端と、第２端とを有す
る第１縦続インバータと、 前記第１縦続インバータの第２端に結合された第１端と
ダウンストリーム信号を出力する第２端とを有する第２
縦続インバータとを有する縦続インバータ回路をさらに
含むリセット回路。 - 【請求項２２】 請求項１４に記載のリセット回路にお
いて、前記入力段が、 第１端と、前記第２電源端子に結合された第２端とを有
する第１入力段コンデンサと、 第１端と、前記第２電源端子に結合された第２端とを有
する抵抗素子と、 前記第１電源端子と前記前記第１入力段コンデンサの第
１端との間に結合された第１電流ミラートランジスタ
と、前記第２電源端子と前記抵抗素子の第１端との間に
結合された第２電流ミラートランジスタとを有し、前記
第１および第２電流ミラートランジスタの各々が前記第
１入力段コンデンサの第１端に結合されたゲートを有す
る電流ミラーと、 前記第１電源端子に結合された第１端と前記抵抗素子の
第１端に結合された第２端とを有する第２入力段コンデ
ンサと、 前記第１電源端子と前記充電端子との間に結合され、前
記抵抗素子の第１端に結合されたゲートを有する充電ト
ランジスタとをさらに含むリセット回路。 - 【請求項２３】 請求項２２に記載のリセット回路にお
いて、前記出力段が、ヒステリシス特性を持つ出力信号
を発生し、 前記第１電源端子に結合された第１端と前記出力ノード
に結合された第２端とを有する出力段コンデンサと、 前記制御ノードに結合された入力端子と前記出力ノード
に結合された出力端子とを有する出力段インバータと、 前記制御ノードと前記第２電源端子との間に配置され、
前記出力ノードに結合された制御ゲートを有する出力段
トランジスタとをさらに含むリセット回路。 - 【請求項２４】 請求項１４に記載のリセット回路にお
いて、前記出力段が、ヒステリシス特性を持つ出力信号
を発生し、 前記第１電源端子に結合された第１端と前記出力ノード
に結合された第２端とを有する出力段コンデンサと、 前記制御ノードに結合された入力端子と前記出力ノード
に結合された出力端子とを有する出力段インバータと、 前記制御ノードと前記第２電源端子との間に配置され、
前記出力ノードに結合された制御ゲートを有する出力段
トランジスタとをさらに含むリセット回路。 - 【請求項２５】 電源から電源電圧を受ける第１電源端
子と電源から基準電圧を受ける第２電源端子とを有する
受電回路を、通常に動作させる第１状態とリセットする
第２状態とを有する出力信号を、制御信号に応答し、前
記制御信号を受ける制御ノードと前記出力信号を出力す
る出力ノードとを有する出力段によって発生する方法に
おいて、 Ａ． 前記第１電源端子と前記第２電源端子との電位差
の減少を検出する段階と、 Ｂ． 前記制御ノードおよび前記第２電源端子に各々結
合されたドレインおよびゲートを有するトランジスタの
ソースを接地電位以下に降下させ、前記トランジスタを
ターンオンする段階と、 Ｃ． 前記制御ノードに制御信号を供給する充電された
キャパシタを前記トランジスタによって放電する段階
と、 Ｄ． 前記キャパシタの両端間の電位差が、第１のプリ
セットしきい値より小さい場合、前記第２状態の出力信
号を出力する段階とを具える方法。 - 【請求項２６】 請求項２５に記載の方法において、前
記キャパシタの両端間の電位差が、第２のプリセットし
きい値より大きい場合、前記第１状態の出力信号を出力
する段階をさらに含む方法。 - 【請求項２７】 請求項２６に記載の方法において、前
記制御ノードに前記制御信号を供給する前記キャパシタ
を充電する段階をさらに含む方法。 - 【請求項２８】 請求項２７に記載の方法において、前
記キャパシタを充電する段階が、充電トランジスタのゲ
ート電圧を第３のプリセットしきい値以上に上昇させ、
前記充電トランジスタによって前記キャパシタを充電さ
せる段階を含む方法。 - 【請求項２９】 請求項２８に記載の方法において、前
記充電トランジスタのゲート電圧を上昇させる段階が、
抵抗素子に結合された電流ミラーを動作させ、前記抵抗
素子の両端間に前記ゲート電圧を発生させる段階を含む
方法。 - 【請求項３０】 請求項２９に記載の方法において、前
記第１電源端子と前記第２電源端子との間の電位差が、
第４のプリセットしきい値より大きい場合、前記電流ミ
ラーを不作動とし、電流消費を減少する段階をさらに含
む方法。 - 【請求項３１】 電源から電源電圧を受ける第１電源端
子と電源から基準電圧を受ける第２電源端子とを有する
受電回路を、通常に動作させる第１状態とリセットする
第２状態とを有する出力信号を、制御信号に応答し、前
記制御信号を受ける制御ノードと前記出力信号を出力す
る出力端子とを有する出力段によって発生するリセット
回路において、 前記第１電源端子と前記第２電源端子との電位差の減少
を検出する手段と、 前記制御ノードおよび前記第２電源端子に各々結合され
たドレインおよびゲートを有するトランジスタのソース
を接地電位以下に降下させ、前記トランジスタをターン
オンする手段と、 前記制御信号を前記制御ノードに供給する充電されたキ
ャパシタを前記トランジスタによって放電する手段とを
具え、前記キャパシタの両端間の電位差が第１のプリセ
ットしきい値より低い場合、前記出力段が前記第２状態
の出力信号を出力する手段をさらに含むリセット回路。 - 【請求項３２】 請求項３１に記載のリセット回路にお
いて、前記出力段が、前記キャパシタの両端間の電位差
が第２のプリセットしきい値より大きい場合、前記第１
状態の前記出力信号を出力する手段をさらに含むリセッ
ト回路。 - 【請求項３３】 請求項３２に記載のリセット回路にお
いて、前記制御信号を前記制御ノードに供給する前記キ
ャパシタを充電する手段をさらに含むリセット回路。 - 【請求項３４】 請求項３３に記載のリセット回路にお
いて、前記キャパシタを充電する手段が、充電トランジ
スタのゲート電圧を第３のプリセットしきい値以上に上
昇させ、前記充電トランジスタに前記キャパシタを充電
させる手段を含むリセット回路。 - 【請求項３５】 請求項３４に記載のリセット回路にお
いて、前記充電トランジスタのゲート電圧を上昇させる
手段が、抵抗素子に結合された電流ミラーを動作させ、
前記抵抗素子の両端間に前記ゲート電圧を発生させる手
段を含むリセット回路。 - 【請求項３６】 請求項３５に記載のリセット回路にお
いて、前記第１電源端子と前記第２電源端子との間の電
位差が、第４のプリセットしきい値より大きい場合、前
記電流ミラーを不作動とし、電流消費を減少する手段を
さらに含むリセット回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830031:4 | 1994-01-31 | ||
| EP94830031A EP0665648A1 (en) | 1994-01-31 | 1994-01-31 | Circuit for recovering initial condictions when starting-up an integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312542A true JPH07312542A (ja) | 1995-11-28 |
| JP3005169B2 JP3005169B2 (ja) | 2000-01-31 |
Family
ID=8218371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7014027A Expired - Fee Related JP3005169B2 (ja) | 1994-01-31 | 1995-01-31 | リセット回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5612641A (ja) |
| EP (1) | EP0665648A1 (ja) |
| JP (1) | JP3005169B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015029257A (ja) * | 2013-06-28 | 2015-02-12 | セイコーインスツル株式会社 | 遅延回路、発振回路及び半導体装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5703510A (en) * | 1996-02-28 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Power on reset circuit for generating reset signal at power on |
| JP3938410B2 (ja) * | 1996-04-16 | 2007-06-27 | 三菱電機株式会社 | 半導体集積回路 |
| FR2753579B1 (fr) * | 1996-09-19 | 1998-10-30 | Sgs Thomson Microelectronics | Circuit electronique pourvu d'un dispositif de neutralisation |
| KR100228384B1 (ko) * | 1996-11-27 | 1999-11-01 | 정선종 | 집적회로 내장형 공급전원 지연회로 |
| FR2757712B1 (fr) * | 1996-12-19 | 1999-01-22 | Sgs Thomson Microelectronics | Dispositif de controle de mise sous tension ou hors tension d'un circuit integre |
| FR2757713B1 (fr) * | 1996-12-19 | 1999-01-22 | Sgs Thomson Microelectronics | Dispositif de neutralisation dans un circuit integre |
| US6259284B1 (en) * | 1999-12-22 | 2001-07-10 | Hitachi America, Ltd. | Charge free power-on-reset circuit |
| DE10146831B4 (de) * | 2001-09-24 | 2006-06-22 | Atmel Germany Gmbh | Verfahren zur Erzeugung eines zeitlich begrenzten Signals |
| KR100476703B1 (ko) * | 2002-07-19 | 2005-03-16 | 주식회사 하이닉스반도체 | 파워 업 회로 |
| US20050001660A1 (en) * | 2003-06-26 | 2005-01-06 | Amit Roy | Power-on reset circuit |
| FR2863420B1 (fr) * | 2003-12-05 | 2006-04-07 | St Microelectronics Sa | Dispositif de neutralisation a la mise sous tension |
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| US7265529B2 (en) * | 2004-08-19 | 2007-09-04 | Micron Technologgy, Inc. | Zero power start-up circuit |
| US20080012603A1 (en) * | 2006-07-17 | 2008-01-17 | Wadhwa Sanjay K | Brown out detector |
| US20070103210A1 (en) * | 2005-11-07 | 2007-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Power-on reset circuit for an integrated circuit |
| CN101751099B (zh) * | 2008-12-18 | 2012-01-25 | 鸿富锦精密工业（深圳）有限公司 | 信号发生电路 |
| EP2450768B1 (en) | 2010-09-20 | 2013-11-13 | Dialog Semiconductor GmbH | Startup circuit for self-supplied voltage regulator |
| US8981833B2 (en) * | 2012-11-01 | 2015-03-17 | Dust Networks, Inc | Methods and circuits for providing stable current and voltage references based on currents flowing through ultra-thin dielectric layer components |
| US9473114B1 (en) * | 2015-04-15 | 2016-10-18 | Arm Limited | Power-on-reset detector |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4581552A (en) * | 1984-02-17 | 1986-04-08 | Texas Instruments Incorporated | Power-up clear circuitry having two thresholds |
| US4746822A (en) * | 1986-03-20 | 1988-05-24 | Xilinx, Inc. | CMOS power-on reset circuit |
| US4970408A (en) * | 1989-10-30 | 1990-11-13 | Motorola, Inc. | CMOS power-on reset circuit |
| US5039875A (en) * | 1989-11-28 | 1991-08-13 | Samsung Semiconductor | CMOS power-on reset circuit |
| JPH0474015A (ja) * | 1990-07-13 | 1992-03-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5115146A (en) * | 1990-08-17 | 1992-05-19 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit for controlling test mode entry |
| US5130569A (en) * | 1991-03-12 | 1992-07-14 | Harris Corporation | Power-on reset circuit |
| IT1253679B (it) * | 1991-08-30 | 1995-08-22 | Sgs Thomson Microelectronics | Circuito di rispristino all'accensione di un circuito integrato aventeun consumo statico nullo. |
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| JP2816508B2 (ja) * | 1991-12-16 | 1998-10-27 | 三菱電機株式会社 | 電源投入検出回路 |
| JP2748950B2 (ja) * | 1991-12-25 | 1998-05-13 | 日本電気株式会社 | パワーオンリセット回路 |
-
1994
- 1994-01-31 EP EP94830031A patent/EP0665648A1/en not_active Withdrawn
-
1995
- 1995-01-30 US US08/380,309 patent/US5612641A/en not_active Expired - Lifetime
- 1995-01-31 JP JP7014027A patent/JP3005169B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015029257A (ja) * | 2013-06-28 | 2015-02-12 | セイコーインスツル株式会社 | 遅延回路、発振回路及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5612641A (en) | 1997-03-18 |
| EP0665648A1 (en) | 1995-08-02 |
| JP3005169B2 (ja) | 2000-01-31 |
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