KR20080082460A - 정전압 회로 및 그 동작 제어 방법 - Google Patents

정전압 회로 및 그 동작 제어 방법 Download PDF

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Abstract

본 발명은 고속의 부하 과도 응답성을 얻을 수 있는 동시에 무부하 시의 소비 전류를 억제할 수 있는 정전압 회로를 제공한다.
통상 시에는 직류 특성이 뛰어난 제1 오차 증폭 회로(4)에 의해 출력 트랜지스터(M1)의 동작 제어를 실행하여 출력 전압(Vout)의 정전압화를 도모하고, 출력 전압(Vout)이 급속히 저하할 때에는, 제1 오차 증폭 회로(4)가 응답하여 출력 트랜지스터(M1)의 동작 제어를 실행하기 전에, 미리 정해진 기간 동안 고속 응답성이 뛰어난 제2 오차 증폭 회로(5)에 의해 출력 트랜지스터(M1)의 동작 제어를 실행하여 출력 전압(Vout)의 정전압화를 도모하도록 하며, 또한, 제2 오차 증폭 회로(5)의 차동 증폭기(11)의 바이어스 전류를 출력 전류(iout)에 비례하여 변화시키도록 하였다.
Figure P1020080018733
정전압 회로, 기준 전압 발생 회로, 바이어스 전압 발생 회로, 오차 증폭 회로, 차동 증폭기

Description

정전압 회로 및 그 동작 제어 방법{VOLTAGE REGULATOR CIRCUIT AND CONTROL METHOD THEREFOR}
본 발명은 위상 보상을 실행하는 주파수 보상 회로를 갖는 오차 증폭기를 구비한 정전압 회로에 관한 것이고, 특히 저소비 전류로 고속 응답이 가능한 정전압 회로 및 그 동작 제어 방법에 관한 것이다.
종래, 전압 레귤레이터의 부하 응답 특성을 개선하기 위하여, 출력 전압의 교류 성분을 증폭하여 출력 트랜지스터에 귀환하는 정전압 회로가 있었다(예를 들어, 일본 특허 공개 공보 2005－353037호 참조).
도 1은 이와 같은 정전압 회로의 회로예를 나타낸 도면이다.
도 1에 있어서, 제1 오차 증폭 회로(101)는 기준 전압(Vref)과 출력 전압(Vout)을 저항(R101)과 저항(R102)으로 분압한 분압 전압(VFB)의 전압차를 증폭하여 출력 트랜지스터(M101)의 게이트에 출력하고, 출력 트랜지스터(M101)로부터 출력되는 전류를 제어하여 출력 전압(Vout)이 미리 정해진 전압으로 되도록 한다.
제2 오차 증폭 회로(110)는 제1 오차 증폭 회로(101)보다 응답 속도가 현격히 빠른 증폭 회로이며, 그 입력단은 출력 단자(OUT)에 접속되고, 출력단은 출력 트랜지스터(M101)의 게이트에 접속된다. 제2 오차 증폭 회로(110)는 출력 전압(Vout)의 교류 성분을 증폭하여 출력 트랜지스터(M101)의 게이트 전압을 제어하기 때문에, 부하 변동에 따른 출력 전압(Vout)의 변화를 제1 오차 증폭 회로(101)보다 고속으로 증폭하여 출력 트랜지스터(M101)의 게이트를 제어함으로써 과도 응답 특성을 대폭 개선시킬 수 있다.
그러나, 제2 오차 증폭 회로(110)는 제1 오차 증폭 회로(101)보다 현격히 빠른 동작을 실행하기 때문에, 제2 오차 증폭 회로(110)에 공급하는 바이어스 전류를 크게 하지 않으면 안되어 소비 전류가 증가한다는 문제가 있었다. 특히, 통상의 소비 전류로 동작하는 중부하 동작 모드와 휴면 모드 등과 같이 저소비 전류로 동작하는 경부하 동작 모드를 갖는 장치의 전원으로서 사용하는 경우, 경부하 동작 모드 시에도 고속의 부하 과도 특성이 필요하지만, 저소비 전력화를 도모하기 위하여 제2 오차 증폭 회로(110)의 소비 전류를 작게 하면, 응답 속도가 늦어져 원하는 부하 과도 특성을 얻을 수 없게 된다. 또, 반대로 제2 오차 증폭 회로(110)의 소비 전류를 크게 하면, 경부하 동작 모드 시의 소비 전류가 증가하여 장치의 전원을 이루는 전지의 수명을 단축시킨다는 문제가 있었다.
본 발명은 이와 같은 문제를 해결하기 위하여 안출된 것으로서, 고속의 부하 과도 응답성을 얻을 수 있는 동시에 무부하 시의 소비 전류를 억제할 수 있는 정전압 회로를 얻는 것을 목적으로 한다.
본 발명에 따른 정전압 회로는 입력 단자에 입력된 입력 전압을 미리 정해진 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 회로에 있어서,
입력된 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자에 출력하는 출력 트랜지스터와,
미리 정해진 기준 전압을 생성하여 출력하는 기준 전압 발생 회로부와,
상기 출력 단자로부터의 출력 전압을 검출하고, 검출한 상기 출력 전압에 비례한 비례 전압을 생성하여 출력하는 출력 전압 검출 회로부와,
상기 비례 전압이 상기 기준 전압으로 되도록 상기 출력 트랜지스터의 동작 제어를 실행하는 제1 오차 증폭 회로부와,
상기 출력 전압의 급속한 저하 시에 미리 정해진 시간 동안 상기 출력 트랜지스터에 대하여 출력 전류를 증가시키고, 또한 상기 출력 전압의 변동에 대하여 상기 제1 오차 증폭 회로부보다 응답 속도가 빠른 제2 오차 증폭 회로부
를 구비하고,
상기 제2 오차 증폭 회로부는 상기 출력 트랜지스터로부터 출력되는 출력 전류에 따라 소비 전류를 가변시키는 것이다.
구체적으로는, 상기 제2 오차 증폭 회로부는 상기 출력 트랜지스터로부터 출력되는 출력 전류에 비례하여 소비 전류를 가변시키도록 하였다.
또한, 상기 제2 오차 증폭 회로부는 상기 출력 트랜지스터로부터 출력되는 출력 전류가 미리 정해진 값 이상으로 되면 소비 전류를 증가시키도록 하여도 좋다.
또한, 상기 제1 오차 증폭 회로부는 상기 제2 오차 증폭 회로부보다 직류 이득이 커지도록 하였다.
또한, 상기 제2 오차 증폭 회로부는 상기 출력 전압의 교류 성분만 증폭하도록 하였다.
구체적으로는, 상기 제2 오차 증폭 회로부는,
한 쪽 입력단에 미리 정해진 바이어스 전압이 입력되고, 다른 쪽 입력단의 전압이 상기 바이어스 전압으로 되도록 상기 출력 트랜지스터의 동작 제어를 실행하는 차동 증폭 회로와,
상기 차동 증폭 회로의 다른 쪽 입력단과 상기 출력 전압의 사이에 접속된 콘덴서와,
상기 차동 증폭 회로의 각 입력단의 사이에 접속된 고정 저항
을 구비하고,
상기 차동 증폭 회로는 상기 출력 트랜지스터의 제어 전극의 전압에 따라 차동쌍에 공급하는 바이어스 전류를 가변시키도록 하였다.
또 구체적으로는, 상기 제2 오차 증폭 회로부는,
한 쪽 입력단에 미리 정해진 바이어스 전압이 입력되고, 다른 쪽 입력단의 전압이 상기 바이어스 전압으로 되도록 상기 출력 트랜지스터의 동작 제어를 실행하는 차동 증폭 회로와,
상기 차동 증폭 회로의 다른 쪽 입력단과 상기 출력 전압의 사이에 접속된 콘덴서와,
상기 차동 증폭 회로의 각 입력단의 사이에 접속된 고정 저항
을 구비하고,
상기 차동 증폭 회로는 상기 출력 트랜지스터의 제어 전극의 전압에 따라 상기 출력 트랜지스터로부터 출력되는 출력 전류에 비례하도록 차동쌍에 공급하는 바이어스 전류를 가변시키도록 하였다.
또 구체적으로는, 상기 제2 오차 증폭 회로부는,
한 쪽 입력단에 미리 정해진 바이어스 전압이 입력되고, 다른 쪽 입력단의 전압이 상기 바이어스 전압으로 되도록 상기 출력 트랜지스터의 동작 제어를 실행하는 차동 증폭 회로와,
상기 차동 증폭 회로의 다른 쪽 입력단과 상기 출력 전압의 사이에 접속된 콘덴서와,
상기 차동 증폭 회로의 각 입력단의 사이에 접속된 고정 저항
을 구비하고,
상기 차동 증폭 회로는 상기 출력 트랜지스터의 제어 전극의 전압으로부터, 상기 출력 트랜지스터로부터 출력되는 출력 전류가 미리 정해진 값 이상으로 된 것을 검출하면, 차동쌍에 공급하는 바이어스 전류를 증가시키도록 하였다.
또, 상기 차동 증폭 회로는 차동쌍을 구성하는 각 트랜지스터 중의 적어도 어느 한 쪽에 미리 오프셋(offset)이 마련되고, 상기 출력 전압의 전압 변화가 미리 정해진 값 이하로 작은 경우에, 상기 차동쌍을 구성하는 한 쪽 트랜지스터에 흐르는 전류가 다른 쪽 트랜지스터에 흐르는 전류보다 작아지도록 하였다.
또, 상기 출력 트랜지스터, 기준 전압 발생 회로부, 출력 전압 검출 회로부 및 제1, 제2의 각 오차 증폭 회로부는 1개의 IC에 집적되도록 하여도 좋다.
또한, 본 발명에 따른 정전압 회로의 동작 제어 방법은 입력된 제어 신호에 따른 전류를 입력 단자로부터 출력 단자에 출력하는 출력 트랜지스터와,
상기 출력 단자로부터의 출력 전압에 비례한 비례 전압이 미리 정해진 기준 전압으로 되도록 상기 출력 트랜지스터의 동작 제어를 실행하는 제1 오차 증폭 회로부와,
상기 출력 전압의 급속한 저하 시에, 미리 정해진 시간 동안 상기 출력 트랜지스터에 대하여 출력 전류를 증가시키고, 또한 상기 출력 전압의 변동에 대하여 상기 제1 오차 증폭 회로부보다 응답 속도가 빠른 제2 오차 증폭 회로부
를 구비하고,
상기 입력 단자에 입력된 입력 전압을 미리 정해진 정전압으로 변환하여 상기 출력 단자로부터 출력하는 정전압 회로의 동작 제어 방법에 있어서,
상기 출력 트랜지스터로부터 출력되는 출력 전류에 따라 상기 제2 오차 증폭 회로부의 소비 전류를 가변시키도록 하였다.
또, 상기 출력 트랜지스터로부터 출력되는 출력 전류에 비례하여 상기 제2 오차 증폭 회로부의 소비 전류를 가변시키도록 하였다.
또, 상기 출력 트랜지스터로부터 출력되는 출력 전류가 미리 정해진 값 이상으로 되면 상기 제2 오차 증폭 회로부의 소비 전류를 증가시키도록 하여도 좋다.
구체적으로는, 상기 출력 트랜지스터로부터 출력되는 출력 전류에 따라 상기 제2 오차 증폭 회로부를 구성하는 차동쌍으로의 바이어스 전류를 가변시키도록 하였다.
또 구체적으로는, 상기 출력 트랜지스터로부터 출력되는 출력 전류에 비례하도록 상기 제2 오차 증폭 회로부를 구성하는 차동쌍에 공급하는 바이어스 전류를 가변시키도록 하였다.
또 구체적으로는, 상기 출력 트랜지스터로부터 출력되는 출력 전류가 미리 정해진 값 이상으로 되면, 상기 제2 오차 증폭 회로부를 구성하는 차동쌍에 공급하는 바이어스 전류를 증가시키도록 하였다.
본 발명의 정전압 회로 및 그 동작 제어 방법에 의하면, 출력 트랜지스터로부터 출력되는 출력 전류에 따라 제1 오차 증폭 회로부보다 응답 속도가 빠른 제2 오차 증폭 회로부의 소비 전류를 가변시키도록 하였다. 이로부터, 고속의 부하 과도 응답성을 얻을 수 있는 동시에 무부하 시의 소비 전류를 억제할 수 있다.
다음에, 도면에 나타내는 실시예에 근거하여 본 발명을 상세하게 설명한다.
제1 실시예
도 2는 본 발명의 제1 실시예에 따른 정전압 회로의 회로예를 나타낸 도면이다.
도 2에 있어서, 정전압 회로(1)는 입력 단자(IN)에 입력된 입력 전압(Vin)으로부터 미리 정해진 정전압을 생성하여 출력 전압(Vout)으로서 출력 단자(OUT)로부터 출력한다. 출력 단자(OUT)와 접지 전압(Vss)의 사이에는 부하(7)와 콘덴서(C1)가 병렬로 접속되어 있다.
정전압 회로(1)는 미리 정해진 기준 전압(Vref)을 생성하여 출력하는 기준 전압 발생 회로(2)와, 미리 정해진 바이어스 전압(Vs)을 생성하여 출력하는 바이어 스 전압 발생 회로(3)와, 출력 전압(Vout)을 분압하여 분압 전압(Vfb)을 생성하여 출력하는 출력 전압 검출용의 저항(R1, R2)과, 게이트에 입력되는 신호에 따라 출력 단자(OUT)에 출력하는 전류(iout)를 제어하는 PMOS 트랜지스터로 이루어지는 출력 트랜지스터(M1)와, 분압 전압(Vfb)이 기준 전압(Vref)으로 되도록 출력 트랜지스터(M1)의 동작을 제어하는 제1 오차 증폭 회로(4)와, 제2 오차 증폭 회로(5)를 구비한다. 또, 제1 오차 증폭 회로(4)는 예컨대 도 1의 제1 오차 증폭 회로(101)와 동일한 회로로 형성되고, 제2 오차 증폭 회로(5)는 차동 증폭기(11), 저항(R11) 및 콘덴서(C11)로 구성된다. 또한, 기준 전압 발생 회로(2)는 기준 전압 발생 회로부를 이루고, 저항(R1 및 R2)은 출력 전압 검출 회로부를 이루며, 제1 오차 증폭 회로(4)는 제1 오차 증폭 회로부를 이루고, 바이어스 전압 발생 회로(3) 및 제2 오차 증폭 회로(5)는 제2 오차 증폭 회로부를 이룬다.
입력 단자(IN)와 출력 단자(OUT)의 사이에 출력 트랜지스터(M1)가 접속되고, 출력 단자(OUT)와 접지 전압(Vss)의 사이에 저항(R1 및 R2)의 직렬 회로가 접속되며, 저항(R1)과 저항(R2)의 접속부로부터 분압 전압(Vfb)이 출력된다. 제1 오차 증폭 회로(4)는 반전 입력단에 기준 전압(Vref)이 입력되는 동시에 비반전 입력단에 분압 전압(Vfb)이 입력되고, 출력단이 출력 트랜지스터(M1)의 게이트에 접속된다. 또, 제2 오차 증폭 회로(5)에 있어서, 차동 증폭기(11)의 출력단이 출력 트랜지스터(M1)의 게이트에 접속되고, 차동 증폭기(11)의 반전 입력단에 바이어스 전압(Vs)이 입력된다. 차동 증폭기(11)의 비반전 입력단에는 콘덴서(11)를 통하여 출력 전압(Vout)이 입력되고, 차동 증폭기(11)의 비반전 입력단과 반전 입력단의 사 이에는 저항(R11)이 접속된다. 차동 증폭기(11)의 출력단이 제2 오차 증폭 회로(5)의 출력단을 이루고, 제1 및 제2 오차 증폭 회로(4, 5)로부터의 각각의 출력 신호에 따라 출력 트랜지스터(M1)의 동작 제어를 수행한다.
도 3은 도 2의 제2 오차 증폭 회로(5)의 내부 회로예를 나타낸 도면이다.
도 3에 있어서, 차동 증폭 회로(11)는 PMOS 트랜지스터(M11, M12, M15), NMOS 트랜지스터(M13, M14, M16) 및 정전류원(12, 13)으로 구성된다. PMOS 트랜지스터(M11 및 M12)는 차동쌍을 이루고, NMOS 트랜지스터(M13 및 M14)는 전류 미러 회로를 형성하며 상기 차동쌍의 부하를 이루고 있다. NMOS 트랜지스터(M13 및 M14)에 있어서, 각 소스는 접지 전압(Vss)에 각각 접속되고, 각 게이트는 서로 접속되며 그 접속부는 NMOS 트랜지스터(M13)의 드레인에 접속된다.
또, NMOS 트랜지스터(M13)의 드레인은 PMOS 트랜지스터(M11)의 드레인에 접속되고, NMOS 트랜지스터(M14)의 드레인은 PMOS 트랜지스터(M12)의 드레인에 접속된다. PMOS 트랜지스터(M11)의 게이트가 차동 증폭기(11)의 반전 입력단을 이루고, PMOS 트랜지스터(M12)의 게이트가 차동 증폭기(11)의 비반전 입력단을 이룬다. PMOS 트랜지스터(M11 및 M12)의 각 소스는 서로 접속되고 그 접속부와 입력 전압(Vin)의 사이에는 정전류원(12)과 정전류원(13) 및 PMOS 트랜지스터(M15)의 직렬 회로가 병렬로 접속된다. PMOS 트랜지스터(M15)의 게이트와 접지 전압(Vss)의 사이에는 NMOS 트랜지스터(M16)가 접속되고, NMOS 트랜지스터(M16)의 게이트는 PMOS 트랜지스터(M12)와 NMOS 트랜지스터(M14)의 접속부에 접속된다. NMOS 트랜지스터(M16)의 드레인이 차동 증폭기(11)의 출력단을 이룬다.
이와 같은 구성에 있어서, 제1 오차 증폭 회로(4)는 직류 이득이 가능한 한 커지도록 직류 특성이 우수하게 설계되어 있다. 한편, 제2 오차 증폭 회로(5)는 PMOS 트랜지스터(M12)의 게이트가 커플링 콘덴서를 이루는 콘덴서(C11)를 통하여 출력 단자(OUT)에 접속되어 있으므로, 출력 전압(Vout)의 교류 성분만을 증폭할 수 있다. 차동 증폭기(11)의 소비 전류는 차동 증폭기(11)의 출력 전압, 즉 NMOS 트랜지스터(M16)의 드레인 전압에 따라 변화한다. 출력 트랜지스터(M1)는 게이트 전압이 저하할 수록 드레인 전류가 증가하므로, 차동 증폭기(11)의 소비 전류는 출력 트랜지스터(M1)의 드레인 전류에 따라 변화하게 된다.
출력 단자(OUT)로부터의 출력 전류(iout)가 급증하여 출력 전압(Vout)이 급속히 저하한 경우, 출력 전압(Vout)의 교류 성분만 콘덴서(C11)를 통하여 차동 증폭기(11)의 비반전 입력단에 입력되어 차동 증폭기(11)의 출력 전압이 저하한다. 차동 증폭기(11)의 응답 속도는 제1 오차 증폭 회로(4)보다 빠르기 때문에, 차동 증폭기(11)는 제1 오차 증폭 회로(4)의 출력 전압이 저하하기 전에, 출력 트랜지스터(M1)의 게이트 전압(Vg)을 저하시켜 출력 트랜지스터(M1)의 임피던스를 저하시키고 출력 전압(Vout)을 상승시켜 출력 전압(Vout)의 변동을 작게 억제할 수 있다.
여기서, PMOS 트랜지스터(M11 및 M12)의 적어도 어느 한 쪽에 오프셋(offset)이 마련되어 있으며, 게이트에 동일한 전압이 입력된 경우, PMOS 트랜지스터(M11)는 큰 전류를 출력하는데 반하여, PMOS 트랜지스터(M12)는 매우 작은 전류 밖에 출력하지 않는다. 예를 들면, PMOS 트랜지스터(M11)의 트랜지스터 사이즈를 W(게이트 폭)/L(게이트 길이) = 40 μm/2 μm로 되도록 형성하고, PMOS 트랜지 스터(M12)의 트랜지스터 사이즈를 W/L = 32 μm/2 μm로 되도록 형성한다. 즉, PMOS 트랜지스터(M11)와 PMOS 트랜지스터(M12)의 트랜지스터 사이즈 비가 10：8 정도로 되도록 PMOS 트랜지스터(M11 및 M12)를 형성하도록 하면 된다.
이로부터, 출력 전압(Vout)의 급속한 저하가 없을 때에는, NMOS 트랜지스터(M16)에 의한 출력 트랜지스터(M1)의 동작 제어는 수행되지 않으므로, 제2 오차 증폭기(5)는 통상 시에 있어 제1 오차 증폭기(4)에 의한 출력 트랜지스터(M1)의 동작 제어에 영향을 미치지 않는다.
한편, PMOS 트랜지스터(M15)의 게이트에는 출력 트랜지스터(M1)의 게이트 전압(Vg)이 입력되고, PMOS 트랜지스터(M15)의 드레인 전류는 출력 트랜지스터(M1)의 게이트 전압(Vg)에 따라 변화하며, 즉 출력 단자(OUT)로부터 출력되는 출력 전류(iout)에 따라 변화한다. 정전류원(12)으로부터 공급되는 정전류 i1에 더하여 PMOS 트랜지스터(M15)의 드레인 전류도 차동 증폭기(11)의 바이어스 전류로 되어 있으므로, 차동 증폭기(11)의 바이어스 전류는 출력 전류(iout)에 비례하여 증감하게 된다.
PMOS 트랜지스터(M15)의 드레인 전류가 0 A로 되면, 차동 증폭기(11)의 바이어스 전류는 정전류 i1로 되며, 차동 증폭기(11)의 바이어스 전류가 정전류 i1 미만으로 되는 경우는 없다. 또, 출력 트랜지스터(M1)의 게이트 전압(Vg)이 아무리 저하하여도 PMOS 트랜지스터(M15)의 드레인 전류는 정전류원(13)으로부터 공급되는 정전류(i2)를 초과하지 않으며, 정전류원(13)으로 제한된다. 이 때문에, 차동 증폭기(11)의 바이어스 전류는 전류 i1 내지 전류 i1＋i2의 범위에서 출력 전류(iout) 에 비례하게 된다.
도 4는 출력 전류(iout)와 차동 증폭기(11)의 소비 전류(iss)의 관계예를 나타낸 도면이다. 또한 도 4에서 정전류 i1은 대략 0.2 μA이며, 정전류 i1＋i2는 대략 5 μA인 경우를 예로 나타내고 있다.
도 4로부터 차동 증폭기(11)의 소비 전류(iss)는 대략 0.2 μA 내지 대략 5 μA의 범위에서 출력 전류(iout)에 비례하고 있다는 것을 알 수 있다.
또, 도 5는 도 2 및 도 3의 정전압 회로(1)에 있어서, 출력 전류(iout)가 급증하였을 때의 출력 전압(Vout)의 변화예를 나타낸 도면이다. 또한 도 5에서는 정전압 회로(1)에서 입력 전압(Vin)이 1.8 V이고, 출력 전압(Vout)이 0.8 V이며, 출력 단자(OUT)와 접지 전압(Vss)의 사이에 1 μF의 용량이 접속된 상태에서 출력 전류(iout)가 500 μA에서 100 mA로 급증한 경우를 예로 나타내고 있으며, 실선이 정전압 회로(1)의 경우를 나타내고, 점선이 종래의 경우를 나타내고 있다.
도 5로부터 알 수 있듯이, 출력 전류(iout)가 급증하였을 때의 출력 전압(Vout)의 변동이 종래보다 대폭 개선된다는 것을 알 수 있다.
이와 같이, 본 제1 실시예에 따른 정전압 회로는 통상 시에는 직류 특성이 우수한 제1 오차 증폭 회로(4)에 의해 출력 트랜지스터(M1)의 동작 제어를 실행하여 출력 전압(Vout)의 정전압화를 도모하고, 출력 전압(Vout)이 급속히 저하하였을 때에는, 제1 오차 증폭 회로(4)가 응답하여 출력 트랜지스터(M1)의 동작 제어를 실행하기 전에, 미리 정해진 기간 동안 고속 응답성이 뛰어난 제2 오차 증폭 회로(5)에 의해 출력 트랜지스터(M1)의 동작 제어를 실행하여 출력 전압(Vout)의 정전압화 를 도모하도록 하며, 또한, 제2 오차 증폭 회로(5)의 차동 증폭기(11)의 바이어스 전류를 출력 전류(iout)에 비례하여 변화시키도록 하였다. 이로부터, 고속의 부하 과도 응답성을 얻을 수 있는 동시에 출력 전류(iout)가 작은 경부하 상태에서의 소비 전류를 절감시킬 수 있다.
제2 실시예
상기 제1 실시예에서는 출력 전류(iout)에 비례하여 차동 증폭기(11)의 바이어스 전류를 증가시키도록 하였지만, 출력 전류(iout)가 미리 정해진 값 이상으로 되면 제2 오차 증폭 회로(5)의 차동 증폭기(11)의 바이어스 전류를 정전류 i2만 증가시키도록 하여도 좋으며, 이와 같이 한 것을 본 발명의 제2 실시예로 한다.
또한 본 발명의 제2 실시예에 따른 정전압 회로의 회로예를 나타낸 도면은 도 2의 차동 증폭기(11)의 부호를 11a로, 도 2의 제2 오차 증폭 회로(5)의 부호를 5a로, 도 2의 정전압 회로(1)의 부호를 1a로 변경한 이외는 도 2와 동일하므로 설명을 생략한다.
도 6은 본 발명의 제2 실시예에 따른 정전압 회로의 제2 오차 증폭 회로(5a)의 회로예를 나타낸 도면이다. 또한 도 6에서는 도 3과 동일한 부분은 동일한 부호로 나타내고, 여기에서는 그 설명을 생략하는 동시에 도 3과의 차이점만 설명한다.
도 6과 도 3의 차이점은 도 2의 차동 증폭기(11)에 PMOS 트랜지스터(M17), 인버터(15) 및 저항(R12)을 추가한 것이다.
도 6에 있어서, 제2 오차 증폭 회로(5a)는 차동 증폭기(11a), 저항(R11) 및 콘덴서(C11)로 구성되고, 차동 증폭기(11a)는 PMOS 트랜지스터(M11, M12, M15, M17), NMOS 트랜지스터(M13, M14, M16), 정전류원(12, 13), 인버터(15) 및 저항(R12)으로 구성된다.
입력 전압(Vin)과 접지 전압(Vss)의 사이에는 PMOS 트랜지스터(M17)와 저항(R12)이 직렬로 접속되고, PMOS 트랜지스터(M17)와 저항(R12)의 접속부에 인버터(15)의 입력단이 접속되며, PMOS 트랜지스터(M15)의 게이트에 인버터(15)의 출력단이 접속된다. PMOS 트랜지스터(M17)의 게이트는 NMOS 트랜지스터(M16)의 드레인에 접속되고, 출력 트랜지스터(M1)의 게이트 전압(Vg)이 입력된다.
이와 같은 구성에 있어서, PMOS 트랜지스터(M17)의 게이트에는 출력 트랜지스터(M1)의 게이트 전압(Vg)이 입력되므로, 출력 전류(iout)에 따라 PMOS 트랜지스터(M17)의 드레인 전류는 변화한다. 이 드레인 전류는 저항(R12)에 의해 전압으로 변환되고, 이 전압이 인버터(15)의 임계값 이하인 경우에는 인버터(15)의 출력단이 고레벨로 되며, PMOS 트랜지스터(M15)는 오프하여 차단 상태로 된다. 이 때문에, 차동 증폭기(11a)의 바이어스 전류는 정전류 i1로 된다. 한편, 인버터(15)의 입력 전압이 인버터(15)의 임계값을 초과하면, 인버터(15)의 출력단이 저레벨로 하강하여 PMOS 트랜지스터(M15)가 온 하여 도통 상태로 된다. 이 결과, 차동 증폭기(11a)의 바이어스 전류는 정전류 i1로부터 정전류(i1＋i2)로 증가한다.
도 7은 출력 전류(iout)와 차동 증폭기(11a)의 소비 전류(iss)의 관계예를 나타낸 도면이다. 또한 도 7에서 정전류 i1은 대략 0.2 μA이며, 정전류(i1＋i2)는 대략 5 μA인 경우를 예로 나타내고 있다.
도 7로부터 차동 증폭기(11a)의 소비 전류(iss)는 출력 전류(iout)가 미리 정해진 값 이상으로 되면 대략 0.2 μA로부터 대략 5 μA로 증가한다는 것을 알 수 있다. 이 미리 정해진 값은 PMOS 트랜지스터(M17)의 사이즈와 저항(R12)의 저항값으로 자유롭게 설정할 수 있지만, 출력 전류(iout)에 대하여 정전류(i1＋i2)가 충분히 작아지도록 하면 좋다. 예를 들면, 정전류 i1가 0.2 μA이고, 정전류 i1＋i2가 5 μA이면, 상기 미리 정해진 값을 500 μA로 함으로써, 바이어스 전류가 정전류 i1로부터 정전류 i1＋i2로 증가하여도 전체 소비 전류로부터 보면 오차 정도이므로 문제가 없다.
또한 정전압 회로(1a)에 있어서, 출력 전류(iout)가 급증하였을 때의 출력 전압(Vout)의 변화예를 나타낸 도면은 도 5와 동일하므로 생략한다.
이와 같이, 본 제2 실시예에 따른 정전압 회로는 제1 실시예와 같이 출력 전류(iout)에 비례하여 차동 증폭기(11)의 바이어스 전류를 증가시키지 않고, 출력 전류(iout)가 미리 정해진 값 이상으로 되면 제2 오차 증폭 회로(5)의 차동 증폭기(11)의 바이어스 전류를 정전류(i2)만 증가시키도록 하므로, 상기 제1 실시예와 동일한 효과를 얻을 수 있다.
도 1은 종래의 정전압 회로의 회로예를 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 정전압 회로의 회로예를 나타낸 도면.
도 3은 도 2의 제2 오차 증폭 회로(5)의 내부 회로예를 나타낸 도면.
도 4는 출력 전류(iout)와 차동 증폭기(11)의 소비 전류(iss)의 관계예를 나타낸 도면.
도 5는 출력 전류(iout)가 급증하였을 때의 출력 전압(Vout)의 변화예를 나타낸 도면.
도 6은 본 발명의 제2 실시예에 따른 정전압 회로의 제2 오차 증폭 회로(5a)의 회로예를 나타낸 도면.
도 7은 출력 전류(iout)와 차동 증폭기(11a)의 소비 전류(iss)의 관계예를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
1　 정전압 회로
2　 기준 전압 발생 회로
3　 바이어스 전압 발생 회로
4　 제1 오차 증폭 회로
5　 제2 오차 증폭 회로
11, 11a　 차동 증폭기
12, 13 정전류원
15　 인버터
M1　 출력 트랜지스터
M11, M12, M15, M17　 PMOS 트랜지스터
M13, M14, M16　 NMOS 트랜지스터
R1, R2, R11, R12　 저항
C11　 콘덴서

Claims (16)

  1. 입력 단자에 입력된 입력 전압을 미리 정해진 정전압으로 변환하여 출력 단자로부터 출력하는 정전압 회로에 있어서,
    입력된 제어 신호에 따른 전류를 상기 입력 단자로부터 상기 출력 단자에 출력하는 출력 트랜지스터와,
    미리 정해진 기준 전압을 생성하여 출력하는 기준 전압 발생 회로부와,
    상기 출력 단자로부터의 출력 전압을 검출하고, 검출한 상기 출력 전압에 비례한 비례 전압을 생성하여 출력하는 출력 전압 검출 회로부와,
    상기 비례 전압이 상기 기준 전압으로 되도록 상기 출력 트랜지스터의 동작 제어를 실행하는 제1 오차 증폭 회로부와,
    상기 출력 전압의 변동에 대하여 상기 제1 오차 증폭 회로부보다 응답 속도가 빠르며, 상기 출력 전압의 급속한 저하 시에, 미리 정해진 시간 동안, 상기 출력 트랜지스터에 대하여 출력 전류를 증가시키는 제2 오차 증폭 회로부
    를 구비하고,
    상기 제2 오차 증폭 회로부는 상기 출력 트랜지스터로부터 출력되는 출력 전류에 따라 소비 전류를 가변시키는 것을 특징으로 하는 정전압 회로.
  2. 제1항에 있어서,
    상기 제2 오차 증폭 회로부는 상기 출력 트랜지스터로부터 출력되는 출력 전류에 비례하여 소비 전류를 가변시키는 것을 특징으로 하는 정전압 회로.
  3. 제1항에 있어서,
    상기 제2 오차 증폭 회로부는 상기 출력 트랜지스터로부터 출력되는 출력 전류가 미리 정해진 값 이상으로 되면 소비 전류를 증가시키는 것을 특징으로 하는 정전압 회로.
  4. 제1항에 있어서,
    상기 제1 오차 증폭 회로부는 상기 제2 오차 증폭 회로부보다 직류 이득이 큰 것을 특징으로 하는 정전압 회로.
  5. 제1항에 있어서,
    상기 제2 오차 증폭 회로부는 상기 출력 전압의 교류 성분만 증폭하는 것을 특징으로 하는 정전압 회로.
  6. 제1항에 있어서, 상기 제2 오차 증폭 회로부는,
    한 쪽 입력단에 미리 정해진 바이어스 전압이 입력되고, 다른 쪽 입력단의 전압이 상기 바이어스 전압으로 되도록 상기 출력 트랜지스터의 동작 제어를 실행하는 차동 증폭 회로와,
    상기 차동 증폭 회로의 다른 쪽 입력단과 상기 출력 전압의 사이에 접속된 콘덴서와,
    상기 차동 증폭 회로의 각 입력단의 사이에 접속된 고정 저항
    을 구비하고,
    상기 차동 증폭 회로는 상기 출력 트랜지스터의 제어 전극의 전압에 따라 차동쌍에 공급하는 바이어스 전류를 가변시키는 것을 특징으로 하는 정전압 회로.
  7. 제2항에 있어서, 상기 제2 오차 증폭 회로부는,
    한 쪽 입력단에 미리 정해진 바이어스 전압이 입력되고, 다른 쪽 입력단의 전압이 상기 바이어스 전압으로 되도록 상기 출력 트랜지스터의 동작 제어를 실행하는 차동 증폭 회로와,
    상기 차동 증폭 회로의 다른 쪽 입력단과 상기 출력 전압의 사이에 접속된 콘덴서와,
    상기 차동 증폭 회로의 각 입력단의 사이에 접속된 고정 저항
    을 구비하고,
    상기 차동 증폭 회로는 상기 출력 트랜지스터의 제어 전극의 전압에 따라 상기 출력 트랜지스터로부터 출력되는 출력 전류에 비례하도록 차동쌍에 공급하는 바이어스 전류를 가변시키는 것을 특징으로 하는 정전압 회로.
  8. 제3항에 있어서, 상기 제2 오차 증폭 회로부는,
    한 쪽 입력단에 미리 정해진 바이어스 전압이 입력되고, 다른 쪽 입력단의 전압이 상기 바이어스 전압으로 되도록 상기 출력 트랜지스터의 동작 제어를 실행하는 차동 증폭 회로와,
    상기 차동 증폭 회로의 다른 쪽 입력단과 상기 출력 전압의 사이에 접속된 콘덴서와,
    상기 차동 증폭 회로의 각 입력단의 사이에 접속된 고정 저항
    을 구비하고,
    상기 차동 증폭 회로는 상기 출력 트랜지스터의 제어 전극의 전압으로부터, 상기 출력 트랜지스터로부터 출력되는 출력 전류가 미리 정해진 값 이상으로 된 것을 검출하면, 차동쌍에 공급하는 바이어스 전류를 증가시키는 것을 특징으로 하는 정전압 회로.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 차동 증폭 회로는 차동쌍을 구성하는 트랜지스터의 적어도 어느 하나에 미리 오프셋(offset)이 마련되고, 상기 출력 전압의 전압 변화가 미리 정해진 값 이하로 작은 경우에, 상기 차동쌍을 구성하는 한 쪽 트랜지스터에 흐르는 전류가 다른 쪽 트랜지스터에 흐르는 전류보다 작아지는 것을 특징으로 하는 정전압 회로.
  10. 제1항에 있어서,
    상기 출력 트랜지스터, 기준 전압 발생 회로부, 출력 전압 검출 회로부 및 제1, 제2의 각 오차 증폭 회로부는 1개의 IC에 집적되는 것을 특징으로 하는 정전압 회로.
  11. 입력된 제어 신호에 따른 전류를 입력 단자로부터 출력 단자에 출력하는 출력 트랜지스터와,
    상기 출력 단자로부터의 출력 전압에 비례한 비례 전압이 미리 정해진 기준 전압으로 되도록 상기 출력 트랜지스터의 동작 제어를 실행하는 제1 오차 증폭 회로부와,
    상기 출력 전압의 변동에 대하여 상기 제1 오차 증폭 회로부보다 응답 속도가 빠르며, 상기 출력 전압의 급속한 저하 시에, 미리 정해진 시간 동안, 상기 출 력 트랜지스터에 대하여 출력 전류를 증가시키는 제2 오차 증폭 회로부
    를 구비하고,
    상기 입력 단자에 입력된 입력 전압을 미리 정해진 정전압으로 변환하여 상기 출력 단자로부터 출력하는 정전압 회로의 동작 제어 방법에 있어서,
    상기 출력 트랜지스터로부터 출력되는 출력 전류에 따라 상기 제2 오차 증폭 회로부의 소비 전류를 가변시키는 것을 특징으로 하는 정전압 회로의 동작 제어 방법.
  12. 제11항에 있어서,
    상기 출력 트랜지스터로부터 출력되는 출력 전류에 비례하여 상기 제2 오차 증폭 회로부의 소비 전류를 가변시키는 것을 특징으로 하는 정전압 회로의 동작 제어 방법.
  13. 제11항에 있어서,
    상기 출력 트랜지스터로부터 출력되는 출력 전류가 미리 정해진 값 이상으로 되면 상기 제2 오차 증폭 회로부의 소비 전류를 증가시키는 것을 특징으로 하는 정전압 회로의 동작 제어 방법.
  14. 제11항에 있어서,
    상기 출력 트랜지스터로부터 출력되는 출력 전류에 따라 상기 제2 오차 증폭 회로부를 구성하는 차동쌍으로 공급하는 바이어스 전류를 가변시키는 것을 특징으로 하는 정전압 회로의 동작 제어 방법.
  15. 제12항에 있어서,
    상기 출력 트랜지스터로부터 출력되는 출력 전류에 비례하도록 상기 제2 오차 증폭 회로부를 구성하는 차동쌍으로 공급하는 바이어스 전류를 가변시키는 것을 특징으로 하는 정전압 회로의 동작 제어 방법.
  16. 제13항에 있어서,
    상기 출력 트랜지스터로부터 출력되는 출력 전류가 미리 정해진 값 이상으로 되면, 상기 제2 오차 증폭 회로부를 구성하는 차동쌍으로 공급하는 바이어스 전류를 증가시키는 것을 특징으로 하는 정전압 회로의 동작 제어 방법.
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