KR101580183B1 - 부스트 연산 증폭기 - Google Patents

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Abstract

부스트 연산 증폭기가 제공된다. 상기 부스트 연산 증폭기는 입력된 차동 전압을 증폭하여 출력하는 차동 증폭부, 상기 차동 증폭부의 제1 출력단에 흐르는 전류를 제1 노드 및 제2 노드 각각에 공급하도록 미러링하는 제1 미러링부, 상기 차동 증폭부의 제2 출력단에 흐르는 전류를 상기 제1 노드 및 상기 제2 노드 각각에 공급하도록 미러링하는 제2 미러링부, 제1 전원과 출력 노드 사이에 접속되고, 상기 제1 노드의 전압에 기초하여 스위칭하는 풀업 트랜지스터,및 제2 전원과 상기 출력 노드 사이에 접속되고, 상기 제2 노드의 전압에 기초하여 스위칭하는 풀 다운 트랜지스터를 포함한다.
부스트 연산 증폭기, 전류 미러.

Description

부스트 연산 증폭기{Boost Operational Amplifier}
본 발명은 증폭기에 관한 것으로, 보다 상세하게는 부스트 연산 증폭기에 관한 것이다.
도 1은 일반적인 부스트(Boost) 연산 증폭기의 구성도를 나타내고, 도 2는 도 1에 도시된 연산 증폭기의 데드 존을 나타낸다. 도 1 및 도 2를 참조하면, 상기 부스트 연산 증폭기는 대용량의 저항 또는 용량성 부하(capacitive load)를 구동하는데 많이 사용된다. 또한 대부분의 응용에서 순간적인 부하 스위칭(load switching)에 대한 리플(ripple) 감소를 위하여 출력 노드(node, N)에 수nF ~ 수uF의 안정화 커패시터를 연결하여 사용한다.
상기 부스트 연산 증폭기는 간단한 구조를 이용하여 충분한 출력 전류를 구동하기 위하여 출력 트랜지스터(Transistor)의 사이즈(size)가 매우 큰 특징이 있다. 출력 트랜지스터의 사이즈가 매우 크기 때문에 스탠드 바이 전류(Stand-by current)를 작게 하기 위하여 한쪽 또는 양쪽에 도 2에 도시된 바와 같이 데드 존을 두게 된다.
데드 존을 두게 되면 상기 부스트 연산 증폭기가 풀 업(Pull-up) 또는 풀 다 운(Pull-down) 둘 중에 한가지 경우에만 정상적인 구동을 수행하고, 그 반대의 경우 데드 존 구간 동안 반응을 하지 않는 역할을 수행하여 큰 부하 상태에서 안정도를 유지할 수 있도록 하며 전류소모 또한 감소시킨다.
그러나 연산 증폭기의 입력이 2개이므로, 상호 간에 발생하는 오프 셋(offset)이 달라져서 제어하는 영역에서 정확하게 데드 존에 대한 특성이 나타나지 않을 수 있다.
도 3a는 오프 셋(offset)의 차이에 의한 데드 존의 확장을 나타내고, 도 3b는 오프 셋(offset)의 차이에 의한 네거티브 데드 존을 나타낸다. 도 3a를 참조하면, 제1 연산 증폭기(A1)가 +의 오프 셋을 갖고, 제2 연산 증폭기(A2)가 -의 오프셋을 갖게 되면 DC 레벨(level) 및 데드 존이 너무 커지는 문제가 있다.
또한 도 3b를 참조하면, 제1 연산 증폭기(A1)는 - 오프셋을 갖고, 제2 연산 증폭기(A2)는 +의 오프셋을 갖게 되면 출력 구동을 위한 2개의 트랜지스터(M1,M2)가 동시에 턴 온되기 때문에 매우 큰 단락 전류가 발생하게 된다.
이러한 과정에서 제1 연산 증폭기 및 제2 연산 증폭기의 오프셋들이 랜덤(random)하게 변경되면서 데드 존의 크기 및 위치가 상당히 큰 변동(variation)을 갖게 되기 때문에 이를 보상해 주기 위해서는 위부에서 퓨즈(Fuse)나 MTP 등을 이용하여 이 값을 보정해 주어야 한다.
데드 존의 크기가 너무 작아지거나 없어지게 되면 부하가 스위칭하는 동안에 큰 리플이 발생하게 되며, 이는 결국 외부에 연결된 커패시터(미도시)를 충전, 방전하는 동작을 반복해서 수행하는 것이므로, 전류 소모 또한 증가하게 된다. 또한 데드 존의 크기가 너무 커지게 되면 유효 오프 셋의 크기가 증가하게 되어 연산 증폭기의 성능이 저하된다.
본 발명이 이루고자 하는 기술적 과제는 오프셋을 감소시키고 데드 존에 대한 변동을 감소시킬 수 있는 부스트 연산 증폭기를 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 부스트 연산 증폭기는 입력된 차동 전압을 증폭하여 출력하는 차동 증폭부, 상기 차동 증폭부의 제1 출력단에 흐르는 전류를 제1 노드 및 제2 노드 각각에 공급하도록 미러링하는 제1 미러링부, 상기 차동 증폭부의 제2 출력단에 흐르는 전류를 상기 제1 노드 및 상기 제2 노드 각각에 공급하도록 미러링하는 제2 미러링부, 제1 전원과 출력 노드 사이에 접속되고, 상기 제1 노드의 전압에 기초하여 스위칭하는 풀업 트랜지스터, 및 제2 전원과 상기 출력 노드 사이에 접속되고, 상기 제2 노드의 전압에 기초하여 스위칭하는 풀 다운 트랜지스터를 포함한다.
본 발명의 실시 예에 따른 부스트 연산 증폭기는 데드 존에 대한 편차를 줄일 수 있고, 숏 전류를 감소시키고 안정적인 구동을 할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 4는 본 발명의 실시 예에 따른 부스트 연산 증폭기(400)를 나타낸다. 도 4를 참조하면, 상기 부스트 연산 증폭기(Boost operational Amplifier, 400)는 차동 증폭부(410), 제1 미러링부(M3,M9,M7), 제2 미러링부(M4,M5,M6,M10,M8), 풀업 트랜지스터(M11), 풀 다운 트랜지스터(M12), 커패시턴스(C1), 저항(R1), 및 제1 전류원(IS1)을 포함한다.
상기 차동 증폭부(410)는 입력된 차동 전압(V+, V-)을 증폭하여 출력한다. 상기 차동 증폭부(410)는 한 쌍의 차동 입력 트랜지스터(M1, M2), 및 제2 전류원(IS2)을 포함한다.
상기 한 쌍의 차동 입력 트랜지스터(M1,M2)는 차동 전압(V+, V-)이 입력되는 한 쌍의 차동 입력 트랜지스터(M1, M2)를 포함한다. 예컨대, 상기 한 쌍의 차동 입력 트랜지스터(M1,M2)는 제1 전압(V-)이 입력되는 제1 차동 입력 트랜지스터(M1) 및 제2 전압(V+)이 입력되는 제2 차동 입력 트랜지스터(M2)를 포함할 수 있다.
상기 제2 전류원(IS2)은 상기 차동 입력 트랜지스터(M1,M2)의 테일(T)과 제2 전원(VSS) 사이에 접속된다.
상기 제1 미러링부(M3,M9,M7)는 상기 차동 증폭부(410)의 제1 출력단에 흐르는 전류를 제1 노드(N1) 및 제2 노드(N2) 각각에 공급하도록 미러링(mirring)한다. 상기 제2 미러링부는 상기 차동 증폭부(410)의 제2 출력단에 흐르는 전류를 상기 제1 노드(N1) 및 상기 제2 노드(N2) 각각에 공급하도록 미러링한다.
상기 제1 미러링부(M3,M7,M9)는 상기 제1 전원(VDD)과 상기 제1 출력단 및 상기 제1 전원(VDD)과 상기 제1 노드(N1) 사이에 접속되는 제1 전류 미러, 및 상기 제1 전원(VDD)과 상기 제1 출력단 및 상기 제1 전원(VDD)과 상기 제2 노드(N2) 사이에 접속되는 제2 전류 미러를 포함한다.
예컨대, 상기 제1 미러링부는 상기 제1 전원(VDD)과 상기 제1 출력단 사이에 접속되고, 게이트 및 드레인이 접속되는 제1 트랜지스터(M3), 상기 제1 전원(VDD)과 상기 제1 노드(N1) 사이에 접속되고, 상기 제1 트랜지스터(M3)의 게이트와 접속되는 게이트를 갖는 제2 트랜지스터(M7), 및, 상기 제1 전원(VDD)과 상기 제2 노드 (N2) 사이에 접속되고 상기 제1 트랜지스터(M3)의 게이트와 접속되는 제3 트랜지스터(M9)를 포함할 수 있다.
상기 제2 미러링부(M4,M5,M6,M10,M8)는 상기 제1 전원(VDD)과 상기 제2 출력단 및 상기 제2 전원(VSS)과 상기 제1 노드(N1) 사이에 접속되는 제3 전류 미러(M4,M5,M6,M8) 및 상기 제1 전원(VDD)과 상기 제2 출력단 및 상기 제2 전원(VSS)과 상기 제2 노드(N2) 사이에 접속되는 제4 전류 미러(M4,M5,M6,M10)를 포함한다.
예컨대, 상기 제2 미러링부(M4,M5,M6,M10,M8)는 상기 제1 전원(VDD)과 상기 제2 출력단 사이에 접속되고, 게이트 및 드레인이 접속되는 제4 트랜지스터(M4), 상기 제1 전원(VDD))과 제3 노드(N3) 사이에 접속되고, 상기 제4 트랜지스터(M4))의 게이트에 접속되는 게이트를 갖는 제5 트랜지스터(M5), 상기 제3 노드(N3)와 상기 제2 전원(VSS) 사이에 접속되며, 게이트 및 드레인이 접속되는 게이트를 갖는 제6 트랜지스터(M6), 상기 제2 노드(N2)와 상기 제2 전원(VSS) 사이에 접속되고, 상기 제6 트랜지스터(M6)의 게이트와 접속되는 게이트를 갖는 제7 트랜지스터(M10), 및 상기 제1 노드(N1)와 상기 제2 전원(VSS) 사이에 접속되고, 상기 제6 트랜지스터(M6)의 게이트와 접속되는 게이트를 갖는 제8 트랜지스터(M8)를 포함한다.
상기 풀 업 트랜지스터(M11)는 제1 전원(VDD)과 출력 노드(NOUT) 사이에 접속되고, 상기 제1 노드(N1)의 전압에 기초하여 스위칭한다. 상기 풀 다운 트랜지스터(M12)는 제2 전원(VSS)과 상기 출력 노드(NOUT) 사이에 접속되고, 상기 제2 노드(N2)의 전압에 기초하여 스위칭한다.
상기 제1 전류원(IS1)은 상기 출력 노드(NOUT) 및 상기 제2 전원(VSS) 사이에 접속된다. 상기 커패시터(C1) 및 상기 저항(R1)은 상기 제1 노드(N1) 및 상기 출력 노드(NOUT) 사이에 직렬로 접속된다.
이때 상기 제1 트랜지스터 내지 상기 제5 트랜지스터(M3 ~ M5)는 PMOS 트랜지스터이고, 상기 제6 내지 제8 트랜지스터(M6,M10,M8)는 NMOS 트랜지스터일 수 있다.
상기 풀업 트랜지스터(M11)는 PMOS 트랜지스터이고, 상기 풀 다운 트랜지스터(M12)는 NMOS 트랜지스터일 수 있다.
도 4에 도시된 부스트 연산 증폭기(400)의 동작을 설명한다. 먼저 상기 부스트 연산 증폭기(400)에 포함된 트랜지스터들의 W/L ratio는 다음과 같다.
(W/L)M3/(W/L)M7 = (W/L)M4/(W/L)M5, (W/L)M6=(W/L)M8
부스트 연산 증폭기(400)의 입력 차동 증폭부(410)에 DC 전압을 인가하게 되면 상기 풀업 구동 제어부(420), 풀업 출력 트랜지스터(M8), 및 제1 전류원(IS1)에 의하여 출력 전압(Out)을 입력 전압과 동일한 DC level을 생성하게 된다.
(W/L)M3/(W/L)M9 < 1 , (W/L)M6/(W/L)M10 > 1로 설계를 하게 되면 결국 제2 노드는 정상적인 상태에서는 제2 전원(VSS)으로 되어 풀 다운 출력 트랜지스터(M12)를 오프(off)하여 출력에 영향을 주지 않게 된다. 이렇게 되면 출력의 전류 패스는 풀 업 트랜지스터(M11)과 제1 전류원(Is1)만 존재하게 된다. 이 상태에서 출력에 큰 부하가 접속되어 순간적으로 출력 전압이 낮아지게 되면 출력에 큰 리플이 생기게 된다.
이 순간 상기 제1 노드(N1)는 전압을 끌어 올리기 위하여 로우(Low)로 내려가게 되며, 출력 전압(OUT)은 이내 정상적인 타겟(target) DC 레벨로 상승하게 된다.
부하 스위칭의 경우 오버슈트(overshoot)가 발생하게 되는데 이를 빠르게 풀다운시킨다. 발생한 오버슈트가 정해진 타겟 레벨 이상 발생하였을 경우 제6 트랜지스터(M6)의 전류가 급격히 감소하고, 이에 의하여 제7 트랜지스터(M10)의 전류 또한 감소하게 된다. 제7 트랜지스터(M10)의 전류 감소는 결국 제2 노드(N2)의 전압 상승을 일으켜 풀 다운 출력 트랜지스터(M12)를 온(on) 시킨다. 이에 큰 오버슈트는 빠르게 안정화 될 수 있다.
오버슈트 전압이 빠르게 감소하여 데드 존 이내로 들어오게 되면, 풀 다운 출력 트랜지스터(M12)는 다시 오프되어 회로에 영향을 주지 않게 된다. 이후에는 제1 전류원(IS1)에 의하여 풀 다운 기능을 수행한다. 이때 다운 쪽으로는 언더 슈트(under shoot)가 발생하지 않아 풀 업 회로가 크게 동작하는 것을 방지할 수 있으며, 리플을 제거할 수 있게 한다.
본 발명에서 제안된 구조를 사용하게 되면, 입력을 분리하지 않고 1개의 연산 증폭기(410)를 사용하기 때문에 두 개의 독립적인 연산 증폭기를 사용하여 구현한 부스트 회로에 비하여 데드 존의 편차가 감소하게 된다.
(W/L)M3/(W/L)M7 > 1 이고, (W/L)M9/(W/L)M11 <1이고, (W/L)M3/(W/L)M6 = (W/L)M9/(W/L)M10 = 1로 ratio를 조정하게 되면 상술한 바와 반대의 데드 존 특성을 갖는 부스트 연산 증폭기를 구현할 수 있다.
소형 DDI의 경우 공급 전원을 내부에서 발생하여 사용하기 때문에 전류 소비가 많게 되면 문제가 된다. 이때 도 4에 도시된 부스트 연산 증폭기(400)를 사용하게 되면 데드 존 변동에 의한 전류 소모를 상당 부분 감소시킬 수 있고, 연산 증폭기의 편차가 적어지게 되어 정확한 DC 레벨을 구동할 수 있어서 화질 개선 및 수율 향상에 크게 도움이 될 수 있다.
또한 구동 라인의 버츄얼 그라운드를 만들어 주는 션트 레귤레이터(shunt regulator)는 +/- 방향으로 큰 전류의 흐름이 있게 된다. 이 경우 스탠드 바이 전류를 감소시키기 위하여 출력 드라이버에 데드 존을 형성하게 된다. 데드 존은 수 mV 수준으로 상당히 작은 레벨이며, 핸들링(handling)하는 전류가 수 암페어 수준 이기 때문에 드라이버의 사이즈가 매우 크다.
이때 데드 존의 오버랩에 의한 숏 전류가 발생하게 되면 큰 short가 발생하게 된다. 또한 출력 드라이버의 오프셋의 편차가 커지게 되면 버츄얼 그라운드의 변동(variation)이 생기게 되어 안정적인 레벨 검출(level detection)이 어려워지게 된다. 이러한 출력 드라이버에 도 4에 도시된 부스트 OP를 사용하게 되면 적은 오프 셋 편차를 갖고 정확한 DC 레벨을 구동할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 부스트 연산 증폭기의 구성도를 나타낸다.
도 2는 도 1에 도시된 연산 증폭기의 데드 존을 나타낸다.
도 3a는 오프 셋의 차이에 의한 데드 존의 확장을 나타낸다.
도 3b는 오프 셋의 차이에 의한 네거티브 데드 존을 나타낸다.
도 4는 본 발명의 실시 예에 따른 부스트 연산 증폭기를 나타낸다.

Claims (10)

  1. 입력된 차동 전압을 증폭하여 출력하는 차동 증폭부;
    상기 차동 증폭부의 제1 출력단에 흐르는 전류를 제1 노드 및 제2 노드 각각에 공급하도록 미러링하는 제1 미러링부;
    상기 차동 증폭부의 제2 출력단에 흐르는 전류를 상기 제1 노드 및 상기 제2 노드 각각에 공급하도록 미러링하는 제2 미러링부;
    제1 전원과 출력 노드 사이에 접속되고, 상기 제1 노드의 전압에 기초하여 스위칭하는 풀업 트랜지스터; 및
    제2 전원과 상기 출력 노드 사이에 접속되고, 상기 제2 노드의 전압에 기초하여 스위칭하는 풀 다운 트랜지스터를 포함하며,
    상기 제1 미러링부는,
    상기 제1 전원과 상기 제1 출력단 사이에 접속되고, 게이트 및 드레인이 접속되는 제1 트랜지스터;
    상기 제1 전원과 상기 제1 노드 사이에 접속되고, 상기 제1 트랜지스터의 게이트와 접속되는 게이트를 갖는 제2 트랜지스터; 및
    상기 제1 전원과 상기 제2 노드 사이에 접속되고 상기 제1 트랜지스터의 게이트와 접속되는 제3 트랜지스터를 포함하는 것을 특징으로 하는 부스트 연산 증폭기.
  2. 제1항에 있어서, 상기 부스트 연산 증폭기는,
    상기 출력 노드 및 상기 제2 전원 사이에 접속되는 전류원을 더 포함하는 것을 특징으로 하는 부스트 연산 증폭기.
  3. 제1항에 있어서, 상기 부스트 연산 증폭기는,
    상기 제1 노드와 상기 출력 노드 사이에 직렬로 접속된 저항 및 커패시터를 더 포함하는 것을 특징으로 하는 부스트 연산 증폭기.
  4. 입력된 차동 전압을 증폭하여 출력하는 차동 증폭부;
    상기 차동 증폭부의 제1 출력단에 흐르는 전류를 제1 노드 및 제2 노드 각각에 공급하도록 미러링하는 제1 미러링부;
    상기 차동 증폭부의 제2 출력단에 흐르는 전류를 상기 제1 노드 및 상기 제2 노드 각각에 공급하도록 미러링하는 제2 미러링부;
    제1 전원과 출력 노드 사이에 접속되고, 상기 제1 노드의 전압에 기초하여 스위칭하는 풀업 트랜지스터; 및
    제2 전원과 상기 출력 노드 사이에 접속되고, 상기 제2 노드의 전압에 기초하여 스위칭하는 풀 다운 트랜지스터를 포함하며,
    상기 제1 미러링부는,
    상기 제1 전원과 상기 제1 출력단 및 상기 제1 전원과 상기 제1 노드 사이에 접속되는 제1 전류 미러; 및
    상기 제1 전원과 상기 제1 출력단 및 상기 제1 전원과 제2 노드 사이에 접속되는 제2 전류 미러를 포함하는 것을 특징으로 하는 부스트 연산 증폭기.
  5. 입력된 차동 전압을 증폭하여 출력하는 차동 증폭부;
    상기 차동 증폭부의 제1 출력단에 흐르는 전류를 제1 노드 및 제2 노드 각각에 공급하도록 미러링하는 제1 미러링부;
    상기 차동 증폭부의 제2 출력단에 흐르는 전류를 상기 제1 노드 및 상기 제2 노드 각각에 공급하도록 미러링하는 제2 미러링부;
    제1 전원과 출력 노드 사이에 접속되고, 상기 제1 노드의 전압에 기초하여 스위칭하는 풀업 트랜지스터; 및
    제2 전원과 상기 출력 노드 사이에 접속되고, 상기 제2 노드의 전압에 기초하여 스위칭하는 풀 다운 트랜지스터를 포함하며,
    상기 제2 미러링부는,
    상기 제1 전원과 상기 제2 출력단 및 상기 제2 전원과 상기 제1 노드 사이에 접속되는 제3 전류 미러; 및
    상기 제1 전원과 상기 제2 출력단 및 상기 제2 전원과 상기 제2 노드 사이에 접속되는 제4 전류 미러를 포함하는 것을 특징으로 하는 부스트 연산 증폭기.
  6. 삭제
  7. 제1항에 있어서, 상기 제2 미러링부는,
    상기 제1 전원과 상기 제2 출력단 사이에 접속되고, 게이트 및 드레인이 접속되는 제4 트랜지스터;
    상기 제1 전원과 제3 노드 사이에 접속되고, 상기 제4 트랜지스터의 게이트에 접속되는 게이트를 갖는 제5 트랜지스터;
    상기 제3 노드와 상기 제2 전원 사이에 접속되며, 게이트 및 드레인이 접속되는 게이트를 갖는 제6 트랜지스터;
    상기 제2 노드와 상기 제2 전원 사이에 접속되고, 상기 제6 트랜지스터의 게이트와 접속되는 게이트를 갖는 제7 트랜지스터; 및
    상기 제1 노드와 상기 제2 전원 사이에 접속되고, 상기 제6 트랜지스터의 게이트와 접속되는 게이트를 갖는 제8 트랜지스터를 포함하는 것을 특징으로 하는 부스트 연산 증폭기.
  8. 제7항에 있어서,
    제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 부스트 연산 증폭기.
  9. 제7항에 있어서,
    상기 제4 트랜지스터 및 상기 제5 트랜지스터는 PMOS 트랜지스터이고, 상기 제6 트랜지스터, 제7 트랜지스터, 및 제8 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 부스트 연산 증폭기.
  10. 제9항에 있어서,
    상기 풀업 트랜지스터는 PMOS 트랜지스터이고, 상기 풀 다운 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 부스트 연산 증폭기.
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