CN103558891B - 低压差稳压器 - Google Patents

Abstract

本发明提供一种低压差稳压器。包括：电流补偿装置；所述电流补偿装置，电连接在所述低压差稳压器的电压输出线上，用于当所述电压输出线上连接的负载的电流变大时输出第一补偿电流至所述负载，或者当所述电压输出线上连接的所述负载的电流变小时接收所述负载输入的第二补偿电流。本发明提供的低压差稳压器，当负载电流突变时，通过电流补偿装置输出第一补偿电流或接收第二补偿电流，实现了输出电压的快速稳定。

Description

低压差稳压器

技术领域

本发明涉及电力电子技术领域，尤其涉及一种低压差稳压器。

背景技术

当今，各种电子设备被广泛应用，电池稳定的电压输出对提高电池的寿命有很大影响。常见的稳定电压输出的器件主要有两种：交换式稳压器和线性稳压器，现有技术中，通过在低压差稳压器内部设置电容（一般为几μF），以使输出电压稳定。

如图1所示为现有技术中低压差稳压器的电路图，该低压差稳压器包括误差放大器11、第一晶体管12、第一电阻13、第二电阻14和第一电容15，其中，第一晶体管12为P型金属氧化物半导体（P-Mental-Oxide-Semiconductor，简称PMOS）晶体管。误差放大器11的负端用于输入由带隙基准电路产生的第一基准电压Vref1，输出端驱动第一晶体管12。第一晶体管12的源极用于输入电子设备等输入的电压Vin，漏极分别与负载16和第一电容15电连接，在负载16侧形成输出电压Vout、负载电流Iout。当负载电流Iout变化时，例如当负载电流Iout变大时，第一电容15先通过放电为负载提供电流，使得输出电压Vout变小，第一电阻13和第二电阻14对变小后的输出电压Vout进行分压，将得到的变小的第一反馈电压Vo1反馈至误差放大器11的正端，误差放大器11将变小的第一反馈电压Vo1和第一基准电压Vref1作差得到的变小的差值信号经过放大后输入至第一晶体管12，以调节第一晶体管12的源极和栅极之间的电压差变大，使得第一晶体管12的漏极电流变大，低压差稳压器的输出电压变大，实现输出电压Vout的稳定，反馈调节的过程中，第一电容15充电，电量恢复到正常值。

但现有技术存在如下缺陷：由于在低压差稳压器内部设置的输出电容较小，当负载电流突变时，低压差稳压器的输出电压会突变到很低或很高，突变后的输出电压在反馈电路的缓慢调节作用下逐渐恢复正常值，因此当负载电流突变时，现有的低压差稳压器会有一段时间处于欠电压或过电压状态，尤其是当负载电流连续的以不同频率变化时，无法实现输出电压的快速稳定。

发明内容

本发明提供一种低压差稳压器，用以解决现有技术中存在的当负载电流突变时，尤其是当负载电流连续的以不同频率变化时，无法实现输出电压的快速稳定的问题。

本发明提供了一种低压差稳压器，包括：电流补偿装置；

所述电流补偿装置，电连接在所述低压差稳压器的电压输出线上，用于当所述电压输出线上连接的负载的电流变大时输出第一补偿电流至所述负载，或者当所述电压输出线上连接的所述负载的电流变小时接收所述负载输入的第二补偿电流。

如上所述的低压差稳压器中，所述电流补偿装置包括：第二晶体管、第一延迟电路、第三晶体管、第四晶体管、第二延迟电路、第五晶体管、第三延迟电路和至少一个第六晶体管，所述第二晶体管和所述第三晶体管为P型金属氧化物半导体PMOS晶体管，所述第四晶体管、所述第五晶体管和所述第六晶体管为N型金属氧化物半导体NMOS晶体管；

所述第二晶体管的源极电连接在所述电压输出线上，所述第二晶体管的栅极和所述第二晶体管的漏极电连接；

所述第一延迟电路的第一端与所述第二晶体管的栅极电连接，所述第一延迟电路的第二端与所述第三晶体管的栅极电连接，用于将所述第二晶体管的栅极的电压延迟一段时间输入至所述第三晶体管的栅极；

所述第三晶体管的源极电连接在所述电压输出线上；

所述第四晶体管的漏极和所述第二晶体管的漏极电连接，所述第四晶体管的源极接地；

所述第二延迟电路的第一端与所述第四晶体管的栅极电连接，所述第二延迟电路的第二端与所述第五晶体管的栅极电连接，用于将所述第四晶体管的栅极的电压延迟一段时间输入至所述第五晶体管的栅极；

所述第五晶体管的漏极和所述第三晶体管的漏极电连接，所述第五晶体管的源极接地；

所述第三延迟电路的第一端与所述第三晶体管的漏极电连接，所述第三延迟电路的第二端与所述第五晶体管的栅极电连接，用于将所述第三晶体管的漏极的电压延迟一段时间输入至所述第五晶体管的栅极；

所述第六晶体管的栅极与所述第五晶体管的漏极电连接，所述第六晶体管的源极接地，所述第六晶体管的漏极电连接在所述电压输出线上。

如上所述的低压差稳压器中，所述第一延迟电路包括：第一开关、第二电容、第二开关和第三电容；

所述第一开关的第一端与所述第二晶体管的栅极电连接，所述第一开关的第二端分别与所述第二开关的第一端和所述第二电容的第一端电连接；

所述第二开关的第二端分别与所述第三晶体管的栅极和所述第三电容的第一端电连接；

所述第二电容的第二端和所述第三电容的第二端分别接地。

如上所述的低压差稳压器中，所述第二延迟电路包括：第三开关、第四电容、第四开关和第五电容；

所述第三开关的第一端与所述第四晶体管的栅极电连接，所述第三开关的第二端分别与所述第四开关的第一端和所述第四电容的第一端电连接；

所述第四开关的第二端分别与所述第五晶体管的栅极和所述第五电容的第一端电连接；

所述第四电容的第二端和所述第五电容的第二端分别接地。

如上所述的低压差稳压器中，所述第三延迟电路为第三电阻。

如上所述的低压差稳压器中，所述电流补偿装置还包括：第四电阻；

所述第四电阻的第一端与所述第六晶体管的源极电连接，所述第四电阻的第二端接地；

所述第四电阻和所述第六晶体管，用于对所述电压输出线输出的输出电压进行分压。

如上所述的低压差稳压器中，所述电流补偿装置还包括：对应于每个所述第六晶体设置的第五开关；

所述第五开关的第一端电连接在所述电压输出线上，所述第五开关的第二端与对应的所述第六晶体管的漏极电连接，用于接通或断开所述电压输出线与对应的所述第六晶体管的漏极之间的电连接。

如上所述的低压差稳压器中，所述电流补偿装置还包括：控制电路和对应于每个所述第六晶体设置的第七晶体管，所述第七晶体管为NMOS晶体管或PMOS晶体管；

所述第七晶体管的源极电连接在所述电压输出线上，所述第七晶体管的漏极与对应的所述第六晶体管的漏极电连接，所述第七晶体管的栅极与所述控制电路电连接；

所述控制电路，用于控制每个所述第七晶体管的源极和漏极之间的导通或截止，以接通或断开所述电压输出线与对应的所述第六晶体管的漏极之间的电连接。

如上所述的低压差稳压器中，所述控制电路包括：比较器、计数器和译码器；

所述比较器分别与所述第四电阻的第一端和所述计数器电连接，所述译码器分别与所述计数器和所述第七晶体管的栅极电连接；

所述比较器，用于根据所述输出电压经所述第四电阻和所述第六晶体管分压后得到的第二反馈电压生成第一控制信号，并将所述第一控制信号输入至所述计数器；

所述计数器，用于在所述第一控制信号的控制下升序或降序计数，并将计数结果输入至所述译码器；

所述译码器，用于根据所述计数结果生成第二控制信号分别输入至每个所述第七晶体管的栅极，控制每个所述第七晶体管的源极和漏极之间的导通或截止。

本发明提供的低压差稳压器，当负载电流突变时，通过电流补偿装置输出第一补偿电流或接收第二补偿电流，避免了低压差稳压器的输出电压突变到很低或很高，进而避免了低压差稳压器长时间处于欠电压或过电压状态，实现了输出电压的快速稳定。

附图说明

图1为现有技术中低压差稳压器的电路图；

图2为本发明提供的低压差稳压器一个实施例的电路图；

图3为本发明提供的低压差稳压器又一个实施例的电路图；

图4为本发明提供的低压差稳压器又一个实施例的电路图；

图5为本发明提供的低压差稳压器又一个实施例的电路图。

具体实施方式

下面通过具体的实施例及附图，对本发明的技术方案做进一步的详细描述。

图2为本发明提供的低压差稳压器一个实施例的电路图。如图2所示，该低压差稳压器包括：电流补偿装置21。电流补偿装置21，电连接在低压差稳压器的电压输出线上，用于当电压输出线上连接的负载16的电流变大时输出第一补偿电流至负载16，或者当电压输出线上连接的负载16的电流变小时接收负载16输入的第二补偿电流。

为了便于本领域技术人员更好的理解本发明实施例提供的低压差稳压器，本实施例给出了低压差稳压器中各器件电连接关系的一种可行实施方式，如图2所示，具体的：

该低压差稳压器可以包括：误差放大器11、第一晶体管12、第一电阻13、第二电阻14、第一电容15和电流补偿装置21，第一晶体管12为P型金属氧化物半导体PMOS晶体管；

误差放大器11，用于将正端输入的第一反馈电压和负端输入的第一基准电压之间的差值信号经放大后通过输出端输出至第一晶体管12的栅极；

第一晶体管12，用于在栅极输入的放大后的差值信号和源极输入的输入电压的控制下，将输出电压通过漏极输入至负载16；

第一电阻13和第二电阻14串联于第一晶体管12的漏极和地之间，用于对输出电压进行分压，并将得到的第一反馈电压输入至误差放大器11的正端；

第一电容15的第一端与第一晶体管12的漏极电连接，第二端接地，用于当负载16的电流变大时放电，或者当负载16的电流变小时充电；

电流补偿装置21和第一晶体管12的漏极电连接，用于当负载16的电流变大时输出第一补偿电流至负载16，或者当负载16的电流变小时接收负载16输入的第二补偿电流。

具体的，误差放大器11的负端用于输入由带隙基准电路产生的第一基准电压Vref1；误差放大器11的正端用于输入第一反馈电压Vo1，该第一反馈电压Vo1是误差放大器11的输出电压Vout经第一电阻13和第二电阻14分压后得到的；误差放大器11将输入的第一反馈电压Vo1和第一基准电压Vref1相减，得到差值信号，并将该差值信号放大；误差放大器11的输出端与第一晶体管12的栅极电连接，用于将该放大后的差值信号输入至第一晶体管12的栅极。

第一晶体管12的栅极用于输入放大后的差值信号；第一晶体管12的源极用于输入电子设备等输入的输入电压Vin；当源极输入的输入电压Vin和栅极输入的放大后的差值信号的差值满足第一晶体管12的导通条件时，第一晶体管12的源极和漏极之间导通，并在源极和漏极之间形成一定的压降，从而使得第一晶体管12的源极输入的输入电压Vin与漏极输出的输出电压Vout的差值正好等于该压降的数值。第一晶体管12的漏极将输出电压Vout分别输入至负载16、第一电阻13和第二电阻14组成的分压电路、第一电容15和电流补偿装置21。在负载16侧形成输出电压Vout以及负载电流Iout。

第一电阻13的第一端和第一晶体管12的漏极电连接，第一电阻13的第二端和第二电阻14的第一端电连接，第二电阻14的第二端接地，第一电阻13和第二电阻14组成分压电路，对输出电压Vout进行分压，并将分压后的输出电压输入至误差放大器11的正端，该分压后的输出电压即第一反馈电压Vo1。

第一电容15的第一端与第一晶体管12的漏极电连接，第二端接地，用于当负载电流Iout变大时，由于反馈电路（包括第一电阻13、第二电阻14、误差放大器11和第一晶体管12）的响应时间较长，第一晶体管12无法及时提供给负载16更大的电流，因此第一电容15通过放电为负载16提供电流，从而使得输出电压Vout变小，变小后的输出电压Vout经第一电阻13和第二电阻14分压后，形成变小的第一反馈电压Vo1输入至误差放大器11的正端，从而使得第一反馈电压Vo1和第一基准电压Vref1的差值信号变小，变小的差值信号输入至第一晶体管12的栅极，从而使得第一晶体管12的源极和栅极之间的电压差增大，第一晶体管12的漏极电流增大，从而使得输出电压Vout变大，恢复为正常值，实现输出电压Vout的稳定，同时在反馈调节的过程中，第一电容15充电，恢复到原来的电量；同样的，当负载电流Iout变小时，由于反馈电路（包括第一电阻13、第二电阻14、误差放大器11和第一晶体管12）的响应时间较长，第一晶体管12无法及时提供给负载16更小的电流，因此第一电容15通过充电接收负载16提供的电流，从而使得输出电压Vout变大，变大后的输出电压Vout经第一电阻13和第二电阻14分压后，形成变大的第一反馈电压Vo1输入至误差放大器11的正端，从而使得第一反馈电压Vo1和第一基准电压Vref1的差值信号变大，变大的差值信号输入至第一晶体管12的栅极，从而使得第一晶体管12的源极和栅极之间的电压差减小，第一晶体管12的漏极电流减小，从而使得输出电压Vout变小，恢复为正常值，实现输出电压Vout的稳定，同时在反馈调节的过程中，第一电容15放电，恢复到原来的电量。

但设置在低压差稳压器内部的第一电容15，受空间限制，电容值一般较小，根据公式C*ΔU=Q=I*t，其中，C为第一电容15的电容值，ΔU为第一电容15两端的电压变化值，Q为第一电容15的电量，I为第一电容15的充、放电电流，t为第一电容15的充、放电时间，可知：

当负载电流Iout变化时，第一电容15充电或者放电，导致第一电容15两端的电压变化较大，该电压变化即输出电压Vout的变化，从而使得输出电压Vout变的很高或很低，低压差稳压器处于过电压或欠电压状态，之后在反馈电路的调节作用下逐渐恢复正常值，不利于输出电压Vout的稳定。

电流补偿装置21和第一晶体管12的漏极电连接，当负载16的电流变大时，通过输出第一补偿电流至负载16，避免了由于第一电容15放电导致的输出电压Vout变得很低；当负载16的电流变小时，通过接收负载16输入的第二补偿电流，避免了由于第一电容15充电导致的输出电压Vout变得很高。

此处需要说明的是，低压差稳压器中各器件的电连接关系包括但不限于本实施例提供的低压差稳压器中各器件的电连接关系。

本实施例提供的低压差稳压器，当负载电流突变时，通过电流补偿装置输出第一补偿电流或接收第二补偿电流，避免了因第一电容很小导致的低压差稳压器的输出电压突变到很低或很高，进而避免了低压差稳压器长时间处于欠电压或过电压状态，实现了输出电压的快速稳定。

图3为本发明提供的低压差稳压器又一个实施例的电路图。如图3所示，本实施例提供的低压差稳压器在图2所示实施例的基础上，进一步描述了电流补偿装置21的具体结构，电流补偿装置21具体可以包括：

第二晶体管31、第一延迟电路32、第三晶体管33、第四晶体管34、第二延迟电路35、第五晶体管36、第三延迟电路37和至少一个第六晶体管38，第二晶体管31和第三晶体管33为P型金属氧化物半导体PMOS晶体管，第四晶体管34、第五晶体管36和第六晶体管38为N型金属氧化物半导体（N-Mental-Oxide-Semiconductor，简称NMOS）晶体管；

第二晶体管31的源极电连接在电压输出线上，第二晶体管31的栅极和第二晶体管31的漏极电连接；

第一延迟电路32的第一端与第二晶体管31的栅极电连接，第一延迟电路32的第二端与第三晶体管33的栅极电连接，用于将第二晶体管31的栅极的电压延迟一段时间输入至第三晶体管33的栅极；

第三晶体管33的源极电连接在电压输出线上；

第四晶体管34的漏极和第二晶体管31的漏极电连接，第四晶体管34的源极接地；

第二延迟电路35的第一端与第四晶体管34的栅极电连接，第二延迟电路35的第二端与第五晶体管36的栅极电连接，用于将第四晶体管34的栅极的电压延迟一段时间输入至第五晶体管36的栅极；

第五晶体管36的漏极和第三晶体管33的漏极电连接，第五晶体管36的源极接地；

第三延迟电路37的第一端与第三晶体管33的漏极电连接，第三延迟电路37的第二端与第五晶体管36的栅极电连接，用于将第三晶体管33的漏极的电压延迟一段时间输入至第五晶体管36的栅极；

第六晶体管38的栅极与第五晶体管36的漏极电连接，第六晶体管38的源极接地，第六晶体管38的漏极电连接在电压输出线上。

具体的，第二晶体管31的源极和第一晶体管12的漏极电连接，用于输入第一晶体管12的漏极输出的输出电压Vout；第二晶体管31的栅极和漏极电连接，即栅极电压等于漏极电压；第二晶体管31的栅极还通过第一延迟电路32与第三晶体管33的栅极电连接；第二晶体管31的漏极还与第四晶体管34的漏极电连接。

第一延迟电路32的第一端与第二晶体管31的栅极电连接；第一延迟电路32的第二端与第三晶体管33的栅极电连接；第一延迟电路32用于将第二晶体管31的栅极的电压延迟一段时间输入至第三晶体管33的栅极，当第二晶体管31的栅极的电压突变时，经过一段时间后，第三晶体管33的栅极的电压才与第二晶体管31的栅极的电压保持相同。

第三晶体管33的源极和第一晶体管12的漏极电连接；第三晶体管33的栅极通过第一延迟电路32与第二晶体管31的栅极电连接；第三晶体管33的漏极与第五晶体管36的漏极电连接。

第四晶体管34的源极接地；第四晶体管34的栅极通过第二延迟电路35与第五晶体管36的栅极电连接；第四晶体管34的漏极和第二晶体管31的漏极电连接。

第二延迟电路35的第一端与第四晶体管34的栅极电连接；第二延迟电路35的第二端与第五晶体管36的栅极电连接；第二延迟电路35用于将第四晶体管34的栅极的电压延迟一段时间输入至第五晶体管36的栅极，即当第四晶体管34的栅极的电压突变时，经过一段时间后，第五晶体管36的栅极的电压才与第四晶体管34的栅极的电压保持相同。

第五晶体管36的源极接地；第五晶体管36的栅极通过第二延迟电路35与第四晶体管34的栅极电连接；第五晶体管36的栅极还通过第三延迟电路37与第五晶体管36的漏极电连接；第五晶体管36的漏极和第三晶体管33的漏极电连接；第五晶体管36的漏极还分别与每个第六晶体管38的栅极电连接。

第三延迟电路37的第一端与第三晶体管33的漏极电连接；第三延迟电路37的第二端与第五晶体管36的栅极电连接；第三延迟电路37用于将第三晶体管33的漏极的电压延迟一段时间输入至第五晶体管36的栅极，即当第三晶体管33的漏极的电压突变时，经过一段时间后，第五晶体管36的栅极的电压才与第三晶体管33的漏极的电压保持相同。

第六晶体管38的栅极与第五晶体管36的漏极电连接；第六晶体管38的源极接地；第六晶体管38的漏极与第一晶体管12的漏极电连接。

当负载电流Iout变大时，第一电容15通过放电为负载16提供电流，从而使得输出电压Vout变小，即第二晶体管31的源极的电压变小，第三晶体管33的源极的电压变小。由于第二晶体管31的源极的电压变小，第二晶体管31的栅极和漏极电连接，所以第二晶体管31的栅极的电压变小，在第一延迟电路32的隔离下，第三晶体管33的栅极的电压此时保持不变，在第二延迟电路35和第三延迟电路37的隔离下，第五晶体管36的栅极的电压此时保持不变。

由于第二晶体管31、第三晶体管33、第四晶体管34和第五晶体管36均工作在饱和区，所以流经各个晶体管的电流主要由各个晶体管的源极和栅极电压之差决定。对于第五晶体管36，由于其源极接地，栅极电压保持不变，因此其栅极和源极电压之差保持不变，因此流经第五晶体管36的电流变化很小。对于第三晶体管33，由于其源极电压变小，栅极电压保持不变，因此其源极和栅极电压之差变小，因此流经第三晶体管33的电流变小。而第三晶体管33和第五晶体管36串联，流经它们的电流必须相同，因此导致的直接结果是第三晶体管33的漏极电压也即第五晶体管36的漏极电压急速减小，以此来增大流经第三晶体管33的电流，减小流经第五晶体管36的电流，但对于工作在饱和区的晶体管，由于其源极和漏极电压之差对流经晶体管的电流影响很小，因此第三晶体管33的漏极电压也即第五晶体管36的漏极电压减小的很多。

由于第三晶体管33的漏极和第五晶体管36的漏极与第六晶体管38的栅极电连接，且第三晶体管33的漏极电压也即第五晶体管36的漏极电压急速减小且减小的很多，因此第六晶体管38的栅极电压急速减小且减小的很多，而第六晶体管38的源极分别接地，因此第六晶体管38的栅极和源极电压之差急速减小且减小的很多，导致流经第六晶体管38的电流急速减小且减小的很多，即第六晶体管38输出第一补偿电流至负载，避免了由于第一电容15放电导致的低压差稳压器的输出电压Vout变得很低，因此低压差稳压器不会长时间处于欠电压状态。之后在反馈电路的调节作用下，低压差稳压器的输出电压Vout逐渐恢复正常值，实现输出电压Vout的快速稳定。

同样的，当负载电流变小时，第一电容15通过充电接收负载16提供的电流，从而使得输出电压Vout变大，即第二晶体管31的源极的电压变大，第三晶体管33的源极的电压变大。因此第二晶体管31的栅极的电压变大，第三晶体管33的栅极的电压此时保持不变，第五晶体管36的栅极的电压此时保持不变。对于第五晶体管36，由于其栅极和源极电压之差保持不变，因此流经第五晶体管36的电流变化很小；对于第三晶体管33，由于其源极和栅极电压之差变大，因此流经第三晶体管33的电流变大，因此导致的直接结果是第三晶体管33的漏极电压也即第五晶体管36的漏极电压急速增大且增大的很多，第六晶体管38的栅极电压急速增大且增大的很多，第六晶体管38的栅极和源极电压之差急速增大且增大的很多，导致流经第六晶体管38的电流急速增大且增大的很多，即第六晶体管38接收负载输入的第二补偿电流，避免了由于第一电容15充电导致的输出电压Vout变得很高，因此低压差稳压器不会长时间处于过电压状态。之后在反馈电路的调节作用下，低压差稳压器的输出电压Vout逐渐恢复正常值，实现输出电压Vout的快速稳定。

进一步的，第一延迟电路32具体可以包括：第一开关39、第二电容40、第二开关41和第三电容42，其中：

第一开关39的第一端与第二晶体管31的栅极电连接，第一开关39的第二端分别与第二开关41的第一端和第二电容40的第一端电连接；

第二开关41的第二端分别与第三晶体管33的栅极和第三电容42的第一端电连接；

第二电容40的第二端和第三电容42的第二端分别接地。

具体的，第一开关39、第二电容40和第二开关41构成一个第一开关电容，可通过一个频率为f的时钟交替打开第一开关39和第二开关41，使得该第一开关电容与第三电容42一起把第二晶体管31的栅极电压延迟一段时间传播到第三晶体管33的栅极，即当第二晶体管31的栅极电压变化时，第三晶体管33的栅极电压保持不变，过一段时间后，第三晶体管33的栅极电压才与第二晶体管31的栅极电压保持一致。

进一步的，第二延迟电路35具体可以包括：第三开关43、第四电容44、第四开关45和第五电容46；

第三开关43的第一端与第四晶体管34的栅极电连接，第三开关43的第二端分别与第四开关45的第一端和第四电容44的第一端电连接；

第四开关45的第二端分别与第五晶体管36的栅极和第五电容46的第一端电连接；

第四电容44的第二端和第五电容46的第二端分别接地。

具体的，第三开关43、第四电容44和第四开关45构成一个第二开关电容，可通过一个频率为f的时钟交替打开第三开关43和第四开关45，使得该第二开关电容与第五电容46一起把第四晶体管34的栅极电压延迟一段时间传播至第五晶体管36的栅极，即当第四晶体管34的栅极电压变化时，第五晶体管36的栅极电压保持不变，过一段时间后，第五晶体管36的栅极电压才与第四晶体管34的栅极电压保持一致。

进一步的，第三延迟电路37具体可以为：第三电阻47。

具体的，可以选择一个阻值很大的电阻作为第三电阻47。第三电阻47的第一端与第三晶体管33的漏极电连接，第三电阻47的第二端与第五晶体管36的栅极电连接，其作用与第一延迟电路32和第二延迟电路35类似，把第三晶体管33的漏极电压延迟一段时间传播至第五晶体管36的栅极，即当第三晶体管33的漏极电压变化时，第五晶体管36的栅极电压保持不变，过一段时间后，第五晶体管36的栅极电压才与第三晶体管33的漏极电压保持一致。

进一步的，电流补偿装置21还可以包括：第四电阻48；

第四电阻48的第一端与第六晶体管38的源极电连接，第四电阻48的第二端接地；

第四电阻48和第六晶体管38，用于对电压输出线输出的输出电压进行分压。

具体的，第四电阻48具体可以为泡利poly电阻，其阻值随温度和工艺变化不大。

本实施例提供的低压差稳压器，当负载电流突变时，通过电流补偿装置输出第一补偿电流或接收第二补偿电流，避免了因第一电容很小导致的低压差稳压器的输出电压突变到很低或很高，进而避免了低压差稳压器长时间处于欠电压或过电压状态，实现了输出电压的快速稳定。

分析图3所示实施例中的电流补偿装置21，在稳定状态下，流经第六晶体管38的总电流决定了电流补偿装置21的性能，总电流越大，当负载电流变化时，电流补偿装置21输出的第一补偿电流或输入的第二补偿电流越大，电流补偿装置21抑制低压差稳压器因第一电容导致的输出电压很低或很高的效果越好。但不同工艺和/或不同温度下，同样偏置电压即源极和栅极电压之差相同的NMOS晶体管的电流是不同的，例如同一偏置电压下，工艺偏慢（slow，也称为ss）下的NMOS晶体管的电流会比工艺偏快（fast，也称为ff）下的NMOS晶体管的电流低百分之三十，也就是说电流补偿装置21在ss工艺下的性能比在ff工艺下的性能差很多。因此需要通过控制接入电路的第六晶体管38的数量来保持流经第六晶体管38的总电流的稳定。假设期望流经第六晶体管38的总电流保持在500微安μA，对于单个NMOS晶体管，ss工艺下电流为70μA，ff工艺下电流为100μA，因此ss工艺下，需控制电流补偿装置21中的7个第六晶体管38接入电路，而ff工艺下，只需控制电流补偿装置21中的5个第六晶体管38接入电路即可。

下面分别从普通开关控制以及晶体管开关控制两个方面来描述具有控制接入电路的第六晶体管38数量的功能的低压差稳压器的技术方案。

图4为本发明提供的低压差稳压器又一个实施例的电路图。如图4所示，本实施例提供的低压差稳压器在图3所示实施例的基础上，在第六晶体管38的漏极和第一晶体管12的漏极之间增加了第一开关装置，即图3所示实施例中的电流补偿装置21还可以包括：对应于每个第六晶体管设置的第五开关49；

第五开关49的第一端电连接在电压输出线上，第五开关49的第二端与对应的第六晶体管38的漏极电连接，用于接通或断开电压输出线与对应的第六晶体管38的漏极之间的电连接。

具体的，通过在第六晶体管38的漏极和第一晶体管12的漏极之间增加与第六晶体管38数量相同的第五开关49，可以通过控制第五开关49的开关状态，来接通或断开第一晶体管12的漏极与对应的第六晶体管38的漏极之间的电连接，即可以控制接入电路的第六晶体管38的数量。

本实施例提供的低压差稳压器，当负载电流突变时，通过电流补偿装置输出第一补偿电流或接收第二补偿电流，避免了因第一电容很小导致的低压差稳压器的输出电压突变到很低或很高，进而避免了低压差稳压器长时间处于欠电压或过电压状态，实现了输出电压的快速稳定。

图5为本发明提供的低压差稳压器又一个实施例的电路图。如图5所示，本实施例提供的低压差稳压器在图3所示实施例的基础上，在第六晶体管38的漏极和第一晶体管12的漏极之间增加了第二开关装置，以及控制第二开关装置开关状态的控制装置，即图3所示实施例中的电流补偿装置21还可以包括：控制电路50和对应于每个第六晶体管设置的第七晶体管51，第七晶体管51为NMOS晶体管或PMOS晶体管；

第七晶体管51的源极电连接在电压输出线上，第七晶体管51的漏极与对应的第六晶体管38的漏极电连接，第七晶体管51的栅极与控制电路50电连接；

控制电路50，用于控制第七晶体管51的源极和漏极之间的导通或截止，以接通或断开电压输出线与对应的第六晶体管38的漏极之间的电连接。

具体的，图5中第七晶体管51以PMOS晶体管为例。通过在第六晶体管38的漏极和第一晶体管12的漏极之间增加与第六晶体管38数量相同的第七晶体管51，以及控制第七晶体管51的源极和漏极之间的导通与截止的控制电路50，可以通过控制电路50控制第七晶体管51的源极和漏极之间的导通与截止，从而实现接通或断开第一晶体管12的漏极与对应的第六晶体管38的漏极之间的电连接，即可以控制接入电路的第六晶体管38的数量。

进一步的，控制电路50具体可以包括：比较器52、计数器53和译码器54；

比较器52分别与第四电阻48的第一端和计数器53电连接，译码器54分别与计数器53和第七晶体管51的栅极电连接；

比较器52，用于根据输出电压经第四电阻48和第六晶体管38分压后得到的第二反馈电压生成第一控制信号，并将第一控制信号输入至计数器53；

计数器53，用于在第一控制信号的控制下升序或降序计数，并将计数结果输入至译码器54；

译码器54，用于根据计数结果生成第二控制信号输入至每个第七晶体管51的栅极，控制每个第七晶体管51的源极和漏极之间的导通或截止。

具体的，比较器52的正端用于输入第二基准电压Vref2，假设期望流经第六晶体管38的总电流保持在500微安μA，第四电阻48的阻值为200欧姆Ω，则第二基准电压Vref2=500μA*200Ω=0.1伏V。比较器52的负端用于输入输出电压Vout经第四电阻48和第六晶体管38分压后得到的第二反馈电压Vo2。比较器52比较输入的第二基准电压Vref2和第二反馈电压Vo2的大小，当第二基准电压Vref2大于第二反馈电压Vo2时，通过输出端输出第一控制信号“1”至计数器53的控制端，当第二基准电压Vref2小于第二反馈电压Vo2时，通过输出端输出第一控制信号“0”至计数器53的控制端。

计数器53具体以可以为四位的计数器。计数器53的控制端用于接收第一控制信号，则当接收到“1”时，计数器53进行升序计数，如“0001”、“0010”、“0011”、“0100”、……，当接收到“0”时，计数器53进行降序计数，如“0111”、“0110”、“0101”、“0100”、……。计数器53将多个二进制数表示的计数结果（例如“0101”）通过输出端1～4输入至译码器54的输入端口1～4。计数器53的使能端用于输入使能信号，当使能信号为高电平时，计数器53开始计数，当使能信号为低电平时，计数器53暂停计数，并保留当前的计数结果。计数器53的重置端用于输入重置信号，当重置信号为高电平时，计数器53将计数结果置为0，重新开始计数。

译码器54具体可以为四位到十六位的译码器。译码器54的输入端口1～4用于接收多个二进制数表示的计数结果（例如“0101”），并将其翻译为十进制数A（例如“5”），并生成多个二进制数表示的第二控制信号通过输出端口1～15分别输入至每个第七晶体管51的栅极。当第七晶体管51为15个PMOS晶体管时，生成的第二控制信号为A个“0”，（15-A）个“1”（例如5个“0”，10个“1”，即000001111111111），接收到的第二控制信号为“0”的第七晶体管51的源极和漏极导通，从而接通对应的第六晶体管的漏极和第一晶体管的漏极之间的电连接，可以看出，当第二控制信号中“0”越多时，接入电路的第六晶体管的数量越多。当第七晶体管51为15个NMOS晶体管时，生成的第二控制信号为A个“1”，（15-A）个“0”（例如5个“1”，10个“0”，即111110000000000），接收到的第二控制信号为“1”的第七晶体管51的源极和漏极导通，从而接通对应的第六晶体管的漏极和第一晶体管的漏极之间的电连接，可以看出，当第二控制信号中“1”越多时，接入电路的第六晶体管的数量越多。

下面以第七晶体管51为PMOS晶体管为例说明一下控制电路50实现控制接入电路的第六晶体管的数量的过程：

低压差稳压器开始工作前，将计数器使能端的使能信号置为高电平，计数器53开始工作。当流经第六晶体管38的总电流低于期望值500μA时，输入至比较器52的负端的第二反馈电压Vo2低于第二基准电压Vref2，此时比较器52输出第一控制信号“1”至计数器53的控制端，计数器53进行升序计数，使得译码器54输出的第二控制信号中“0”的比重增大，从而将更多的第六晶体管38接入电路，使得流经第六晶体管38的总电流增大。当流经第六晶体管38的总电流高于期望值500μA时，输入至比较器52的负端的第二反馈电压Vo2高于第二基准电压Vref2，此时比较器52输出第一控制信号“0”至计数器53的控制端，计数器53进行降序计数，使得译码器54输出的第二控制信号中“0”的比重减小，从而减小接入电路的第六晶体管38的数量，使得流经第六晶体管38的总电流减小。经过一段时间后，计数器53会稳定在某两个值之间，这两个值任选一个，流经第六晶体管38的总电流都与期望值相差很小，此时目的达到，将计数器使能端的使能信号置为低电平，计数器53停止计数并保留当前计数结果，则电流补偿装置初始化完成。由于同样的偏置电压下，ss工艺下需要接入电路的第六晶体管38的数量大于ff工艺下需要接入电路的第六晶体管38的数量，因此ss工艺下计数器的计数结果要大于ff工艺下计数器的计数结果。

本实施例提供的低压差稳压器，当负载电流突变时，通过电流补偿装置输出第一补偿电流或接收第二补偿电流，避免了因第一电容很小导致的低压差稳压器的输出电压突变到很低或很高，进而避免了低压差稳压器长时间处于欠电压或过电压状态，实现了输出电压的快速稳定。而且通过控制电路控制接入电路中的第六晶体管的数量，提高了低压差稳压器中电流补偿装置输出第一补偿电流或接收第二补偿电流的性能。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (8)

1.一种低压差稳压器，其特征在于，包括：电流补偿装置；

所述电流补偿装置，电连接在所述低压差稳压器的电压输出线上，用于当所述电压输出线上连接的负载的电流变大时输出第一补偿电流至所述负载，或者当所述电压输出线上连接的所述负载的电流变小时接收所述负载输入的第二补偿电流；

所述电流补偿装置包括：第二晶体管、第一延迟电路、第三晶体管、第四晶体管、第二延迟电路、第五晶体管、第三延迟电路和至少一个第六晶体管，所述第二晶体管和所述第三晶体管为P型金属氧化物半导体PMOS晶体管，所述第四晶体管、所述第五晶体管和所述第六晶体管为N型金属氧化物半导体NMOS晶体管；

所述第二晶体管的源极电连接在所述电压输出线上，所述第二晶体管的栅极和所述第二晶体管的漏极电连接；

所述第一延迟电路的第一端与所述第二晶体管的栅极电连接，所述第一延迟电路的第二端与所述第三晶体管的栅极电连接，用于将所述第二晶体管的栅极的电压延迟一段时间输入至所述第三晶体管的栅极；

所述第三晶体管的源极电连接在所述电压输出线上；

所述第四晶体管的漏极和所述第二晶体管的漏极电连接，所述第四晶体管的源极接地；

所述第二延迟电路的第一端与所述第四晶体管的栅极电连接，所述第二延迟电路的第二端与所述第五晶体管的栅极电连接，用于将所述第四晶体管的栅极的电压延迟一段时间输入至所述第五晶体管的栅极；

所述第五晶体管的漏极和所述第三晶体管的漏极电连接，所述第五晶体管的源极接地；

所述第三延迟电路的第一端与所述第三晶体管的漏极电连接，所述第三延迟电路的第二端与所述第五晶体管的栅极电连接，用于将所述第三晶体管的漏极的电压延迟一段时间输入至所述第五晶体管的栅极；

所述第六晶体管的栅极与所述第五晶体管的漏极电连接，所述第六晶体管的源极接地，所述第六晶体管的漏极电连接在所述电压输出线上。

2.根据权利要求1所述的低压差稳压器，其特征在于，所述第一延迟电路包括：第一开关、第二电容、第二开关和第三电容；

所述第一开关的第一端与所述第二晶体管的栅极电连接，所述第一开关的第二端分别与所述第二开关的第一端和所述第二电容的第一端电连接；

所述第二开关的第二端分别与所述第三晶体管的栅极和所述第三电容的第一端电连接；

所述第二电容的第二端和所述第三电容的第二端分别接地。

3.根据权利要求1所述的低压差稳压器，其特征在于，所述第二延迟电路包括：第三开关、第四电容、第四开关和第五电容；

所述第三开关的第一端与所述第四晶体管的栅极电连接，所述第三开关的第二端分别与所述第四开关的第一端和所述第四电容的第一端电连接；

所述第四开关的第二端分别与所述第五晶体管的栅极和所述第五电容的第一端电连接；

所述第四电容的第二端和所述第五电容的第二端分别接地。

4.根据权利要求1所述的低压差稳压器，其特征在于，所述第三延迟电路为第三电阻。

5.根据权利要求1-4任一项所述的低压差稳压器，其特征在于，所述电流补偿装置还包括：第四电阻；

所述第四电阻的第一端与所述第六晶体管的源极电连接，所述第四电阻的第二端接地；

所述第四电阻和所述第六晶体管，用于对所述电压输出线输出的输出电压进行分压。

6.根据权利要求5所述的低压差稳压器，其特征在于，所述电流补偿装置还包括：对应于每个所述第六晶体设置的第五开关；

所述第五开关的第一端电连接在所述电压输出线上，所述第五开关的第二端与对应的所述第六晶体管的漏极电连接，用于接通或断开所述电压输出线与对应的所述第六晶体管的漏极之间的电连接。

7.根据权利要求5所述的低压差稳压器，其特征在于，所述电流补偿装置还包括：控制电路和对应于每个所述第六晶体设置的第七晶体管，所述第七晶体管为NMOS晶体管或PMOS晶体管；

所述第七晶体管的源极电连接在所述电压输出线上，所述第七晶体管的漏极与对应的所述第六晶体管的漏极电连接，所述第七晶体管的栅极与所述控制电路电连接；

所述控制电路，用于控制每个所述第七晶体管的源极和漏极之间的导通或截止，以接通或断开所述电压输出线与对应的所述第六晶体管的漏极之间的电连接。

8.根据权利要求7所述的低压差稳压器，其特征在于，所述控制电路包括：比较器、计数器和译码器；

所述比较器分别与所述第四电阻的第一端和所述计数器电连接，所述译码器分别与所述计数器和所述第七晶体管的栅极电连接；

所述比较器，用于根据所述输出电压经所述第四电阻和所述第六晶体管分压后得到的第二反馈电压生成第一控制信号，并将所述第一控制信号输入至所述计数器；

所述计数器，用于在所述第一控制信号的控制下升序或降序计数，并将计数结果输入至所述译码器；

所述译码器，用于根据所述计数结果生成第二控制信号分别输入至每个所述第七晶体管的栅极，控制每个所述第七晶体管的源极和漏极之间的导通或截止。