CN101901019A - 一种高压恒流启动的内部电源电路 - Google Patents
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Abstract
本发明公开了一种高压恒流启动的内部电源电路，用于产生稳定的内部电源电压，包括耐高压LDMOS管隔离电路、恒流充电电路、电压基准电路及电平移位电路；所述耐高压LDMOS管隔离电路包括一个限流电阻R1和一个N沟道耐高压LDMOS管MN1，所述耐高压LDMOS管MN1用作调整管，输入端连接电源引脚HVin，同时接受所述恒流充电电路和所述电平移位电路中过压控制电路的信号，保证电路的正常启动和输出电压的稳定。本发明采用高压LDMOS管进行高压隔离，可使电路具有更高的击穿电压和更大范围的安全工作区以及更低的导通电阻。
Description
技术领域
本发明为一种高压恒流启动的内部电源电路，属于电子技术领域，特别涉及在数模混合集成电路设计中，内部电源电压的电路。
背景技术
当今，开关电源因为高的电源转换效率等优良特性而被大量采用，离线式开关电源芯片的内部电源不可直接由外接交流电或高压直流电提供，为此需要设计内部电源电路，用以提供给芯片稳定的电源电压。
内部电源电路应用于数模混合集成电路中输入高电压转化为芯片内部稳定的电源电压的设计中，在芯片的工作过程中，往往需要把外部变化较大的高输入电压进行隔离，转化为芯片内部稳定的低电源电压，因此对于高输入电压，通常将其经过一个启动稳压电路后，转化为内部电源电压。
参见图1，现有的离线式开关电源芯片的内部电源包括JFET(junction field effect transistor；结型场效应管)隔离电路、恒流充电电路和过压检测电路。参见图2，所述JFET隔离电路采用JFET进行高压隔离，通过将JFET用作高值电阻对输入高压Uin进行隔离，并采用恒定电流对电容充电，经高压启动产生输出电压Uout，供给芯片作内部电源。参考图2，然而，这样产生的输出电压Uout值通常较高，且易受电容充放电和温度的影响，并不十分稳定。
发明内容
本发明的目的是针对上述现有技术的不足，提供一种高压恒流启动的内部电源电路，该电路结构简单，可提供较稳定的内部电源电压和良好的负载能力，且能实现恒流启动功能，这使得整个芯片的启动过程变得容易控制。
为满足以上要求，本发明采用的技术方案是：
一种高压恒流启动的内部电源电路，用于产生稳定的内部电源电压，其特征在于：所述高压恒流启动的内部稳压电源电路，包括耐高压LDMOS管隔离电路、恒流充电电路、电压基准电路及电平移位电路；所述耐高压LDMOS管隔离电路包括限流电阻和LDMOS调整管，所述耐高压LDMOS管隔离电路的输入端连接电源引脚HVin，同时接受所述恒流充电电路电路的信号，用于控制调整管的栅极，保证电路的正常启动和输出电压的稳定；所述恒流充电电路包括检测电阻和反馈电流镜，所述恒流充电电路连接LDMOS调整管的源极，通过检测充电电流是否过大，来控制调整管的栅压，稳定充电电流，所述恒流充电电路输出电压信号LVout；所述电压基准电路包括PTAT电流产生电路及基准产生电路，将输出电压LVout产生一个基准电压，供给输出级；所述电平移位电路包括输出缓冲级，用于产生更稳定的输出电压VDD。
所述耐高压LDMOS管隔离电路包括限流电阻R1和耐高压LDMOS调整管MN41，电阻R1的一端接输入电压HVin，另一端接LDMOS管MN41的栅极；LDMOS管MN1的漏极接输入电压HVin，源极接到恒流充电电路中电阻R2的一端和PMOS管MP2的源极，栅极接限流电阻R1的一端，以及NMOS管MN4和MN11的源极。
所述恒流充电电路由电阻R2、PMOS管MP2及NMOS管MN3和MN4构成；电阻R2的一端与PMOS管MP2的源极相连，接到高压隔离电路中耐高压LDMOS调整管MN1的源极，另一端接到PMOS管MP2的栅极，及电压信号LVout的输出端；PMOS管MP2的漏极接NMOS管MN3的漏极；NMOS管MN3和MN4的栅极相连，同时接到NMOS管MN3的漏极，NMOS管MN4的漏极接高压隔离电路中耐高压LDMOS调整管MN41的栅极，NMOS管MN3和MN4的源极都接地GND。
所述电压基准电路由电阻R3和R4、双极型晶体管Q1～Q4、PMOS管MP5和MP6以及NMOS管MN7～MN9构成；R3的一端接输出电压LVout，另一端与NPN管Q1的集电极相连；NPN管Q1的基极和NPN管Q2的基极相连，接到NPN管Q1的集电极，它的发射极接NPN管Q3的集电极，同时接NPN管Q4的基极；NPN管Q3的发射极接地，基极接NPN管Q4的集电极；NPN管Q4的发射极接电阻R4的一端；电阻R4的另一端接地；NPN管Q2的发射极与NPN管Q4的集电极相连，其集电极与PMOS管MP5的漏极相连；PMOS管MP5的源极接电压信号LVout的输出端，栅极接PMOS管MP6的栅极，同时接PMOS管MP5的漏极；PMOS管MP6的源极接输出电压LVout，漏极接NMOS管MN7的漏极；NMOS管MN7的漏极和栅极相连，源极接NMOS管MN8的漏极；NMOS管MN8的漏极和栅极相连，源极接NMOS管MN9的漏极；NMOS管MN9的漏极和栅极相连，源极接地；NMOS管MN7～MN9的衬底都和它们的源极相连。
所述电平移位电路由PMOS管MP10、双极型晶体管Q5和Q6构成；PMOS管MP10的栅极接电压基准电路中PMOS管MP5的栅极，源极接输出电压LVout，漏极接PNP管Q5的发射极，同时接到NPN管Q6的基极；PNP管Q5的基极接电压基准电路中PMOS管MP6的漏极，它的集电极接地；NPN管Q6的集电极接输出电压LVout，发射极接输出内部电源电压VDD。
本发明较已有的内部电源电路改进之处和具有的优点在于：
(1)电路采用高压LDMOS管进行高压隔离，较JFET管隔离有更高的击穿电压和更大范围的安全工作区以及更低的导通电阻。
(2)电路具有电流限制和过压保护功能，通过电流镜反馈来限制充电电流的最大值，当输出电压超过芯片预设值时，电路关断调整管。
(3)电路将输出电压LVout经过电压基准电路及电平移位电路后输出更加稳定的电压VDD用作内部电源电压，VDD较LVout具有更好的温度特性及更优良的负载能力。
附图说明
图1为现有的内部电源的结构框图；
图2为现有的内部电源的具体电路图；
图3为本发明的结构框图；
图4为依据本发明的一种具体电路图；
图5为本发明的瞬态仿真结果波形；
图6为本发明的直流温度仿真结果波形。
具体实施方式
为使本发明的目的，技术方案和优点表达的更加清楚明白，下面结合附图及具体实施例对本发明做进一步详细的说明。
以下结合图3和图4，对本发明的一个优选实施例的具体电路结构进行说明。图3为本发明的结构框图；图4为依据本发明的一种具体电路图。
参考图3，根据本发明的一种高压恒流启动的内部电源电路，用于产生稳定的内部电源电压，包含耐高压LDMOS管隔离电路、恒流充电电路、电压基准电路及电平移位电路。耐高压LDMOS管隔离电路的输入端接芯片电源引脚HVin，通过对芯片外接电容恒流充电，提高输出电压LVout直至稳定，再经过电压基准电路及电平移位电路，产生内部电源电压VDD。
参考图4。所述耐高压LDMOS管隔离电路，由限流电阻R1及耐高压LDMOS调整管MN1构成。限流电阻R1的一端接输入电源引脚HVin，另一端接耐高压LDMOS调整管MN1的栅极以及恒流充电电路中NMOS管MN4的源极。耐高压LDMOS调整管MN1的漏极接输入电压HVin，源极接到恒流充电电路中电阻R2的一端和PMOS管MP2的源极。
继续参考图4。所述恒流充电电路，由电阻R2、PMOS管MP2及NMOS管MN3和MN4构成。电阻R2的一端与PMOS管MP2的源极相连，接到高压隔离电路中耐高压LDMOS调整管MN1的源极，另一端接到PMOS管MP2的栅极，及输出电压LVout。PMOS管MP2的漏极接NMOS管MN3的漏极；NMOS管MN3和MN4的栅极相连，同时接到NMOS管MN3的漏极，NMOS管MN4的漏极接高压隔离电路中耐高压LDMOS调整管MN1的栅极，NMOS管MN3和MN4的源极都接地GND。
继续参考图4。所述电压基准电路，由电阻R3和R4、双极型晶体管Q1～Q4、PMOS管MP5和MP6以及NMOS管MN7～MN9构成。R3的一端接输出电压LVout，另一端与NPN管Q1的集电极相连。NPN管Q1的基极和NPN管Q2的基极相连，接到NPN管Q1的集电极，NPN管Q1的发射极接NPN管Q3的集电极，同时接NPN管Q4的基极。NPN管Q3的发射极接地，基极接NPN管Q4的集电极。NPN管Q4的发射极接电阻R4的一端，电阻R4的另一端接地。NPN管Q2的发射极与NPN管Q4的集电极相连，其集电极与PMOS管MP5的漏极相连。PMOS管MP5的源极接输出电压LVout，栅极接PMOS管MP6的栅极，同时接PMOS管MP5的漏极。PMOS管MP6的源极接输出电压LVout，漏极接NMOS管MN7的漏极。NMOS管MN7的漏极和栅极相连，源极接NMOS管MN8的漏极。NMOS管MN8的漏极和栅极相连，源极接NMOS管MN9的漏极。NMOS管MN9的漏极和栅极相连，源极接地。NMOS管MN7～MN9的衬底都和它们的源极相连。
再次参考图4。所述电平移位电路，由PMOS管MP10、双极型晶体管Q5和Q6构成。PMOS管MP10的栅极接电压基准电路中PMOS管MP5的栅极，源极接输出电压LVout，漏极接PNP管Q5的发射极，同时接到NPN管Q6的基极；PNP管Q5的基极接电压基准电路中PMOS管MP6的漏极，它的集电极接地；NPN管Q6的集电极接输出电压LVout，发射极接输出内部电源电压VDD。
以下结合图4、图5和图6，对本申请的整体逻辑功能设计及工作原理作进一步阐释。图4为依据本发明的一种具体电路图；图5为本发明的瞬态仿真结果波形；图6为本发明的直流温度仿真结果波形。
如图4所示，限流电阻R1用于耐高压LDMOS调整管MN1关断时，限制输入电压HVin经耐高压LDMOS调整管MN1的栅极到地的电流；NMOS管MN11接收过压检测电路的输出信号，当输出信号低于参考电压VREF时，NMOS管MN11不起作用，当输出信号高于参考电压VREF时，耐高压LDMOS调整管MN1的栅极被拉低从而关断充电电流。
电阻R2为电流检测电阻，它的压降即为PMOS管MP2的Vsg，当Vsg大于PMOS管MP2的阈值电压Vthp时，PMOS管MP2导通，由NMOS管MN3和MN4组成的电流镜正常工作，只要NMOS管MN4上流过电流，耐高压LDMOS调整管MN1的栅极就会被拉低；当Vsg小于PMOS管MP2的阈值电压Vthp时，耐高压LDMOS调整管MN1再次导通。
电压基准电路用于产生电压基准，从而产生稳定的内部电源电压，其核心是PTAT(Proportional To Absolute Temperature)电流源，由电阻R3和R4，三极管Q1～Q4构成，通过三极管的热电压VT为正温度系数这一特性，可以得出流过PMOS管MP5的电流为PTAT电流，根据镜像关系，PMOS管MP6上的电流也为PTAT电流；通过叠加二极管连接的NMOS管MN7～MN9上的负温度系数阈值电压Vthn，设定适当的宽长比，可以得到在PMOS管MP6漏极电压是一个与温度系数无关的基准电压。
电平移位电路用于输出缓冲级，输出电压VDD等于基准电压值，设置PMOS管MP10的宽长比为PMOS管MP6的十倍，增大了VDD的输出电流，提高了负载能力。
图4所示的电路的整体逻辑功能设计原理及工作过程为：
(1)C1是芯片外接电容，芯片正常工作时为其提供总体电源。HVin上电后，耐高压LDMOS调整管MN1导通并通过电阻R2给电容C1充电，到达LVout需要的时间为T＝C1*LVout/I。
(2)充电电流I由PMOS管MP2及电流镜所稳定。当PMOS管MP2的Vsg＝I*R2大于其阈值电压Vthp时，耐高压LDMOS调整管MN1的栅极被拉低，充电电流I随之减小，则PMOS管MP2的Vsg＝I*R2也减小，PMOS管MP33关断，耐高压LDMOS调整管MN1再次导通，经过这样一个反馈过程，对于给定R2的阻值，充电电流I＝Vthp/R2可以认为是恒定的。
(3)当C1上的压降，即LVout高于预设值时，经过压检测模块把耐高压LDMOS调整管MN1的栅极拉低，停止对C1的充电，直到LVout低于预设值时，耐高压LDMOS调整管MN1重新导通，再次向C1充电，如此反复，使得LVout的平均值稳定。
(4)LVout电位较高且易受电容充放电影响，通过基准电压产生电路产生稳定的与温度系数无关的基准电压，经过用于缓冲级的电平移位电路，产生内部电源电压VDD，对于LVout的变化，有较好的抑制能力，同时也有优良的带载能力。
图5为本发明的瞬态仿真结果波形，其中，横轴为时间。图5的波形(a)示出由内部电源电路最终产生的内部电源电压VDD的启动波形。图5的波形(b)示出由PMOS管MP10的源极输出的电压LVout的启动波形。从该图(a)和图(b)可以看出电压VDD稳定的更早，并且VDD稳定于5V以下，约为4.7V，而LVout却要高于7V，约为7.5V，电压VDD较低。图6为本发明的直流温度仿真结果波形，其中，横轴为温度。由图可见，VDD具有较好的温度特性。
本发明的原理及设计思想在于：
本发明用LDMOS管取代JFET进行高压隔离，低的导通电阻和开关损耗比JFET更具优势，N沟道LDMOS调整管MN1可以与低压MOS管通过自隔离技术集成在一起，能耐700V的击穿电压。
基于要实现启动时间可控及输出电压不随输入电压变化而变化，本发明提出的设计思想是利用开关电容充放电及反馈环路，来等到一个恒定的充电电流，从而控制启动时间；但此时的输出电压还不够稳定，随电容充放电变化，故本发明又做一电压基准电路和一输出缓冲级电路，即电平移位电路，用于稳定输出电压，成为真正的内部电源电压。
以上所述仅为本发明的较佳实例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的的任何修改，等同替换，改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种高压恒流启动的内部电源电路，用于产生稳定的内部电源电压，其特征在于：所述高压恒流启动的内部稳压电源电路，包括耐高压LDMOS管隔离电路、恒流充电电路、电压基准电路及电平移位电路；
所述耐高压LDMOS管隔离电路包括一个限流电阻R1和一个N沟道耐高压LDMOS管MN1，所述耐高压LDMOS管MN1用作调整管，输入端连接电源引脚HVin，同时接受所述恒流充电电路和所述电平移位电路中过压控制电路的信号，保证电路的正常启动和输出电压的稳定；
所述恒流充电电路包括检测电阻R2和反馈电流镜，所述恒流充电电路连接耐高压LDMOS管的源极，通过检测充电电流是否过大，控制耐高压LDMOS管的栅压，稳定充电电流，所述恒流充电电路输出电压信号LVout；
所述电压基准电路包括PTAT电流产生电路和基准产生电路，所述电压基准电路以LVout信号作为输入高电平，通过PTAT电流和负温度系数电压叠加来产生电压基准；
所述电平移位电路包括输出缓冲级，用于产生更稳定的输出电压VDD。
2.根据权利要求1所述的高压恒流启动的内部电源电路，其特征在于：所述的耐高压LDMOS管隔离电路中，限流电阻R1的一端接输入电压HVin，另一端接LDMOS管MN1的栅极；LDMOS管MN1的漏极接输入电压HVin，源极接到恒流充电电路中检测电阻R2的一端和PMOS管MP2的源极，栅极接限流电阻R1的一端以及NMOS管MN4和MN11的源极。
3.根据权利要求1所述的高压恒流启动的内部电源电路，其特征在于：所述恒流充电电路由检测电阻R2、PMOS管MP2及NMOS管MN3和MN4构成；检测电阻R2的一端与PMOS管MP2的源极相连，接到高压隔离电路中耐高压LDMOS调整管MN1的源极，另一端接到PMOS管MP2的栅极及电压信号LVout的输出端；PMOS管MP2的漏极接NMOS管MN3的漏极；NMOS管MN3和MN4的栅极相连，同时接到NMOS管MN3的漏极，NMOS管MN4的漏极接高压隔离电路中耐高压LDMOS调整管MN1的栅极，NMOS管MN3和MN4的源极都接地GND。
4.根据权利要求1所述的高压恒流启动的内部电源电路，其特征在于：所述电压基准电路由电阻R3和R4、双极型晶体管Q1～Q4、PMOS管MP5和MP6以及NMOS管MN7～MN9构成；R3的一端接输出电压LVout，另一端与NPN管Q1的集电极相连；NPN管Q1的基极和NPN管Q2的基极相连，接到NPN管Q1的集电极，它的发射极接NPN管Q3的集电极，同时接NPN管Q4的基极；NPN管Q3的发射极接地，基极接NPN管Q4的集电极；NPN管Q4的发射极接电阻R4的一端；电阻R4的另一端接地；NPN管Q2的发射极与NPN管Q4的集电极相连，其集电极与PMOS管MP5的漏极相连；PMOS管MP5的源极接电压信号LVout的输出端，栅极接PMOS管MP6的栅极，同时接PMOS管MP5的漏极；PMOS管MP6的源极接输出电压LVout，漏极接NMOS管MN7的漏极；NMOS管MN7的漏极和栅极相连，源极接NMOS管MN8的漏极；NMOS管MN8的漏极和栅极相连，源极接NMOS管MN9的漏极；NMOS管MN9的漏极和栅极相连，源极接地；NMOS管MN7～MN9的衬底都和它们的源极相连。
5.根据权利要求1所述的高压恒流启动的内部电源电路，其特征在于：所述电平移位电路由PMOS管MP10、双极型晶体管Q5和Q6构成；PMOS管MP10的栅极接电压基准电路中PMOS管MP5的栅极，源极接输出电压LVout，漏极接PNP管Q5的发射极，同时接到NPN管Q6的基极；PNP管Q5的基极接电压基准电路中PMOS管MP6的漏极，集电极接地；NPN管Q6的集电极接输出电压LVout，发射极接输出内部电源电压VDD。
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