JP2017126285A - ボルテージレギュレータ - Google Patents

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Abstract

【課題】低消費電流でありながら安定して動作する、過渡応答性のよいボルテージレギュレータを提供すること。【解決手段】過渡応答改善回路と電圧増幅回路の間に遅延回路を設ける構成とした。【選択図】図１

Description

本発明は、低消費電流で応答性のよいボルテージレギュレータに関する。
充電式のバッテリによって動作する携帯電話等の電子機器は、バッテリの充電状態が変動しても、電子機器が安定して動作するようにボルテージレギュレータが設けられている。また、ボルテージレギュレータは、負荷が急激に変動しても出力電圧が変動せず、電子機器が安定して動作するようにしているが、ボルテージレギュレータの出力電圧をさらに安定させるための制御回路が設けられていることもある。
図３は、従来のボルテージレギュレータ３０の回路図である。基準電圧回路３１は基準電圧Ｖｒｅｆを出力する。抵抗３２と抵抗３３は、出力端子の出力電圧Ｖｏｕｔを抵抗分割したフィードバック電圧ＶＦＢを出力する。電圧増幅回路３４は、基準電圧Ｖｒｅｆとフィードバック電圧ＶＦＢを比較した結果によりＰＭＯＳトランジスタ３５を制御し、出力電圧Ｖｏｕｔが一定になるようにする。過渡応答改善回路３６は、基準電圧Ｖｒｅｆと電源電圧を入力し、電圧増幅回路３４の動作電流を制御する。
過渡応答改善回路３６は、電源電圧の変動を検出する検出部と、出力部からなり、電源電圧の変動を検出して電圧増幅回路３４に流す動作電流を制御する。電圧増幅回路３４は、検出された電源電圧レベルに応じて電流が増加することになり、電圧増幅回路３４の過渡応答特性が改善される。
図４は、従来の過渡応答改善回路と電圧増幅回路の回路図である。過渡応答改善回路３６は、ＰＭＯＳトランジスタ１、２で構成される定電流部と、ＮＭＯＳトランジスタ３、４および容量１６５で構成される電源電圧の変動を検出する検出部と、ＮＭＯＳトランジスタ１４６で構成される出力部からなる。
過渡応答改善回路３６は、電源電圧の変動を検出して電圧増幅回路３０に流す電流を制御する。電圧増幅回路３４は、検出された電源電圧の低下レベルに応じて動作電流が増加する、即ち過渡応答が改善されることとなる（例えば、特許文献１参照）。
特開２００６−１８７７４号公報
しかしながら、上述の過渡応答改善回路は、電源電圧の変動を検出して電圧増幅回路の動作電流を増加したあと、電圧増幅回路の動作電流を通常時に戻すタイミングを任意に設定できない。従って、過渡応答の途中で電圧増幅回路の動作電流が通常時に戻り、最適な過渡応答特性を得られないという欠点があった。この欠点は、
さらに、上述の過渡応答改善回路は、検出された電源電圧の電圧低下レベルが大きいときに、電圧増幅回路の動作電流を増加し過ぎて、電圧増幅回路の動作が不安定になるという欠点があった。
本発明は、以上のような課題を解決するために考案されたものであり、最適な過渡応答特性をもつボルテージレギュレータを実現するものである。
従来の課題を解決するために、本発明のボルテージレギュレータは以下のような構成とした。
出力トランジスタの出力電圧に応じたフィードバック電圧と、基準電圧とを比較して前記出力トランジスタを制御する電圧増幅回路と、
電源電圧もしくは前記出力電圧の変動を検出する過渡応答改善回路と、
前記過渡応答改善回路の出力端子に設けられた遅延回路と、を備え
前記過渡応答改善回路の出力する信号に応じて、前記電圧増幅回路の動作電流が制御されることを特徴とするボルテージレギュレータ。
本発明のボルテージレギュレータによれば、過渡応答改善回路と電圧増幅回路の間に遅延回路を備えたことで、電圧増幅回路の過渡応答特性を最適化することができるという効果がある。
本実施形態のボルテージレギュレータの回路図である。 本実施形態のボルテージレギュレータの過渡応答改善回路と遅延回路と電圧増幅回路の一例を示す回路図である。 従来のボルテージレギュレータの回路図である。 従来の過渡応答改善回路と電圧増幅回路の回路図である。
図１は、本実施形態のボルテージレギュレータの回路図である。
ボルテージレギュレータ１０は、基準電圧回路１１と、フィードバック抵抗である抵抗１２及び１３と、電圧増幅回路１４と、出力トランジスタであるＰＭＯＳトランジスタ１５と、過渡応答改善回路１６と、遅延回路１７と、を備えている。
基準電圧回路１１は、基準電圧Ｖｒｅｆを出力する。抵抗１２と抵抗１３は、出力端子の出力電圧Ｖｏｕｔを抵抗分割したフィードバック電圧ＶＦＢを出力する。電圧増幅回路１４は、基準電圧Ｖｒｅｆとフィードバック電圧ＶＦＢを比較した結果によりＰＭＯＳトランジスタ１５を制御し、出力電圧Ｖｏｕｔが一定になるようにする。過渡応答改善回路１６は、基準電圧Ｖｂｉａｓと出力電圧Ｖｏｕｔを入力し電圧増幅回路１４の動作電流を制御する。
図２は、本実施形態の過渡応答改善回路と遅延回路と電圧増幅回路の一例を示す回路図である。
過渡応答改善回路１６は、検出部に定電流を供給する定電流部と、電源電圧の変動を検出する検出部と、を備えている。
定電流部は、ＰＭＯＳトランジスタ１６１及び１６２で構成するカレントミラー回路で構成される。ＰＭＯＳトランジスタ１６１及び１６２は、ゲート電極に印加された基準電圧Ｖｒｅｆにより所定の定電流を流し、検出部に定電流を供給する。
検出部は、互いのゲート電極を接続したＮＭＯＳトランジスタ１６３及び１６４と、ＮＭＯＳトランジスタ１６３及び１６４のゲートに接続した出力端子の出力電圧Ｖｏｕｔをモニタするための容量１６５と、ＮＭＯＳトランジスタ１６７と定電流源１６６とで構成される第１のインバータと、で構成され、出力電圧Ｖｏｕｔの変動を検出する。ＮＭＯＳトランジスタ１６７のドレインが過渡応答改善回路１６の出力端子となる。
遅延回路１７は、ＰＭＯＳトランジスタ１７１と定電流源１７２とで構成される第２のインバータと、容量１７３からなり、過渡応答改善回路１６から出力される信号を遅延させる。
ＰＭＯＳトランジスタ１７１は、ゲートに過渡応答改善回路１６の出力端子が接続され、ドレインに定電流源１７２と容量１７３が接続される。ＰＭＯＳトランジスタ１７１のドレインが遅延回路１７の出力端子となる。
電圧増幅回路１４は、カレントミラー回路を構成するＰＭＯＳトランジスタ１４１及び１４２と差動対であるＮＭＯＳトランジスタ１４３及び１４４からなる差動増幅部と、差動増幅部に動作電流を供給する定電流源１４５と、を備えている。更に、差動増幅部に動作電流を追加供給するＮＭＯＳトランジスタ１４６と、定電流源１４７と、を備えている。
直列に接続されたＮＭＯＳトランジスタ１４６及び定電流源１４７と、定電流源１４５とは並列に接続されている。ＮＭＯＳトランジスタ１４６は、ゲートに遅延回路１７の出力端子が接続されている。
以下に、本実施形態のボルテージレギュレータ１０の動作を説明する。
出力端子の出力電圧Ｖｏｕｔに変動の無い時は、過渡応答改善回路１６の検出部のＮＭＯＳトランジスタ１６３、１６４はオンしており、定電流部が供給する一定の電流を流す。ＮＭＯＳトランジスタ１６４のソースは接地されているので、その時のＮＭＯＳトランジスタ１６４のドレイン電圧は、ＮＭＯＳトランジスタ１６７の閾値よりも低い。従って、ＮＭＯＳトランジスタ１６７はオフしており、定電流源１６６によってＮＭＯＳトランジスタ１６７のドレイン、即ち過渡応答改善回路１６の出力端子はほぼ電源電圧となる。
遅延回路１７は、ＰＭＯＳトランジスタ１７１がオフするので、定電流源１７２によって容量１７３は放電され、接地電圧を出力する。
従って、ＮＭＯＳトランジスタ１４６がオフするので、電圧増幅回路１４は定電流源１４５が供給する動作電流によって動作する。
出力端子の出力電圧Ｖｏｕｔが変動したときには、過渡応答改善回路１６の検出部の容量１６５に出力電圧Ｖｏｕｔの変動量とＮＭＯＳトランジスタ１６３及び１６４のゲート電圧に応じた電荷が蓄積される。
出力電圧Ｖｏｕｔが降下した場合は、ＮＭＯＳトランジスタ１６３及び１６４のゲート電圧も出力電圧Ｖｏｕｔに応じて降下する。ＮＭＯＳトランジスタ１６３及び１６４のゲート電圧が低くなってくると、ＮＭＯＳトランジスタ１６３及び１６４はオフしていくので、ＮＭＯＳトランジスタ１６４のドレインの電圧が上昇する。従って、ＮＭＯＳトランジスタ１６７はオンして、ＮＭＯＳトランジスタ１６７のドレイン、即ち過渡応答改善回路１６の出力端子はほぼ接地電圧となる。
遅延回路１７は、ＰＭＯＳトランジスタ１７１がオンするので、容量１７３は充電されるので、電源電圧を出力する。
従って、ＮＭＯＳトランジスタ１４６がオンするので、電圧増幅回路１４は定電流源１４５と定電流源１４７が供給する動作電流によって動作する。即ち、電圧増幅回路１４は、動作電流が増加することになり、過渡応答が改善される。
例えば、ＮＭＯＳトランジスタ１６４は閾値電圧０．３Ｖ、ＮＭＯＳトランジスタ１６３は閾値電圧０．５Ｖのトランジスタで構成すると、ＮＭＯＳトランジスタ１６３及び１６４のゲート電位は０．５Ｖ以上となる。この場合、ＮＭＯＳトランジスタ１６４がオフするためには、出力電圧Ｖｏｕｔの変動レベルは概ね０．２Ｖであることが必要になる。これは、出力電圧Ｖｏｕｔの変動レベルが小さければ電圧増幅回路１４の動作電流を増加する必要がないためである。
以上説明したＮＭＯＳトランジスタの閾値電圧は一例であって、出力電圧Ｖｏｕｔの検出レベルに応じて閾値電圧や、ＰＭＯＳトランジスタ１６１及び１６２の各々の電流などを適宜設定することが可能である。
さらに、本実施形態によれば、遅延回路１７の容量１７３の容量値、定電流源１７２の電流値、ＰＭＯＳトランジスタ１７１のサイズにより、遅延時間を任意に設定することが可能である。
また、本実施形態のボルテージレギュレータ１０は、定電流源１４７により電圧増幅回路１４の動作電流を増加させる構成としているため、出力電圧の低下レベルが大きいときなどでも、動作電流を増加しすぎることなく、電圧増幅回路１４を安定動作させることが可能である。
以上説明したように、本発明のボルテージレギュレータによれば、過渡応答改善回路１６と電圧増幅回路１４の間に遅延回路１７を備えたことで、電圧増幅回路１４の過渡応答特性を最適化することができるという効果がある。
なお、以上の記載では出力電圧Ｖｏｕｔの変動を検出するものとして説明したが、電源電圧の変動を検出する場合でも、同様の効果が得られることは明らかである。
１１ 基準電圧回路
１４ 電圧増幅回路
１６ 過渡応答改善回路
１７ 遅延回路
１４５、１４７、１６６、１７２ 定電流源

Claims (1)

  1. 出力トランジスタの出力電圧に応じたフィードバック電圧と、基準電圧とを比較して前記出力トランジスタを制御する電圧増幅回路と、
    電源電圧もしくは前記出力電圧の変動を検出する過渡応答改善回路と、
    前記過渡応答改善回路の出力端子に設けられた遅延回路と、を備え
    前記過渡応答改善回路の出力する信号に応じて、前記電圧増幅回路の動作電流が制御されることを特徴とするボルテージレギュレータ。
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