TWI742837B - 電壓控制電路 - Google Patents

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Abstract

電壓控制電路包含追蹤電路、運算放大器、電晶體、回饋電路及取樣及保持電路。追蹤電路依據致能電壓、取樣致能電壓及取樣參考電壓產生更新致能電壓。運算放大器包含第一輸入端，用以接收輸入電壓；第二輸入端，用以接收回饋電壓；及輸出端，用以輸出控制電壓。電晶體包含控制端，用以接收控制電壓；第一端，用以接收參考電壓；及第二端，用以輸出調節電壓。回饋電路耦接於電晶體之第二端及運算放大器之第二輸入端之間以依據調節電壓產生回饋電壓。取樣及保持電路用以取樣輸入電壓以產生取樣致能電壓，及取樣回饋電壓以產生取樣參考電壓。

Description

電壓控制電路
本發明關於電子電路，特別是一種功率放大器的電壓控制電路。
在通訊裝置中，功率放大器會將訊號放大以傳送射頻訊號。射頻訊號之功率需要符合通訊規範，以在預定覆蓋範圍內傳送同時減低通訊裝置間之訊號干擾。由於通訊裝置的電源通常由電池提供，因此會隨使用時間而逐漸下降。當電池之電壓過低時，會造成提供至功率放大器的電源過低，使射頻訊號無法滿足通訊規範的要求，增加通訊裝置間之訊號干擾及降低通訊裝置之效能。
本發明實施例提供一種電壓控制電路，包含追蹤電路、運算放大器、參考端、電晶體、回饋電路及取樣及保持電路。追蹤電路用以依據致能電壓、取樣致能電壓及取樣參考電壓產生隨致能電壓而更新的更新致能電壓。運算放大器包含第一輸入端，耦接於追蹤電路，用以接收輸入電壓，第二輸入端，用以接收回饋電壓，及輸出端，用以輸出控制電壓。參考端用以提供參考電壓。電晶體包含控制端，耦接於運算放大器之輸出端，用以接收控制電壓；第一端，用以接收參考電壓；及第二端，用以輸出調節電壓。回饋電路耦接於電晶體之第二端及運算放大器之第二輸入端之間，用以依據調節電壓產生回饋電壓。取樣及保持電路耦接於追蹤電路、運算放大器及回饋電路，用以取樣與保持輸入電壓以產生取樣致能電壓，及取樣回饋電壓以產生取樣參考電壓。
第1圖係為本發明實施例中之一種電壓控制電路1之示意圖。電壓控制電路1可做為低壓差穩壓器(low dropout regulator, LDO regulator)，由參考電壓VBAT供電而產生調節電壓Vreg，並將調節電壓Vreg作為電源供應至功率放大器(power amplifier, PA)18。電壓控制電路1可對調節電壓Vreg進行調節而使得當參考電壓VBAT大於或非常接近調節電壓Vreg時仍可將調節電壓Vreg維持在實質上穩定的預定準位。參考電壓VBAT係為由電池或電池組產生的可變電壓，可隨使用時間逐漸降低。當參考電壓VBAT下降至過低的準位時，電壓控制電路1無法將調節電壓Vreg維持在預定準位而會隨參考電壓VBAT降低。
電壓控制電路1可包含追蹤電路10、運算放大器12、取樣及保持電路14、參考端16、回饋電路17及電晶體M1。參考端16可提供參考電壓VBAT。運算放大器12包含第一輸入端，耦接於追蹤電路10；第二輸入端，耦接於回饋電路17；及輸出端，耦接於電晶體M1。電晶體M1包含控制端，耦接於運算放大器12之輸出端；第一端，耦接於參考端16；及第二端，耦接於功率放大器18。回饋電路17耦接於電晶體M1之第二端及運算放大器12之第二輸入端，用以依據調節電壓Vreg產生回饋電壓V2。回饋電壓V2可正相關於調節電壓Vreg。功率放大器18包含電源端，用以接收調節電壓Vreg；輸入端，用以輸入交流訊號Sin；及輸出端，用以輸出放大後之交流訊號Sout。交流訊號Sin及放大後之交流訊號Sout可為射頻訊號。
運算放大器12之第一輸入端可為反相輸入端，運算放大器12之第二輸入端可為正向輸入端。運算放大器12之第一輸入端可接收輸入電壓V1，運算放大器12之第二輸入端可接收回饋電壓V2，運算放大器12之輸出端可依據回饋電壓V2及輸入電壓V1之間的差值而產生控制電壓。電晶體M1之控制端可接收控制電壓，電晶體M1之第二端可依據控制電壓輸出調節電壓Vreg。電晶體M1可為場效電晶體(field-effect transistor, FET)，例如為P型金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor, MOSFET)，及可設置為共源級放大階段。當回饋電壓V2實質上等於輸入電壓V1時，控制電壓實質上等於0V，電晶體M1導通而產生調節電壓Vreg；當回饋電壓V2小於輸入電壓V1時，控制電壓小於0V，電晶體M1導通程度增加而增加調節電壓Vreg。當參考電壓VBAT小於調節電壓Vreg的預定準位時，電晶體M1之第二端輸出之調節電壓Vreg會小於預定準位。當關閉功率放大器18時，輸入電壓V1必須降低至小於回饋電壓V2才可降低調節電壓Vreg。
第2圖係顯示調節電壓Vreg之波形圖，包含通訊規範中定義之遮罩Vmask、符合通訊規範之調節電壓Vreg的波形20及未符合通訊規範之調節電壓Vreg的波形22。波形20可對應於本發明實施例所產生的波型，而波形22可對應於先前技術所產生的波型。當功率放大器18運作時，調節電壓Vreg不超出遮罩Vmask才可符合通訊規範而不會對其他裝置造成訊號干擾。在時間t0，功率放大器18要被開啟，波形20及22開始從低準位Vr0上升。在時間t1，波形20及22上升至預定準位Vr1。時間t0至t1之間之時段可稱為電壓上升期間(ramp-up period)。在時間t2，功率放大器18要被關閉，波形20開始從準位Vr2下降，波形22維持在準位Vr2。準位Vr2可小於預定準位Vr1。在時間t1至t2之間之時段可稱為功率放大器開啟期間，功率放大器18可放大交流訊號Sin。在時間t3，波形20下降至準位Vr3，波形22才開始從準位Vr2下降。在時間t4，波形20及22下降至低準位Vr0。時間t2至t4之間之時段可稱為電壓下降期間(ramp-down period)。時間t4至下次功率放大器18要被開啟的時間t0可稱為功率放大器關閉期間，功率放大器18在這段期間無法運作。由於波形22在時間t3才開始從準位Vr2下降，因此在時間t3會超出遮罩Vmask，而不符合通訊規範且可能會對其他裝置造成訊號干擾。此外，由於波形22在時間t3至t4之間之時段突然從準位Vr2下降至低準位Vr0，因此可能會產生瞬時雜訊(transient noise)，對其他內部電路造成訊號干擾。相較之下，波形20在電壓下降期間中緩緩下降，並未超出遮罩Vmask，符合通訊規範，且不易對其他裝置或內部電路造成訊號干擾。
電壓控制電路1可藉由取樣及保持電路14及追蹤電路10在時間t2後使輸入電壓V1隨著回饋電壓V2而改變，例如是在時間t2後隨即將輸入電壓V1拉至回饋電壓V2而產生符合通訊規範之調節電壓Vreg的波形20。取樣及保持電路14可耦接於追蹤電路10、運算放大器12及回饋電路17。在電壓下降期間中，取樣及保持電路14可取樣及保持輸入電壓V1以產生取樣致能電壓Vset_max，及取樣及保持回饋電壓V2以產生取樣參考電壓Vclamp。追蹤電路10可依據致能電壓Vset、取樣致能電壓Vset_max及取樣參考電壓Vclamp產生隨致能電壓Vset而更新的更新致能電壓V’set。更新致能電壓V’set可與取樣參考電壓Vclamp成正相關，且與取樣致能電壓Vset_max成負相關。具體而言，追蹤電路10可將取樣參考電壓Vclamp除以取樣致能電壓Vset_max以產生比例(Vclamp/Vset_max)，及將比例(Vclamp/Vset_max)及致能電壓Vset相乘以產生更新致能電壓V’set，如公式1表示: V’set=(Vclamp/Vset_max)*Vset 公式1
若參考電壓VBAT小於調節電壓Vreg的預定準位，回饋電壓V2小於輸入電壓V1，取樣參考電壓Vclamp小於取樣致能電壓Vset_max，更新致能電壓V’set可為致能電壓Vset依據比例(Vclamp/Vset_max)產生的縮小值。追蹤電路10可由乘法器電路實現。
在一實施例中，電壓控制電路1可另包含開關SW1及SW2。開關SW1及SW2可被設定為在致能電壓Vset及更新致能電壓V’set之間切換，而於電壓下降期間依據更新致能電壓V’set產生輸入電壓V1，及於非電壓下降期間依據致能電壓Vset產生輸入電壓V1。非電壓下降期間可為電壓下降期間之外的所有時間，可包含電壓上升期間、功率放大器開啟期間及功率放大器關閉期間。由於更新致能電壓V’set可為致能電壓Vset成以比例(Vclamp/Vset_max)的縮小值，電壓下降期間時的輸入電壓V1可被拉至回饋電壓V2而使輸入電壓V1從回饋電壓V2開始下降，進而產生符合通訊規範之調節電壓Vreg的波形20。開關SW1及SW2的導通狀況可為相反。在非電壓下降期間中，第一控制訊號Vc_bar會截止開關SW1，第二控制訊號Vc會導通開關SW2。在電壓下降期間中，第一控制訊號Vc_bar會導通開關SW1第一預定時間，及第二控制訊號Vc會截止開關SW2第一預定時間。第一預定時間可小於電壓下降期間。第二控制訊號Vc及第一控制訊號Vc_bar可互為反相訊號，及可被設為邏輯低準位或邏輯高準位。第二控制訊號Vc可為高態有效(active high)訊號，第一控制訊號Vc_bar可為低態有效(active high)訊號。在本實施例中，開關SW1及開關SW2可為相同型式的電晶體，例如皆為N型電晶體，舉例來說是NMOS。在其他實施例中，開關SW1及開關SW2可為不同型式的電晶體，例如其中之一為N型電晶體而其中另一為P型電晶體，因此第二控制訊號Vc及第一控制訊號Vc_bar可為同相訊號。開關SW1包含控制端，用以接收第一控制訊號Vc_bar；第一端，耦接於追蹤電路10，用以接收更新致能電壓V’set；及第二端，耦接於運算放大器12之第一輸入端，用以輸出輸入電壓V1。開關SW2包含控制端，用以接收第二控制訊號Vc；第一端，用以接收致能電壓；及第二端，耦接於運算放大器12之第一輸入端，用以輸出輸入電壓V1。
回饋電路17可包含回饋阻抗R1及R2。回饋阻抗R1包含第一端，耦接於電晶體M1之第二端；及第二端，耦接於運算放大器12之第二輸入端，用以產生回饋電壓V2。回饋阻抗R2包含第一端，耦接於回饋阻抗R1之第二端；及第二端，耦接於參考端15。參考端15可提供接地電壓，例如0V。回饋阻抗R1及R2的阻抗值可調整調節電壓Vreg的值。當回饋阻抗R1的阻抗值增加及/或回饋阻抗R2的阻抗值減少，調節電壓Vreg會增加；當回饋阻抗R1的阻抗值減少及/或回饋阻抗R2的阻抗值增加，調節電壓Vreg會降低。在一些實施例中，回饋阻抗R1及R2的阻抗值可將調節電壓Vreg調整為(8/3)V’set。在其他實施例中，調節電壓Vreg也可透過改變回饋阻抗R1及R2的阻抗值而調整為其他值。
在電壓上升期間，致能電壓Vset可由低準位逐漸拉至高準位。在電壓下降期間，致能電壓Vset可由高準位逐漸拉至低準位。在功率放大器開啟期間，致能電壓Vset可維持在高準位。在功率放大器關閉期間，致能電壓Vset可維持在低準位。低準位可為0V，高準位可大於或等於邏輯高準位。致能電壓Vset可由外部輸入或由電壓產生器產生。
第3圖係為取樣及保持電路14之示意圖。取樣及保持電路14包含傳輸閘140、電阻R140、電容C140、傳輸閘142、電阻R142、電容C142。
傳輸閘140可依據取樣控制電壓Vrd及反相取樣控制電壓Vrd_bar取樣輸入電壓V1以產生取樣致能電壓Vset_max。電阻R140包含第一端，耦接於傳輸閘140；及第二端，用以輸出取樣致能電壓Vset_max。電容C140包含第一端，耦接於電阻R140之第二端；及第二端，耦接於參考端15。傳輸閘142可依據取樣控制電壓Vrd及反相取樣控制電壓Vrd_bar取樣回饋電壓V2以產生取樣參考電壓Vclamp。電阻R142包含第一端，耦接於傳輸閘142；及第二端，用以輸出取樣參考電壓Vclamp。電容C142包含第一端，耦接於電阻R142之第二端；及第二端，耦接於參考端15。
傳輸閘140包含電晶體M140及電晶體M141。電晶體M140包含控制端，用以接收取樣控制電壓Vrd；第一端，用以接收輸入電壓V1；及第二端，耦接於電阻R140之第一端。電晶體M141包含控制端，用以接收反相取樣控制電壓Vrd_bar；第一端，用以接收輸入電壓V1；及第二端，耦接於電阻R140之第一端。傳輸閘142包含電晶體M142及電晶體M143。電晶體M142包含控制端，用以接收取樣控制電壓Vrd；第一端，用以接收回饋電壓V2；及第二端，耦接於電阻R142之第一端。電晶體M143包含控制端，用以接收反相取樣控制電壓Vrd_bar；第一端，用以接收回饋電壓V2；及第二端，耦接於電阻R142之第一端。電晶體M140及電晶體M142可具有第一種半導體種類，電晶體M141及電晶體M143可具有第二種半導體種類，第一種半導體種類及第二種半導體種類可不同。舉例而言，電晶體M140及電晶體M142可為N型電晶體，例如NMOS。電晶體M141及電晶體M143可為P型電晶體，例如PMOS。
取樣控制電壓Vrd及反相取樣控制電壓Vrd_bar可互為反相，及可被設為邏輯低準位或邏輯高準位。取樣控制電壓Vrd可為高態有效訊號，反相取樣控制電壓Vrd_bar可為低態有效訊號。在一些實施例中，取樣控制電壓Vrd及第二控制訊號Vc可互為反相，取樣控制電壓Vrd_bar及第一控制訊號Vc_bar可互為反相。在電壓下降期間中，取樣控制電壓Vrd可導通傳輸閘140第一預定時間，以從輸入電壓V1取樣取樣致能電壓Vset_max及將取樣致能電壓Vset_max儲存於電容C140；及取樣控制電壓Vrd可導通傳輸閘142第一預定時間，以從回饋電壓V2取樣取樣參考電壓Vclamp及將取樣參考電壓Vclamp儲存於電容C142。取樣控制電壓Vrd的第一預定時間可小於電壓下降期間，及可實質上等於第一控制訊號Vc_bar導通開關SW1的第一預定時間。取樣致能電壓Vset_max可為在第一預定時間中輸入電壓V1之最大取樣值，及取樣參考電壓Vclamp可為在第一預定時間中回饋電壓V2之最大取樣值。
第4圖係為電壓控制電路1之時序圖，包含調節電壓Vreg、遮罩Vmask、致能電壓Vset、取樣控制電壓Vrd、反相取樣控制電壓Vrd_bar、第二控制訊號Vc、第一控制訊號Vc_bar、取樣致能電壓Vset_max、取樣參考電壓Vclamp及更新致能電壓V’set。在時間t2，電壓下降期間開始，取樣控制電壓Vrd由邏輯低準位被拉至邏輯高準位，反相取樣控制電壓Vrd_bar由邏輯高準位被拉至邏輯低準位，取樣及保持電路14中之傳輸閘140被致能以取樣輸入電壓V1而產生取樣致能電壓Vset_max，取樣及保持電路14中之傳輸閘142被致能以取樣回饋電壓V2而產生取樣參考電壓Vclamp；追蹤電路10依據公式(1)產生更新致能電壓V’set；第二控制訊號Vc由邏輯高準位被拉至邏輯低準位，第一控制訊號Vc_bar由邏輯低準位被拉至邏輯高準位，開關SW1被導通及開關SW2被截止以依據更新致能電壓V’set將輸入電壓V1拉低，使調節電壓Vreg開始下降。在時間t3，取樣控制電壓Vrd由邏輯高準位被拉至邏輯低準位，反相取樣控制電壓Vrd_bar由邏輯低準位被拉至邏輯高準位，取樣及保持電路14中之傳輸閘140及142被失能；第二控制訊號Vc由邏輯低準位被拉至邏輯高準位，第一控制訊號Vc_bar由邏輯高準位被拉至邏輯低準位，開關SW1被截止及開關SW2被導通以依據致能電壓Vset將輸入電壓V1拉低。由於此時輸入電壓V1開始小於回饋電壓V2，運算放大器12會依據輸入電壓V1逐漸將調節電壓Vreg拉低，回饋電壓V2也會隨調節電壓Vreg逐漸降低。在時間t4，電壓下降期間結束，致能電壓Vset降至低準位Vr0，同時調節電壓Vreg也降至低準位Vr0。調節電壓Vreg在電壓下降期間中緩緩下降，未超出超出遮罩Vmask，符合通訊規範，且不易對其他裝置或內部電路造成訊號干擾。
綜上所述，本發明實施例在電壓下降期間開始後，電壓控制電路1藉由取樣及保持電路14及追蹤電路10可使輸入電壓V1隨著回饋電壓V2而改變，使調節電壓Vreg產生較平緩的下降波形，符合通訊規範，減少瞬時雜訊，不易對其他裝置或內部電路造成訊號干擾，增加裝置效能。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:電壓控制電路 10:追蹤電路 12:運算放大器 14:取樣及保持電路 140,142:傳輸閘 15,16:參考端 17:回饋電路 18:功率放大器 20,22:波形 M1,M140至M143:電晶體 R1,R2,R140,R142:電阻 C140,C142:電容 Sin:交流訊號 Sout:放大後之交流訊號 SW1及SW2:開關 t0至t4:時間 V1:輸入電壓 V2:回饋電壓 VBAT:參考電壓 Vc:控制訊號 Vc_bar:反相控制訊號 Vclamp:取樣參考電壓 Vmask:遮罩 Vset:致能電壓 V’set:更新致能電壓 Vset_max:取樣致能電壓 Vr0至Vr3:電壓準位 Vrd:取樣控制電壓 Vrd_bar:反相取樣控制電壓 Vreg:調節電壓
第1圖係為本發明實施例中之一種電壓控制電路之示意圖。 第2圖係顯示第1圖中之調節電壓之波形圖。 第3圖係為第1圖中之取樣及保持電路之示意圖。 第4圖係為第1圖中之電壓控制電路之時序圖。
1:電壓控制電路
10:追蹤電路
12:運算放大器
14:取樣及保持電路
15,16:參考端
17:回饋電路
18:功率放大器
M1:電晶體
R1,R2:電阻
Sin:交流訊號
Sout:放大後之交流訊號
SW1,SW2:開關
V1:輸入電壓
V2:回饋電壓
VBAT:參考電壓
Vc:控制訊號
Vc_bar:反相控制訊號
Vclamp:取樣參考電壓
Vset:致能電壓
V’set:更新致能電壓
Vset_max:取樣致能電壓
Vreg:調節電壓

Claims (20)

  1. 一種電壓控制電路，包含： 一追蹤電路，用以依據一致能電壓、一取樣致能電壓及一取樣參考電壓產生隨該致能電壓而更新的一更新致能電壓； 一運算放大器，包含一第一輸入端，耦接於該追蹤電路，用以接收一第一輸入電壓，一第二輸入端，用以接收一回饋電壓，及一輸出端，用以輸出一控制電壓； 一第一參考端，用以提供一參考電壓； 一第一電晶體，包含一控制端，耦接於該運算放大器之該輸出端，用以接收該控制電壓，一第一端，用以接收該參考電壓，及一第二端，用以輸出一調節電壓； 一回饋電路，耦接於該第一電晶體之該第二端及該運算放大器之第二輸入端之間，用以依據該調節電壓產生該回饋電壓；及 一取樣及保持電路，耦接於該追蹤電路、該運算放大器及該回饋電路，用以取樣該第一輸入電壓以產生該取樣致能電壓，及取樣該回饋電壓以產生該取樣參考電壓。
  2. 如請求項1所述之電壓控制電路，其中該回饋電路更包含： 一第一回饋阻抗，包含一第一端，耦接於該第一電晶體之該第二端，及一第二端，耦接於該運算放大器之第二輸入端，用以產生該回饋電壓；及 一第二回饋阻抗，包含一第一端，耦接於該第一回饋阻抗之該第二端，及一第二端，耦接於一第二參考端。
  3. 如請求項1所述之電壓控制電路，其中該參考電壓為可變。
  4. 如請求項3所述之電壓控制電路，其中該參考電壓隨時間而下降。
  5. 如請求項1所述之電壓控制電路，其中該追蹤電路用以產生與該取樣參考電壓成正相關、且與該取樣致能電壓成負相關的該更新致能電壓。
  6. 如請求項1所述之電壓控制電路，其中該追蹤電路用以將該取樣參考電壓除以該取樣致能電壓以產生一比例，及將該比例及該致能電壓相乘以產生該更新致能電壓。
  7. 如請求項1所述之電壓控制電路，其中該取樣及保持電路包含： 一第一傳輸閘，用以依據一取樣控制電壓及一反相取樣控制電壓取樣該第一輸入電壓以產生該取樣致能電壓； 一第一電阻，包含一第一端，耦接於該第一傳輸閘，及一第二端，用以輸出該取樣致能電壓； 一第一電容，包含一第一端，耦接於該第一電阻之該第二端，及一第二端，耦接於該第二參考端； 一第二傳輸閘，用以依據該取樣控制電壓及該反相取樣控制電壓取樣該回饋電壓以產生該取樣參考電壓； 一第二電阻，包含一第一端，耦接於該第二傳輸閘，及一第二端，用以輸出該取樣參考電壓；及 一第二電容，包含一第一端，耦接於該第二電阻之該第二端，及一第二端，耦接於該第二參考端。
  8. 如請求項7所述之電壓控制電路，其中： 該取樣控制電壓及該反相取樣控制電壓互為反相；及 在一電壓下降期間(ramp-down period)中，該取樣控制電壓導通該第一傳輸閘及該第二傳輸閘一第一預定時間。
  9. 如請求項8所述之電壓控制電路，其中該第一預定時間小於該電壓下降期間。
  10. 如請求項7所述之電壓控制電路，其中： 該第一傳輸閘包含： 一第二電晶體，包含一控制端，用以接收該取樣控制電壓，一第一端，用以接收該第一輸入電壓，及一第二端，耦接於該第一電阻之該第一端；及 一第三電晶體，包含一控制端，用以接收該反相取樣控制電壓，一第一端，用以接收該第一輸入電壓，及一第二端，耦接於該第一電阻之該第一端；及 該第二傳輸閘包含： 一第四電晶體，包含一控制端，用以接收該取樣控制電壓，一第一端，用以接收該回饋電壓，及一第二端，耦接於該第二電阻之該第一端；及 一第五電晶體，包含一控制端，用以接收該反相取樣控制電壓，一第一端，用以接收該回饋電壓，及一第二端，耦接於該第二電阻之該第一端。
  11. 如請求項10所述之電壓控制電路，其中該第二電晶體及該第四電晶體為N型電晶體，該第一電晶體、該第三電晶體及該第五電晶體為P型電晶體。
  12. 如請求項1所述之電壓控制電路，另包含： 一第一開關，包含一控制端，用以接收一第一控制訊號，一第一端，耦接於該追蹤電路，用以接收該更新致能電壓，及一第二端，耦接於該運算放大器之該第一輸入端，用以輸出該第一輸入電壓；及 一第二開關，包含一控制端，用以接收一第二控制訊號，一第一端，用以接收該致能電壓，及一第二端，耦接於該運算放大器之該第一輸入端，用以輸出該第一輸入電壓。
  13. 如請求項12所述之電壓控制電路，其中該第一開關及該第二開關的導通狀況為相反。
  14. 如請求項12所述之電壓控制電路，其中； 在一非電壓下降期間中，該第一控制訊號用以截止該第一開關，及該第二控制訊號用以導通該第二開關；及 在一電壓下降期間中，該第一控制訊號用以導通該第一開關一第一預定時間，及該第二控制訊號用以截止該第二開關該第一預定時間。
  15. 如請求項14所述之電壓控制電路，其中該第一預定時間小於該電壓下降期間。
  16. 如請求項12所述之電壓控制電路，其中該第一開關及該第二開關為N型電晶體，該第一電晶體為P型電晶體。
  17. 如請求項1所述之電壓控制電路，其中該第一電晶體用以輸出該調節電壓至一功率放大器。
  18. 如請求項17所述之電壓控制電路，其中該功率放大器包含： 一電源端，用以接收該調節電壓； 一輸入端，用以輸入一交流訊號；及 一輸出端，用以輸出一放大後之該交流訊號。
  19. 如請求項1所述之電壓控制電路，其中該運算放大器之該第一輸入端為一反相輸入端，及該運算放大器之該第二輸入端為一正相輸入端。
  20. 如請求項1所述之電壓控制電路，其中該追蹤電路為一乘法器電路。
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