CN103023443B - 可自动调整输出电阻的运算放大装置 - Google Patents

Abstract

本发明公开了一种可自动调整输出电阻的运算放大装置，其包含一运算放大器、一第一信号路径、一第二信号路径、及一第三信号路径。运算放大器的输出端连接至其反相输入端，其非反相输入端用于接收一输入信号。第一信号路径具有高阻抗，第一信号路径的一端连接至输出端，另一端连接一第一输出端。第二信号路径和第三信号路径具有低阻抗，第二信号路径及第三信号路径的一端分别连接至该输出端，以及第二信号路径及第三信号路径的另一端皆分别连接该第一输出端。其中，该第一信号路径为常开状态。当输入信号为稳态时，第二信号路径和第三信号路径关闭，当输入信号为瞬时时，第二信号路径和第三信号路径的其中之一开启。

Description

可自动调整输出电阻的运算放大装置

技术领域

本发明涉及运算放大器的技术领域，尤指一种可自动调整输出电阻的运算放大装置。

背景技术

运算放大器的输出端常使用频率补偿（FrequencyCompensation）来使闭环回路增益（closed-loopgain）稳定，即在运算放大器的输出端加上一补偿电阻Rf来增加相位安全裕量（PhaseMargin,PM）。图1为现有的一种运算放大器使用补偿电阻的示意图。由图1可推导其闭环回路电压增益（VoltageGain）的传递函数（transferfunction）如下：

$\mathrm{Av}=\frac{\mathrm{Vout}1}{\mathrm{Vin}1}=\frac{\mathrm{Vout}}{\mathrm{Vin}1}\×\frac{\mathrm{Vout}1}{\mathrm{Vout}}=A\×\frac{R1+\frac{1}{\mathrm{j\ωC}1}}{\mathrm{Rf}+R1+\frac{1}{\mathrm{j\ωC}1}}$

$=A\×\frac{1+\mathrm{j\ωR}1C1}{1+\mathrm{j\ω}(\mathrm{Rf}+R1)C1}=A\×\frac{1+\frac{f}{f_{Z1}}}{1+\frac{f}{f_{P1}}}$

该传递函数可推得一个零点（zero，f_Z1）及与一个极点（pole，f_P1）。该零点及该极点分别为及A表示运算放大器的增益

图2为当该补偿电阻Rf大时的波特图（Bodeplot）以及对应的输出Vout1示意图。图3为当该补偿电阻Rf小时的波特图（Bodeplot）以及对应的输出Vout1示意图。如图2所示，P1与Z1代表图1中由电阻R1和电容C1组成的RC输出网络的极点与零点，而P2与P3代表图1中运算放大器的极点，假设各级零点频率为f_P1<f_P2<f_Z1<f_P3。当选择较大补偿电阻Rf时，如图2所示，可发现P1的频率变的更低频，因此在0dB之前只看到P1一个极点，由图2可发现相位安全裕量PM=70°，但会造成Vout1输出变的较慢。而当选择较小补偿电阻Rf时，如图3所示，可发现P1的频率变的更高频，因此在0dB之前只看到P1与P2两个极点，由图3可发现相位安全裕量PM=45°，但会造成Vout1输出变的较快，会有过冲（Overshoot）与下冲（Undershoot）。

由图2和图3可观察到，当设计较大的Rf时，相位安全边限PM较大，但会产生Vout1的输出较慢的问题，然而设计较小的Rf时，Vout1输出较快，但相位安全边限PM较小，容易会有过冲与下冲的问题，若在设计需求要同时满足输出快速且不会有稳定度的问题，则此种Rf补偿相位方式较难达成。同时，当Rf较小时，运算放大器还需要额外的米勒补偿或其它种频率补偿方式来增加稳定度。因此，现有运算放大器的技术仍有改善的空间。

发明内容

有鉴于此，本发明所要解决的主要技术问题是提供一种可自动调整输出电阻的运算放大装置，以使运算放大器的输出端可快速反应，且该运算放大器的输出信号不会有过冲与下冲现象。

为解决上述技术问题，本申请的技术方案是这样实现的：

一种可自动调整输出电阻的运算放大装置，包含一运算放大器、一第一信号路径、一第二信号路径和一第三信号路径。所述运算放大器的输出端连接至其反相输入端，其非反相输入端接收一输入信号。所述第一信号路径具有高阻抗，所述第一信号路径的一端连接至所述运算放大器的输出端，所述第一信号路径的另一端连接一第一输出端。所述第二信号路径具有低阻抗，所述第二信号路径的一端连接至所述运算放大器的输出端，所述第二信号路径的另一端连接所述第一输出端。所述第三信号路径具有低阻抗，所述第三信号路径的一端连接至所述运算放大器的输出端，所述第三信号路径的另一端连接所述第一输出端；其中，所述第一信号路径为常开状态，所述第二信号路径和第三信号路径为常闭状态。

一种可自动调整输出电阻的运算放大装置，包含一运算放大器、第1信号路径至第2N信号路径和一控制电路。所述运算放大器的输出端连接至其反相输入端，其非反相输入端接收一输入信号。所述第1信号路径至第2N信号路径中的每一信号路径具有不同的阻抗，每一信号路径的一端均连接至所述运算放大器的输出端，每一信号路径的另一端均连接一第一输出端，所述该控制电路连接至所述运算放大器的非反相输入端、所述第1至第2N信号路径和第一输出端依据所述运算放大器的输出端电压和第一输出端电压，以分别控制所述第1信号路径至第2N信号路径的开启或关闭。

从上述方案可以看出，当运算放大器的非反向输入端的状态转变时，输出信号路径走小阻抗开关，让运算放大器输出端能快速转态，以及输出当接近稳态时，输出信号路径走大阻抗开关，让运算放大器输出变缓慢而达到稳定。

即，本发明主要使用两组传输栅开关作为补偿电阻，一组为大阻抗开关，另一组为小阻抗开关，再加上控制电路来达成频率补偿。当运算放大器的非反向输入端状态转变时，输出信号路径走小阻抗开关，让运算放大器输出能快速转态；而当运算放大器输入输出端接近稳态时，输出信号路径走大阻抗开关，让运算放大器输出变缓慢而达到稳定，藉此，可使运算放大器的输出端可快速反应，亦不会有过冲与下冲。

附图说明

图1为现有的一种运算放大器使用补偿电阻的示意图；

图2为图1所示的补偿电阻大时的波特图；

图3为图1所示的补偿电阻小时的波特图；

图4为本发明一种可自动调输出电阻的运算放大装置的电路图；

图5为本发明在稳态时的示意图；

图6为本发明中输入信号为上升沿时的示意图；

图7为本发明中输入信号为下降沿时的示意图；

图8为本发明与现有技术的输出转态波形的示意图；

图9为本发明与现有技术的输出频率响应的示意图；

图10为本发明一种可自动调输出电阻的运算放大装置另一实施例的电路图；

图11为本发明一种可自动调输出电阻的运算放大装置又一实施例的电路图。

附图中，各符号所代表的名称如下：

Rf：补偿电阻，400：可自动调输出电阻的运算放大装置，410：运算放大器，420：第一信号路径，430：第二信号路径，440：第三信号路径，450：控制电路，MP1：第一PMOS晶体管，MN1：第一NMOS晶体管，MN2：第二NMOS晶体管，MP2：第二PMOS晶体管，MN3：第三NMOS晶体管，MP3：第三PMOS晶体管，I1：第一电流源，I2：第二电流源，I3：第三电流源，I4：第四电流源，INVP：第一反向器，INVN：第二反向器，MP4：第四PMOS晶体管，MN4：第四NMOS晶体管，1010：运算放大器，1040：控制电路，1021、1022、...、102N、1031、1032、...、103N：第1信号路径至第2N信号路径。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

图4为本发明一种可自动调整输出电阻的运算放大装置400的电路图，该可自动调整输出电阻的运算放大装置400包含一运算放大器410、一第一信号路径420、一第二信号路径430、一第三信号路径440和一控制电路450。

运算放大器410的输出端Vout连接至其反相输入端（-），其非反相输入端（+）接收一输入信号Vin。

第一信号路径420具有高阻抗，该第一信号路径420的一端连接至运算放大器410的输出端Vout，第一信号路径420的另一端连接一第一输出端Vout1。第一信号路径420可以由一第四PMOS晶体管MP4和一第四NMOS晶体管MN4组成，第四PMOS晶体管MP4的栅极连接至一低电位GND，第四NMOS晶体管MN4的栅极连接至一高电位VDD，以使第一信号路径420为常开状态。

第二信号路径430具有低阻抗，第二信号路径430的一端连接至运算放大器410的输出端Vout，第二信号路径430的另一端连接所述第一输出端Vout1。

第三信号路径440具有低阻抗，第三信号路径440的一端连接至运算放大器410输出端Vout，第三信号路径440的另一端连接所述第一输出端Vout1。

其中，该第一信号路径420为常开状态，第二信号路径430和第三信号路径440为常闭状态。所述第二信号路径430由一第一PMOS晶体管MP1组成，第三信号路径440由一第一NMOS晶体管MN1所组成。

当输入信号Vin为上升沿（rising-edge）时，第二信号路径430开启，以使运算放大器410的输出端Vout与第一输出端Vout1之间具有低阻抗。当输入信号Vin为下降沿（falling-edge）时，第三信号路径440开启，以使运算放大器410的输出端Vout与第一输出端Vout1之间具有低阻抗。

控制电路450连接至运算放大器410的非反相输入端（+）、第二信号路径430、第三信号路径440和第一输出端Vout1，依据运算放大器410的输出端Vout电压和第一输出端Vout1电压，以分别控制第二信号路径430和第三信号路径440开启或关闭。

如图4所示，控制电路450由一第二NMOS晶体管MN2、一第二PMOS晶体管MP2、一第三NMOS晶体管MN3、一第三PMOS晶体管MP3、一第一电流源I1、一第二电流源I2、一第三电流源I3、一第四电流源I4、一第一反向器INVP1和一第二反向器INVN1所组成。

第二NMOS晶体管MN2的栅极G连接至运算放大器410的非反相输入端（+），第二NMOS晶体管MN2的源极S连接至第一输出端Vout1，第一电流源I1的一端连接至一高电位VDD，第一电流源I1的另一端连接至第二NMOS晶体管MN2的漏极D和第三PMOS晶体管MP3的栅极G，第三PMOS晶体管MP3的源极S连接至高电位VDD，第三电流源I3的一端连接至第三PMOS晶体管MP3的漏极D，第三电流源I3的另一端连接至一低电位GND，第一反向器INVP1的输入端连接至第三PMOS晶体管MP3的漏极D，第一反向器INVP1的输出端连接至第一PMOS晶体管MP1的栅极G，并输出一第一控制信号GP1。

第二PMOS晶体管MP2的栅极G连接至运算放大器410的非反相输入端（+），第二PMOS晶体管MP2的源极S连接至第一输出端Vout1，第二电流源I2的一端连接至低电位GND，第二电流源I2的另一端连接至第二PMOS晶体管MP2的漏极D和第三NMOS晶体管MN3的栅极G，第三NMOS晶体管MN3的源极S连接至低电位GND，第四电流源I4的一端连接至第三NMOS晶体管MN3的漏极D，第四电流源I4的另一端连接至高电位VDD，第二反向器INVN1的输入端连接至第三NMOS晶体管MN3的漏极D，第二反向器INVN1的输出端连接至第一NMOS晶体管MN1的栅极G，并输出一第二控制信号GN1。

图5为本发明在稳态时的示意图。第四PMOS晶体管MP4和该第四NMOS晶体管MN4为高阻抗开关，而第一PMOS晶体管MP1和第一NMOS晶体管MN1为低阻抗开关。如图5所示，当输入信号Vin为稳态时，信号路径走高阻抗路径，此时第四PMOS晶体管MP4和第四NMOS晶体管MN4皆为导通状态。

图6为本发明在输入信号为上升沿时的示意图。如图6所示，当输入信号Vin为上升沿（rising-edge）时，第二NMOS晶体管MN2开启，第二NMOS晶体管MN2的漏极D的电压被下拉，使得第三PMOS晶体管MP3开启，进而第三PMOS晶体管MP3的漏极D的电压被上拉，进而使第一控制信号GP1的电压为低电位，以开启第一PMOS晶体管MP1，使得第二信号路径430开启。

由于第二信号路径430与第一信号路径420为并联，故由第一输出端Vout1和运算放大器410的输出端Vout看入，相当于一高阻抗并联一低阻抗，故其等效于一低阻抗，因此在输入信号Vin为上升沿（rising-edge）状态时，第二信号路径430与第一信号路径420呈现低阻抗，故第一输出端Vout1的电压可快速趋近输入信号Vin的电压。

当输入信号Vin由上升沿（rising-edge）变为稳态后，第二NMOS晶体管MN2为关闭，第二NMOS晶体管MN2的漏极D的电压被上拉，使得第三PMOS晶体管MP3关闭，进而第三PMOS晶体管MP3的漏极D的电压被下拉，而使第一控制信号GP1的电压为高电位，从而关闭第一PMOS晶体管MP1，使第二信号路径430关闭。

由于第二信号路径430关闭，故由第一输出端Vout1和运算放大器410的输出端Vout观察，相当于一高阻抗，因此在输入信号Vin为稳态时，第二信号路径430与第一信号路径420呈现高阻抗，故第一输出端Vout1的电压不会有过冲（Overshoot）或下冲（Undershoot）的现象。

图7为本发明输入信号在下降沿时的示意图。如图7所示，当输入信号Vin在下降沿（falling-edge）时，第二PMOS晶体管MP2开启，第二PMOS晶体管MP2的漏极D的电压被上拉，使得第三NMOS晶体管MN3开启，第三NMOS晶体管MN3的漏极D的电压被下拉，而使第二控制信号GN1的电压为高电位，以开启第一NMOS晶体管MN1，使得第三信号路径440开启。

由于第三信号路径440与第一信号路径420为并联，故由第一输出端Vout1和运算放大器410的输出端Vout看入，相当于一高阻抗并联一低阻抗，故其等效于一低阻抗，因此在输入信号Vin为下降沿（falling-edge）状态时，第三信号路径440与第一信号路径420呈现低阻抗，故第一输出端Vout1的电压可快速趋近输入信号Vin的电压。

当输入信号Vin为稳态时，第二PMOS晶体管MP2关闭，第二PMOS晶体管MP2其漏极D的电压被下拉，使得第三NMOS晶体管MN3关闭，第三NMOS晶体管MN3的漏极D的电压被上拉，因而使第二控制信号GN1的电压为低电位，以将第一NMOS晶体管MN1关闭，使得第三信号路径440关闭。

由于第三信号路径440关闭，故由第一输出端Vout1和运算放大器410的输出端Vout看入，相当于一高阻抗，因此在输入信号Vin为稳态时，第三信号路径440与第一信号路径420呈现高阻抗，故第一输出端Vout1的电压不会有过冲（Overshoot）与下冲（Undershoot）的现象。

图8为本发明与现有技术的输出转态波形的示意图。如图8所示，当补偿电阻Rf小时，运算放大器410的输出端Vout的输出变的较快，但会有过冲与下冲之状况，当补偿电阻Rf大时，虽没有过冲（Overshoot）与下冲（Undershoot）的现象，但运算放大器410的输出端Vout的输出变的较慢，然而本发明则具有运算放大器410的输出端Vout输出变的较快以及没有过冲与下冲的现象等优点，即，本发明输出转态快速且稳定。

图9为本发明与现有技术的输出频率响应的示意图。如图9所示，当补偿电阻Rf小时，虽然转态快速，但其相位安全裕量PM仅有11°，当补偿电阻Rf大时，其相位安全裕量PM虽有54°，但其转态缓慢。而本发明的相位安全裕量PM则有54°，与补偿电阻Rf大时一样稳定，且其输出转态快速。

图10为本发明一种可自动调输出电阻的运算放大装置另一实施例的电路图，其与图4主要差别在于第一信号路径420由一电阻所组成，其将图4中的第一信号路径420的第四PMOS晶体管MP4和第四NMOS晶体管MN4置换为一高阻抗电阻R，在稳态时信号路径也流经此高阻抗电阻R，也可达到稳定第一输出端Vout1的输出的效果。

图11为本发明一种可自动调输出电阻的运算放大装置的又一实施例的电路图，其包含一运算放大器1010、第1信号路径至第2N信号路径1021、1022、...、102N、1031、1032、...、103N、和一控制电路1040，其中N为一自然数。即，包括若干对上述图4中所述的第一信号路径410、第二信号路径420以及第三信号路径430。对应地，控制电路1040可以包括上述图4中的若干个控制电路450。该运算放大器1010的输出端Vout连接至其反相输入端（-），其非反相输入端（+）用于接收一输入信号Vin。

该第1信号路径至第2N信号路径1021、1022、...、102N、1031、1032、...、103N中的每一信号路径具有不同的阻抗，每一信号路径的一端均连接至运算放大器1010的输出端Vout，每一信号路径的另一端均连接一第一输出端Vout1。

控制电路1040连接至运算放大器1010的非反相输入端（+）、该第1信号路径至第2N信号路径1021、1022、...、102N、1031、1032、...、103N和第一输出端Vout1，依据运算放大器1010的输出端Vout电压及第一输出端Vout1电压，以分别控制第1信号路径至第2N信号路径1021、1022、...、102N、1031、1032、...、103N的开启或关闭。

如图11所示，第1信号路径至第N信号路径1021、1022、...、102N由PMOS晶体管所组成，第N+1信号路径至第2N信号路径1031、1032、...、103N由NMOS晶体管所组成。

当输入信号Vin为上升沿（rising-edge）时，该控制电路1040依序地开启第1信号路径至第N信号路径1021、1022、...、102N，以使运算放大器1010的输出端Vout与第一输出端Vout1之间具有低阻抗。当输入信号Vin为下降沿（falling-edge）时，控制电路1040依序地开启第N+1信号路径至第2N信号路径1031、1032、...、103N，以使运算放大器1010的输出端Vout和第一输出端Vout1之间具有低阻抗。

于其它的控制方式中，第1信号路径1021和第N+1信号路径1031为常开状态，而其它信号路径1022、...、102N、1032、...、103N为常闭状态。

当输入信号Vin为上升沿（rising-edge）时，第2信号路径1022至第N信号路径102N则全部开启，控制电路1040再依序地关闭第2信号路径1022至第N信号路径102N，以使运算放大器1010的输出端Vout与第一输出端Vout1之间，在输入信号Vin为瞬时时具有低阻抗，进而使输入信号Vin为稳态时具有高阻抗。

同理，当输入信号Vin为下降沿（falling-edge）时，第N+2信号路径1032至第2N信号路径103N全部开启，控制电路1040再依序关闭第N+2信号路径1032至第2N信号路径103N，以使运算放大器1010的输出端Vout与第一输出端Vout1之间，在输入信号Vin为瞬时时具有低阻抗，而输入信号Vin为稳态时具有高阻抗。

从上述方案可以看出，当运算放大器的非反向输入端的状态转变时，输出信号路径走小阻抗开关，让运算放大器输出端能快速转态，以及输出当接近稳态时，输出信号路径走大阻抗开关，让运算放大器输出变缓慢而达到稳定。

即，本发明主要使用两组传输栅开关作为补偿电阻，一组为大阻抗开关，另一组为小阻抗开关，再加上控制电路来达成频率补偿。当运算放大器的非反向输入端状态转变时，输出信号路径走小阻抗开关，让运算放大器输出能快速转态；而当运算放大器输入输出端接近稳态时，输出信号路径走大阻抗开关，让运算放大器输出变缓慢而达到稳定，藉此，可使运算放大器的输出端可快速反应，亦不会有过冲（Overshoot）与下冲（Undershoot）。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (16)

1.一种可自动调整输出电阻的运算放大装置，其特征在于，包含：

一运算放大器，其输出端连接至其反相输入端，其非反相输入端用于接收一输入信号；

一第一信号路径，具有一第一第一端和一第一第二端，所述第一第一端连接至所述运算放大器的输出端，所述第一第二端连接一第一输出端；

一第二信号路径，具有一第二第一端和一第二第二端，所述第二第一端连接至所述运算放大器的输出端，所述第二第二端连接所述第一输出端；以及

一第三信号路径，具有一第一第三端和一第二第三端，所述第一第三端连接至所述运算放大器的输出端，所述第二第三端连接所述第一输出端；

一控制电路，连接至所述运算放大器的非反相输入端、第二信号路径、第三信号路径和第一输出端，依据所述运算放大器的输出端的电压和第一输出端的电压，以分别控制所述第二信号路径和第三信号路径的开启和关闭；

其中，所述第一信号路径为常开状态，所述第二信号路径和第三信号路径为常闭状态，所述第一信号路径具有高阻抗，所述第二信号路径和第三信号路径分别具有低阻抗，以使所述运算放大器的输出端可快速反应，且所述运算放大器的输出信号无过冲与下冲现象。

2.如权利要求1所述的可自动调整输出电阻的运算放大装置，其特征在于，当所述输入信号为上升沿时，所述第二信号路径开启，以使所述运算放大器的输出端与所述第一输出端之间具有所述低阻抗。

3.如权利要求2所述的可自动调整输出电阻的运算放大装置，其特征在于，当所述输入信号为下降沿时，所述第三信号路径开启，以使所述运算放大器的输出端与所述第一输出端之间具有所述低阻抗。

4.如权利要求1所述的可自动调整输出电阻的运算放大装置，其特征在于，所述第二信号路径由一第一PMOS晶体管组成，所述第三信号路径系由一第一NMOS晶体管组成。

5.如权利要求1所述的可自动调整输出电阻的运算放大装置，其特征在于，所述控制电路由一第二NMOS晶体管、一第二PMOS晶体管、一第三NMOS晶体管、一第三PMOS晶体管、一第一电流源、一第二电流源、一第三电流源、一第四电流源、一第一反向器和一第二反向器组成。

6.如权利要求5所述的可自动调整输出电阻的运算放大装置，其特征在于，所述第二NMOS晶体管的栅极连接至所述运算放大器的非反相输入端，所述第二NMOS晶体管的源极连接至所述第一输出端，所述第一电流源的一端连接至一高电位，所述第一电流源的另一端连接至所述第二NMOS晶体管的漏极和所述第三PMOS晶体管的栅极，所述第三PMOS晶体管的源极连接至所述高电位，所述第三电流源的一端连接至所述第三PMOS晶体管的漏极，所述第三电流源的另一端连接至一低电位，所述第一反向器的输入端连接至所述第三PMOS晶体管的漏极，所述第一反向器的输出端连接至所述第一PMOS晶体管的栅极，并输出一第一控制信号。

7.如权利要求5所述的可自动调整输出电阻的运算放大装置，其特征在于，所述第二PMOS晶体管的栅极连接至所述运算放大器的非反相输入端，所述第二PMOS晶体管的源极连接至所述第一输出端，所述第二电流源的第一端连接至低电位，所述第二电流源的第二端连接至所述第二PMOS晶体管的漏极和所述第三NMOS晶体管的栅极，所述第三NMOS晶体管的源极连接至低电位，所述第四电流源的第一端连接至所述第三NMOS晶体管的漏极，所述第四电流源的第二端连接至高电位，所述第二反向器的输入端连接至所述第三NMOS晶体管的漏极，所述第二反向器的输出端连接至所述第一NMOS晶体管的栅极，并输出一第二控制信号。

8.如权利要求7所述的可自动调整输出电阻的运算放大装置，其特征在于，当所述输入信号为上升沿时，所述第二NMOS晶体管开启，进而所述第二NMOS晶体管的漏极的电压被下拉，使得所述第三PMOS晶体管开启，进而所述第三PMOS晶体管的漏极的电压被上拉，使得所述第一控制信号的电压为所述低电位，以开启所述第一PMOS晶体管，进而使所述第二信号路径开启。

9.如权利要求8所述的可自动调整输出电阻的运算放大装置，其特征在于，当所述输入信号为稳态时，所述第二NMOS晶体管关闭，进而所述第二NMOS晶体管的漏极的电压被上拉，使所述第三PMOS晶体管关闭，进而所述第三PMOS晶体管的漏极的电压被下拉，使得所述第一控制信号的电压为所述高电位，以关闭所述第一PMOS晶体管，进而使所述第二信号路径关闭。

10.如权利要求7所述的可自动调整输出电阻的运算放大装置，其特征在于，当所述输入信号为下降沿时，所述第二PMOS晶体管开启，进而所述第二PMOS晶体管的漏极的电压被上拉，使得该第三NMOS晶体管为开启，该第三NMOS晶体管之漏极的电压被下拉，使得该第二控制信号之电压为该高电位，用以开启该第一NMOS晶体管，进而使得该第三信号路径开启。

11.如权利要求7所述的可自动调整输出电阻的运算放大装置，其特征在于，当所述输入信号为稳态时，所述第二PMOS晶体管为关闭，进而所述第二PMOS晶体管的漏极的电压被下拉，使所述第三NMOS晶体管关闭，进而所述第三NMOS晶体管的漏极的电压被上拉，使得所述第二控制信号之电压为所述低电位，以关闭所述第一NMOS晶体管，进而使所述第三信号路径关闭。

12.如权利要求1所述的可自动调整输出电阻的运算放大装置，其特征在于，所述第一信号路径由一第四PMOS晶体管和一第四NMOS晶体管所组成，所述第四PMOS晶体管的栅极连接至一低电位，所述第四NMOS晶体管的栅极连接至一高电位，以使所述第一信号路径为常开状态。

13.如权利要求1所述的可自动调整输出电阻的运算放大装置，其特征在于，所述第一信号路径由一电阻组成。

14.一种可自动调整输出电阻的运算放大装置，其特征在于，包含：

一运算放大器，其输出端连接至其反相输入端，其非反相输入端接收一输入信号；

第1信号路径至第2N信号路径，该些信号路径分别具有不同的阻抗，该些信号路径的一第一端分别连接至所述运算放大器的输出端，该些信号路径的一第二端分别连接一第一输出端；以及

一控制电路，连接至所述运算放大器的非反相输入端、所述第1信号路径至第2N信号路径和所述第一输出端依据所述运算放大器的输出端电压和第一输出端电压，以分别控制所述第1信号路径至第2N信号路径的开启或关闭；

当所述输入信号为上升沿时，所述控制电路依序地开启所述第1信号路径至第N信号路径，以使所述运算放大器的输出端与所述第一输出端之间具有低阻抗；

当所述输入信号为下降沿时，所述控制电路依序地开启所述第N+1信号路径至第2N信号路径，以使所述运算放大器的输出端与所述第一输出端之间具有低阻抗。

15.如权利要求14所述的可自动调整输出电阻的运算放大装置，其特征在于，第1信号路径至第N信号路径由PMOS晶体管组成，第N+1信号路径至第2N信号路径由NMOS晶体管组成。

16.如权利要求15所述的可自动调整输出电阻的运算放大装置，其特征在于，所述第1信号路径和第N+1信号路径系为常开状态，其它信号路径为常闭状态。