TWI516020B - 可自動調整輸出電阻之運算放大裝置 - Google Patents

可自動調整輸出電阻之運算放大裝置 Download PDF

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Description

可自動調整輸出電阻之運算放大裝置
本發明係關於運算放大器之技術領域，尤指一種可自動調整輸出電阻之運算放大裝置。
運算放大器的輸出端常使用一頻率補償(Frequency Compensation)來使閉迴路增益(closed-loop gain)穩定，即在運算放大器的輸出端加上一補償電阻(Rf)來增加相位安全邊限(Phase Margin,PM)。圖1係一習知運算放大器使用補償電阻之示意圖。由圖1可推導其閉迴路電壓增益(Voltage Gain)的轉移函數(transfer function)如下所示：
該轉移函數可推得一個零點(pole，FZ1)及與一個極點(zero，Fp1)。該零點及該極點分別為及。
圖2係當該補償電阻(Rf)大時的波德圖(Bode plot)。圖3係當該補償電阻(Rf)小時的波德圖(Bode plot)。如圖2所示，P1與Z1代表圖1中RC輸出網路之極點與零點，而 P2與P3代表圖1中運算放大器之極點，假設各級零點頻率為fP1<fP2<fZ1<fP3。當選擇較大Rf時，如圖2所示，可發現P1之頻率變的更低頻，因此在0dB之前只看到P1一個極點，由圖可發現PM=70°，但會造成Vout1輸出變的較慢。而當選擇較小Rf時，如圖3所示，可發現P1之頻率變的更高頻，因此在0dB之前只看到P1與P2兩極點，由圖3可發現PM=45°，但會造成Vout1輸出變的較快，但會有過衝(Overshoot)與下衝(Undershoot)。
由圖2及圖3可觀察到，當設計較大的Rf時，相位安全邊限(PM)較大，但Vout1的輸出較慢之問題，然而設計較小的Rf時，Vout1輸出較快，但相位安全邊限(PM)較小，容易會有過衝與下衝的問題，若在設計需求須輸出快速且不會有穩定度之問題，此種Rf補償相位方式較難達成。同時，當Rf較小時，運算放大器還需要額外的米勒補償或其他種頻率補償方式，來增加穩定度。因此，習知運算放大器的技術實仍有改善的空間。
本發明之目的主要係在提供一可自動調整輸出電阻之運算放大裝置，可使運算放大器的輸出端可快速反應，且該運算放大器的輸出訊號不會有過衝與下衝現象。
依據本發明之一特色，本發明提出一種可自動調整輸出電阻之運算放大裝置，其包含一運算放大器、一第一訊號路徑、一第二訊號路徑、及一第三訊號路徑。該運算放大器的輸出端(Vout)連接至其反相輸入端(-)，其非反 相輸入端(+)接收一輸入訊號(Vin)。該第一訊號路徑具有高阻抗，該第一訊號路徑的一端連接至該輸出端(Vout)，其另一端連接一第一輸出端(Vout1)。該第二訊號路徑具有低阻抗，該第二訊號路徑的一端連接至該輸出端(Vout)，其另一端連接該第一輸出端(Vout1)。該第三訊號路徑具有低阻抗，該第三訊號路徑的一端連接至該輸出端(Vout)，其另一端連接該第一輸出端(Vout1)；其中，該第一訊號路徑係常態性開啟，該第二訊號路徑及該第三訊號路徑係常態性關閉。
依據本發明之另一特色，本發明提出一種可自動調整輸出電阻之運算放大裝置，其包含一運算放大器、第1至第2N訊號路徑、及一控制電路。該運算放大器的輸出端(Vout)連接至其反相輸入端(-)，其非反相輸入端(+)接收一輸入訊號(Vin)。該第1至第2N訊號路徑中的每一訊號路徑具有不同的阻抗，每一訊號路徑的一端連接至該輸出端(Vout)，每一訊號路徑的另一端連接一第一輸出端(Vout1)該控制電路連接至該非反相輸入端(+)、該第1至第2N訊號路徑、及該第一輸出端(Vout1)，依據該輸出端(Vout)電壓及第一輸出端(Vout1)電壓，以分別控制該第1至第2N訊號路徑的開啟與關閉。
圖4係本發明一種可自動調整輸出電阻之運算放大裝置400的電路圖，該可自動調整輸出電阻之運算放大裝置400包含一運算放大器410、一第一訊號路徑420、 一第二訊號路徑430、一第三訊號路徑440、及一控制電路450。
該運算放大器410的輸出端(Vout)連接至其反相輸入端(-)，其非反相輸入端(+)接收一輸入訊號(Vin)。
該第一訊號路徑420具有高阻抗，該第一訊號路徑420的一端連接至該輸出端(Vout)，其另一端連接一第一輸出端(Vout1)。該第一訊號路徑係由一第四PMOS電晶體(MP4)及一第四NMOS電晶體(MN4)所組成，該第四PMOS電晶體(MP4)的閘極連接至一低電位(GND)，該第四NMOS電晶體(MN4)的閘極連接至該高電位(VDD)，用以使該第一訊號路徑420係常態性開啟。
該第二訊號路徑430具有低阻抗，該第二訊號路徑430的一端連接至該輸出端(Vout)，其另一端連接該第一輸出端(Vout1)。
該第三訊號路徑440具有低阻抗，該第三訊號路徑440的一端連接至該輸出端(Vout)，其另一端連接該第一輸出端(Vout1)。
其中，該第一訊號路徑420係為常態性開啟，以及該第二訊號路徑430及該第三訊號路徑440係為常態性關閉。該第二訊號路徑430係由一第一PMOS電晶體(MP1)所組成，該第三訊號路徑440係由一第一NMOS電晶體(MN1)所組成。
當該輸入訊號(Vin)為昇緣(rising-edge)時，該第二訊號路徑430為開啟，用以使該輸出端(Vout)與該第一輸出端(Vout1)之間具有低阻抗。當該輸入訊號(Vin)為降緣 (falling-edge)時，該第三訊號路徑440為開啟，用以使該輸出端(Vout)與該第一輸出端(Vout1)之間具有低阻抗。
該控制電路450連接至該非反相輸入端(+)、該第二訊號路徑430、該第三訊號路徑440、及該第一輸出端(Vout1)，依據該輸出端(Vout)電壓及第一輸出端(Vout1)電壓，用以分別控制該第二訊號路徑430及該第三訊號路徑440為開啟或關閉。
如圖4所示，該控制電路450係由一第二NMOS電晶體(MN2)、一第二PMOS電晶體(MP2)、一第三NMOS電晶體(MN3)、一第三PMOS電晶體(MP3)、一第一電流源(I1)、一第二電流源(I2)、一第三電流源(I3)、一第四電流源(I4)、一第一反向器(invp1)、及一第二反向器(invn1)所組成。
該第二NMOS電晶體(MN2)的閘極(G)連接至該非反相輸入端(+)，其源極(S)連接至該第一輸出端(Vout1)，該第一電流源(I1)之一端連接至一高電位(VDD)，另一端連接至該第二NMOS電晶體(MN2)的汲極(D)及該第三PMOS電晶體(MP3)的閘極(G)，該第三PMOS電晶體(MP3)的源極(S)連接至該高電位(VDD)，該第三電流源(I3)一端連接至該第三PMOS電晶體(MP3)的汲極(D)，另一端連接至一低電位(GND)，該第一反向器(INVP1)的輸入端連接至該第三PMOS電晶體(MP3)的汲極(D)，其輸出端連接至該第一PMOS電晶體(MP1)的閘極(G)，並輸出一第一控制訊號(GP1)。
該第二PMOS電晶體(MP2)的閘極(G)連接至該非反相輸入端(+)，其源極(S)連接至該第一輸出端(Vout1)，該第二電流源(I2)一端連接至該低電位(GND)，另一端連接至該第二PMOS電晶體(MP2)的汲極(D)及該第三NMOS電晶體(MN3)的閘極(G)，該第三NMOS電晶體(MN3)的源極(S)連接至該低電位(GND)，該第四電流源(I4)一端連接至該第三NMOS電晶體(MN3)的汲極(D)，另一端連接至該高電位(VDD)，該第二反向器(INVN1)的輸入端連接至該第三NMOS電晶體(MN3)的汲極(D)，其輸出端連接至該第一NMOS電晶體(MN1)的閘極(G)，並輸出一第二控制訊號(GN1)。
圖5係本發明穩態時之示意圖。該第四PMOS電晶體(MP4)及該第四NMOS電晶體(MN4)為高阻抗開關，而該第一PMOS電晶體(MP1)及該第一NMOS電晶體(MN1)為低阻抗開關。如圖5所示，當該輸入訊號(Vin)為穩態時，訊號路徑走高阻抗路徑，以及該第四PMOS電晶體(MP4)及該第四NMOS電晶體(MN4)皆為導通。
圖6係本發明輸入訊號為昇緣時之示意圖。如圖6所示，當該輸入訊號(Vin)為昇緣(rising-edge)時，該第二NMOS電晶體(MN2)為開啟，其汲極(D)的電壓被下拉，使得該第三PMOS電晶體(MP3)為開啟，以及該第三PMOS電晶體(MP3)之汲極(D)的電壓被上拉，進而使該第一控制訊號(GP1)之電壓為該低電位，用以開啟該第一PMOS電晶體(MP1)，使得該第二訊號路徑430開啟。
由於該第二訊號路徑430與該第一訊號路徑420為並聯，故由該第一輸出端(Vout1)及該輸出端(Vout)看入，相當於一高阻抗並聯一低阻抗，故其等效於一低阻抗，因此在該輸入訊號(Vin)為昇緣(rising-edge)轉態時，該第二訊號路徑430與該該第一訊號路徑420呈現低阻抗，故該第一輸出端(Vout1)的電壓可快速趨近該輸入訊號(Vin)的電壓。
當該輸入訊號(Vin)由昇緣(rising-edge)變為為穩態後，該第二NMOS電晶體(MN2)為關閉，其汲極(D)的電壓被上拉，使得該第三PMOS電晶體(MP3)為關閉，該第三PMOS電晶體(MP3)之汲極(D)的電壓被下拉，而使該第一控制訊號(GP1)之電壓為該高電位，而關閉該第一PMOS電晶體(MP1)，使該第二訊號路徑430關閉。
由於該第二訊號路徑430關閉，故由該第一輸出端(Vout1)及該輸出端(Vout)觀察，相當於一高阻抗，因此在該輸入訊號(Vin)為穩態時，該第二訊號路徑430與該第一訊號路徑420呈現高阻抗，故該第一輸出端(Vout1)的電壓不會有過衝(Overshoot)或下衝(Undershoot)的現象。
圖7係本發明輸入訊號為降緣時之示意圖。如圖7所示，當該輸入訊號(Vin)為降緣(falling-edge)時，該第二PMOS電晶體(MP2)為開啟，其汲極(D)的電壓被上拉，使得該第三NMOS電晶體(MN3)為開啟，該第三NMOS電晶體(MN3)之汲極(D)的電壓被下拉，因而使該第二控制訊號(GN1)之電壓為該高電位，用以開啟該第一NMOS電晶體(MN1)，使得該第三訊號路徑440為開啟。
由於該第三訊號路徑440與該第一訊號路徑420為並聯，故由該第一輸出端(Vout1)及該輸出端(Vout)看入，相當於一高阻抗並聯一低阻抗，故其等效於一低阻抗，因此在該輸入訊號(Vin)為降緣(falling-edge)轉態時，該第三訊號路徑440與該第一訊號路徑420呈現低阻抗，故該第一輸出端(Vout1)的電壓可快速趨近該輸入訊號(Vin)的電壓。
當該輸入訊號(Vin)為穩態時，該第二PMOS電晶體(MP2)為關閉，其汲極(D)的電壓被下拉，使得該第三NMOS電晶體(MN3)為關閉，該第三NMOS電晶體(MN3)之汲極(D)的電壓被上拉，因而使該第二控制訊號(GN1)之電壓為該低電位，用以將該第一NMOS電晶體(MN1)關閉，使得該第三訊號路徑440為關閉。
由於該第三訊號路徑440為關閉，故由該第一輸出端(Vout1)及該輸出端(Vout)看入，相當於一高阻抗，因此在該輸入訊號(Vin)為穩態時，該第三訊號路徑440與該第一訊號路徑420呈現高阻抗，故該第一輸出端(Vout1)的電壓不會有過衝或下衝的現象。
圖8係本發明與習知技術之輸出轉態波形之示意圖。如圖8所示，當補償電阻(Rf)小時，Vout的輸出變的較快，但會有過衝與下衝之狀況，當補償電阻(Rf)大時，雖沒有過衝(Overshoot)與下衝(Undershoot)的現象，但Vout的輸出變的較慢，然而本發明則具有Vout輸出變的較快及沒有過衝與下衝的現象等優點，亦即，本發明輸出轉態快速且穩定。
圖9係本發明與習知技術之輸出頻率響應之示意圖。如圖9所示，當補償電阻(Rf)小時，雖然轉態快速，但其PM僅有11°，以及當補償電阻(Rf)大時，其PM雖有54°，但其轉態緩慢。而本發明PM則有54°，與補償電阻(Rf)大時一樣穩定，且其輸出轉態快速。
圖10係本發明一種可自動調輸出電阻之運算放大裝置另一實施例的電路圖，其與圖4主要差別在於該第一訊號路徑420係由一電阻所組成，其將圖4中該第一訊號路徑420的第四PMOS電晶體(MP4)及一第四NMOS電晶體(MN4)置換為一高阻抗電阻(R)，在穩態時訊號路徑也流經此高阻抗電阻(R)，亦可達到穩定Vout1輸出之效果。
圖11係本發明一種可自動調輸出電阻之運算放大裝置又一實施例的電路圖，其包含一運算放大器1010、第1至第2N訊號路徑1021,1022,...,102N,1031,1032,...,103N、及一控制電路1040，N為一自然數。
該運算放大器1010的輸出端(Vout)連接至其反相輸入端(-)，其非反相輸入端(+)用以接收一輸入訊號(Vin)。
該第1至第2N訊號路徑1021,1022,...,102N,1031,1032,...,103N中的每一訊號路徑具有不同的阻抗，每一訊號路徑的一端連接至該輸出端(Vout)，以及每一訊號路徑的另一端連接一第一輸出端(Vout1)。
該控制電路1040連接至該非反相輸入端(+)、該第1至第2N訊號路徑1021,1022,...,102N,1031,1032,...,103N、及該第一輸出端(Vout1)，依據該輸出端(Vout)電壓及第一輸出端(Vout1)電壓，用以分別控制該第1至第 2N訊號路徑1021,1022,...,102N,1031,1032,...,103N的開。啟或關閉。
如圖11所示，該第1至第N訊號路徑1021,1022,...,102N係由PMOS電晶體所組成，該第N+1至第2N訊號路徑1031,1032,...,103N係由NMOS電晶體所組成。
當該輸入訊號(Vin)為昇緣(rising-edge)時，該控制電路依序地開啟該第1至第N訊號路徑1021,1022,...,102N，用以使該輸出端(Vout)與該第一輸出端(Vout1)之間具有低阻抗。當該輸入訊號(Vin)為降緣(falling-edge)時，該控制電路依序地開啟該第N+1至第2N訊號路徑1031,1032,...,103N，用以使該輸出端(Vout)與該第一輸出端(Vout1)之間具有低阻抗。
於其他的控制方式，該第1訊號路徑1021及該第N+1訊號路徑1031係為常態性開啟，其他訊號路徑1022,...,102N,1032,...,103N係為常態性關閉。
當該輸入訊號(Vin)為昇緣(rising-edge)時，該第2訊號路徑1022至該第N訊號路徑102N則為全部開啟，該控制電路1040再依序地關閉該第2訊號路徑1022至該第N訊號路徑102N，用以使該輸出端(Vout)與該第一輸出端(Vout1)之間，在該輸入訊號(Vin)為暫態時具有低阻抗，進而使該輸入訊號(Vin)為穩態時具有高阻抗。
同理，當該輸入訊號(Vin)為降緣(falling-edge)時，該第N+2訊號路徑1032至該第2N訊號路徑103N則全部開啟，該控制電路1040再依序關閉該第N+2訊號路徑1032至該第2N訊號路徑103N，以使該輸出端(Vout)與該第一 輸出端(Vout1)之間，在該輸入訊號(Vin)為暫態時具有低阻抗，而該輸入訊號(Vin)為穩態時具有高阻抗。
由前述說明可知，當運算放大器非反向輸入端轉態時，輸出訊號路徑走小阻抗開關，讓運算放大器輸出端能快速轉態，以及輸出當接近穩態時，輸出訊號路徑走大阻抗開關，讓運算放大器輸出變緩慢而達到穩定。
亦即，本發明主要使用兩組傳輸閘開關作為補償電阻，一組為大阻抗開關，另一組為小阻抗開關，再加上控制電路來達成頻率補償。當運算放大器輸入非反向輸入端轉態時，輸出訊號路徑走小阻抗開關，讓運算放大器輸出能快速轉態；而當運算放大器輸入輸出端接近穩態時，輸出訊號路徑走大阻抗開關，讓運算放大器輸出變緩慢而達到穩定，藉此，可使運算放大器的輸出端可快速反應，亦不會有過衝(Overshoot)與下衝(Undershoot)
由上述可知，本發明無論就目的、手段及功效，在在均顯示其迥異於習知技術之特徵，極具實用價值。惟應注意的是，上述諸多實施例僅係為了便於說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
Rf‧‧‧補償電阻
400‧‧‧可自動調輸出電阻之運算放大裝置
410‧‧‧運算放大器
420‧‧‧第一訊號路徑
430‧‧‧第二訊號路徑
440‧‧‧第三訊號路徑
450‧‧‧控制電路
MP1‧‧‧第一PMOS電晶體
MN1‧‧‧第一NMOS電晶體
MN2‧‧‧第二NMOS電晶體
MP2‧‧‧第二PMOS電晶體
MN3‧‧‧第三NMOS電晶體
MP3‧‧‧第三PMOS電晶體
I1‧‧‧第一電流源
I2‧‧‧第二電流源
I3‧‧‧第三電流源
I4‧‧‧第四電流源
INVP‧‧‧第一反向器
INVN‧‧‧第二反向器
MP4‧‧‧第四PMOS電晶體
MN4‧‧‧第四NMOS電晶體
1010‧‧‧運算放大器
1040‧‧‧控制電路
1021,1022,...,102N,1031,1032,...,103N‧‧‧第1至第2N訊號路徑
圖1係一習知運算放大器使用補償電阻之示意圖。
圖2係當該補償電阻大時的波德圖。
圖3係當該補償電阻小時的波德圖。
圖4係本發明一種可自動調輸出電阻之運算放大裝置的電路圖。
圖5係本發明穩態時之示意圖。
圖6係本發明輸入訊號為昇緣時之示意圖。
圖7係本發明輸入訊號為降緣時之示意圖。
圖8係本發明與習知技術之輸出轉態波形之示意圖。
圖9係本發明與習知技術之輸出頻率響應之示意圖。
圖10係本發明一種可自動調輸出電阻之運算放大裝置另一實施例的電路圖。
圖11係本發明一種可自動調輸出電阻之運算放大裝置又一實施例的電路圖。
400‧‧‧可自動調輸出電阻之運算放大裝置
410‧‧‧運算放大器
420‧‧‧第一訊號路徑
430‧‧‧第二訊號路徑
440‧‧‧第三訊號路徑
450‧‧‧控制電路
MP1‧‧‧第一PMOS電晶體
MN1‧‧‧第一NMOS電晶體
MN2‧‧‧第二NMOS電晶體
MP2‧‧‧第二PMOS電晶體
MN3‧‧‧第三NMOS電晶體
MP3‧‧‧第三PMOS電晶體
I1‧‧‧第一電流源
I2‧‧‧第二電流源
I3‧‧‧第三電流源
I4‧‧‧第四電流源
invp1‧‧‧第一反向器
invn1‧‧‧第二反向器
MP4‧‧‧第四PMOS電晶體
MN4‧‧‧第四NMOS電晶體

Claims (17)

  1. 一種可自動調整輸出電阻之運算放大裝置，其包含：一運算放大器，其輸出端連接至其反相輸入端，以及其非反相輸入端用以接收一輸入訊號；一第一訊號路徑，具有一第一第一端連接至該輸出端，以及一第一第二端連接一第一輸出端；一第二訊號路徑，具有一第二第一端連接至該輸出端，以及一第二第二端連接該第一輸出端；一第三訊號路徑，具有一第一第三端連接至該輸出端，以及一第二第三端連接該第一輸出端；以及一控制電路，連接至該非反相輸入端、該第二訊號路徑、該第三訊號路徑，以及該第一輸出端，依據該輸出端的電壓及第一輸出端的電壓，用以分別控制該第二訊號路徑及該第三訊號路徑為開啟或關閉，其中，該控制電路係由一第二NMOS電晶體、一第二PMOS電晶體、一第三NMOS電晶體、一第三PMOS電晶體、一第一電流源、一第二電流源、一第三電流源、一第四電流源、一第一反向器，以及一第二反向器所組成；其中，該第一訊號路徑係為常態性開啟，該第二訊號路徑及該第三訊號路徑係為常態性關閉，該第一訊號路徑具有一高阻抗，以及該第二訊號路徑與該第三訊號路徑分別具有一低阻抗。
  2. 如申請專利範圍第1項所述之可自動調整輸出電阻之運算放大裝置，其中，當該輸入訊號為昇緣時，該 第二訊號路徑為開啟，用以使該輸出端與該第一輸出端之間具有該低阻抗。
  3. 如申請專利範圍第2項所述之可自動調整輸出電阻之運算放大裝置，其中，當該輸入訊號為降緣時，該第三訊號路徑為開啟，用以使該輸出端與該第一輸出端之間具有該低阻抗。
  4. 如申請專利範圍第3項所述之可自動調整輸出電阻之運算放大裝置，其中，該第二訊號路徑係由一第一PMOS電晶體所組成，以及該第三訊號路徑係由一第一NMOS電晶體所組成。
  5. 如申請專利範圍第4項所述之可自動調整輸出電阻之運算放大裝置，其中，該第二NMOS電晶體的閘極連接至該非反相輸入端，其源極連接至該第一輸出端，該第一電流源一端連接至一高電位，另一端連接至該第二NMOS電晶體的汲極及該第三PMOS電晶體的閘極，該第三PMOS電晶體的源極連接至該高電位，該第三電流源一端連接至該第三PMOS電晶體的汲極，另一端連接至一低電位，該第一反向器的輸入端連接至該第三PMOS電晶體的汲極，其輸出端連接至該第一PMOS電晶體的閘極，並輸出一第一控制訊號。
  6. 如申請專利範圍第5項所述之可自動調整輸出電阻之運算放大裝置，其中，該第二PMOS電晶體的閘極連接至該非反相輸入端，其源極連接至該第一輸出端，該第二電流源的一第一端連接至該低電位，以及其一第二端連接至該第二PMOS電晶體的汲極及該第三NMOS電晶 體的閘極，該第三NMOS電晶體的源極連接至該低電位，該第四電流源的一第一端連接至該第三NMOS電晶體的汲極，以及其第二端連接至該高電位，該第二反向器的輸入端連接至該第三NMOS電晶體的汲極，其輸出端連接至該第一NMOS電晶體的閘極，並輸出一第二控制訊號。
  7. 如申請專利範圍第6項所述之可自動調整輸出電阻之運算放大裝置，其中，當該輸入訊號為該昇緣時，該第二NMOS電晶體為開啟，其汲極的電壓被下拉，使得該第三PMOS電晶體為開啟，以及該第三PMOS電晶體之汲極的電壓被上拉，使得該第一控制訊號之電壓為該低電位，用以開啟該第一PMOS電晶體，進而使該第二訊號路徑為開啟。
  8. 如申請專利範圍第7項所述之可自動調整輸出電阻之運算放大裝置，其中，當該輸入訊號為穩態時，該第二NMOS電晶體關閉，其汲極的電壓被上拉，使該第三PMOS電晶體關閉，該第三PMOS電晶體之汲極的電壓被下拉，而使該第一控制訊號之電壓為該高電位，而關閉該第一PMOS電晶體，使該第二訊號路徑關閉。
  9. 如申請專利範圍第8項所述之可自動調整輸出電阻之運算放大裝置，其中，當該輸入訊號為該降緣時，該第二PMOS電晶體為開啟，其汲極的電壓被上拉，使得該第三NMOS電晶體為開啟，該第三NMOS電晶體之汲極的電壓被下拉，使得該第二控制訊號之電壓為該高電位，用以開啟該第一NMOS電晶體，進而使得該第三訊號路徑為開啟。
  10. 如申請專利範圍第7項所述之可自動調整輸出電阻之運算放大裝置，其中，當該輸入訊號為穩態時，該第二PMOS電晶體為關閉，其汲極的電壓被下拉，使得該第三NMOS電晶體為關閉，該第三NMOS電晶體之汲極的電壓被上拉，使得該第二控制訊號之電壓為該低電位，用以關閉該第一NMOS電晶體為關閉，進而使得該第三訊號路徑為關閉。
  11. 如申請專利範圍第1項所述之可自動調整輸出電阻之運算放大裝置，其中，該第一訊號路徑係由一第四PMOS電晶體及一第四NMOS電晶體所組成，該第四PMOS電晶體的閘極連接至該低電位，該第四NMOS電晶體的閘極連接至該高電位，用以使得該第一訊號路徑係常態性開啟。
  12. 如申請專利範圍第1項所述之可自動調整輸出電阻之運算放大裝置，其中，該第一訊號路徑係由一電阻所組成。
  13. 一種可自動調整輸出電阻之運算放大裝置，包含：一運算放大器，具有一輸出端連接至其反相輸入端，其中，該非反相輸入端接收一輸入訊號；第1至第2N訊號路徑，該些訊號路徑分別具有不同的阻抗，該些訊號路徑的一第一端分別連接至該輸出端，以及該些訊號路徑的一第二端分別連接一第一輸出端，其中，該第1至第N訊號路徑係由PMOS電晶體所組成，以及該第N+1至第2N訊號路徑係由NMOS電晶 體所組成；以及一控制電路，連接至該非反相輸入端、該第1至第2N訊號路徑，以及該第一輸出端，依據該輸出端電壓及第一輸出端電壓，用以分別控制該第1至第2N訊號路徑為開啟或關閉；其中，當該輸入訊號為昇緣時，該控制電路依序地開啟該第1訊號路徑至該第N訊號路徑，用以使該輸出端與該第一輸出端之間具有低阻抗。
  14. 如申請專利範圍第13項所述之可自動調整輸出電阻之運算放大裝置，其中，當該輸入訊號為降緣時，該控制電路依序地開啟該第N+1訊號路徑至該第2N訊號路徑，用以使該輸出端與該第一輸出端之間具有低阻抗。
  15. 如申請專利範圍第13項所述之可自動調整輸出電阻之運算放大裝置，其中，該第1訊號路徑及該第N+1訊號路徑係為常態性開啟，其他訊號路徑係為常態性關閉。
  16. 如申請專利範圍第15項所述之可自動調整輸出電阻之運算放大裝置，其中，當該輸入訊號為昇緣時，該第2訊號路徑至該第N訊號路徑則為全部開啟，該控制電路再依序地關閉該第2訊號路徑至該第N訊號路徑，用以使該輸出端與該第一輸出端之間，在該輸入訊號為暫態時具有低阻抗，進而使該輸入訊號為穩態時具有高阻抗。
  17. 如申請專利範圍第15項所述之可自動調整輸出電阻之運算放大裝置，其中，當該輸入訊號為降緣時，該 第N+2訊號路徑至該第2N訊號路徑則全部開啟，該控制電路再依序關閉該第N+2訊號路徑至該第2N訊號路徑，以使該輸出端與該第一輸出端之間，在該輸入訊號為暫態時具有低阻抗，而該輸入訊號為穩態時具有高阻抗。
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