CN114726205A - 一种用于dc-dc变换器的自适应时间导通控制电路 - Google Patents
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Abstract
本申请提供一种用于DC‑DC变换器的自适应时间导通控制电路，本申请通过多个电阻、多个电容、多个PMOS管、比较器和电流源等构建的自适应时间导通控制电路。将时间导通模块加入系统占空比信息，在负载切换时能够做到占空比的自适应调节，避免了输出电压波动对时间导通模块的影响，可以在负载剧烈变化时实现系统快速瞬态响应和轻负载时的高效率。相比于采用补偿网络加快系统响应速度的方案，该结构简化了电路设计的复杂性，进一步降低系统的功耗。当系统正常工作时，电路的工作频率仅与芯片内置的充电电容和采样电阻有关，所以工作频率为恒定常数。
Description
技术领域
本申请涉及电子电路技术领域，特别涉及一种用于DC-DC变换器的自适应时间导通控制电路。
背景技术
随着5G通信、人工智能和互联网产业的升级，电子设备功能的种类不断增加，对电源管理芯片(Power Management Integrated Circuits，PMIC)的需求也不断提升。开关电源凭借着高效率、小型化等优势得到了研究人员和市场的广泛关注和认可。由于新型设备对开关电源稳定性、可靠性、响应速度提出更高的要求，因此对开关电源的研究显得尤为重要。
谷值电流模的COT控制电路是Buck型DC-DC变换器的主流控制方式，具有环路响应快，系统稳定，补偿简单等优点，传统的COT电路的系统频率f受输入电压VIN和输出电压VOUT的影响而改变，并不是恒定值，因此使得系统在负载瞬态变化时整体环路响应速度较慢。
发明内容
本申请提供了一种用于DC-DC变换器的自适应时间导通控制电路，可用于解决传统的COT电路的系统频率不稳定的技术问题。
本申请提供一种用于DC-DC变换器的自适应时间导通控制电路，所述电路包括：
第一电阻Ra、第二电阻Rb、第三电阻R1、第四电阻R2、第五电阻R3、第一电容C1、第二电容C2、第三电容C3、第四电容C、第一PMOS管M1、第二PMOS管M2、第三PMOS管M5、第四PMOS管M6、第五PMOS管M10、第六PMOS管M11、第七PMOS管M14、第八PMOS管M15、第九PMOS管M16、第十PMOS管M17、第十一PMOS管M18、第一NMOS管M3、第二NMOS管M8、第三NMOS管M4、第四NMOS管M7、第五NMOS管M9、第六NMOS管M12、第七NMOS管M13、比较器和电流源I0；
第一电阻Ra的一端连接输入信号VIN，另一端连接第二电阻Rb与第二PMOS管M2的栅极，第二电阻Rb的另一端连接GND；
第一PMOS管M1与第二PMOS管M2的源极共同连接电流源，第一PMOS管M1与第二PMOS管M2的漏极分别连接第一NMOS管M3和第二NMOS管M8的漏极，第一NMOS管M3与第二NMOS管M8的源极共同接GND；
第三PMOS管M5与第四PMOS管M6的源级共同连接内置电源INTVCC，第三PMOS管M5与第四PMOS管M6的漏级分别接第三NMOS管M4、第四NMOS管M7的漏极，第三NMOS管M4与第四NMOS管M7的源级共同接GND；
第四PMOS管M6的漏极与第四NMOS管M7的漏极连接第一电容C1的一端与第五NMOS管M9的栅极，第五NMOS管M9的源极、第三电阻R1的一段与第一PMOS管M1的栅极相连，第三电阻R1和第一电容C1的另一端共同接地；
第五NMOS管M9的漏极与第五PMOS管M10的漏极、栅极相连，第五PMOS管M10的源极连接内置电源INTVCC，第五PMOS管M10的栅极与漏极相连同时连接第六PMOS管M11的栅极；第五PMOS管M10与第六PMOS管M11的源级连接INTVCC；
第六PMOS管M11的漏极与第六NMOS管M12的栅极、漏极相连，同时连接第七NMOS管M13的栅极；第七NMOS管M13的漏极与第七PMOS管M14的栅极漏极相连，同时连接第八PMOS管M15与第九PMOS管M16的栅极；
第六NMOS管M12的源极与第七NMOS管M13的源极共同接GND；
第七PMOS管M14的源极、第八PMOS管M15与第九PMOS管M16的源极共同连接内置电源INTVCC；第八PMOS管M15的漏极连接第十一PMOS管M18的源级，第十一PMOS管M18的栅级连接输入信号D的反，该点信号为V3，第十一PMOS管M18的漏级与第三电容C3的一端和第四电阻R2、第五电阻R3的一端相连，该点电位为V1，第三电容C3与第五电阻R3的另一端连接GND；
第四电阻R2的另一端与第二电容C2的一端和比较器的正输入端相连，该点电位为V2，第二电容C2的另一端连接GND；第九PMOS管M16的栅极连接输入信号ISENSE，其漏端与第四电容C的一端、第十PMOS管M17的源端、比较器CMP的负输入端相连接，该点电位为VRAMP；
第四电容C的另一端与第十PMOS管M17的漏端接GND，第十PMOS管M17的栅端接输入占空比信号D；电压VRAMP与电压V2分别进入比较器的负输入端与正输入端，比较器输出信号VTON。
可选的，所述电路用于Buck模型上应用结构，包括第一PMOS管M0、第二PMOS管Mp、第一NMOS管M1、第一电感L、第一电阻RESR、第二电阻RL、第三电阻R1、第四电阻R2、第五电阻R3、第一电容C0、第二电容C、第三电容C3、第一开关S0、第一电源VIN、第二电源VREF、过零检测模块ZCD、电感电流转换模块Ri、误差放大器模块EA、第一比较器模块CMP1、第二比较器模块CMP2、最小导通时间模块Toff_min、输出电压转换电流电路V-I、一阶导通滤波器模块LPFillter、逻辑和驱动模块Logic&Drive；
第一PMOS管M0的源端连接第一电源VIN，第一PMOS管M0的漏端与第一NMOS管M1的漏端相接，共同连接到第一电感L的一端和过零检测模块ZCD的一端；
第一PMOS管M0的栅端和第一NMOS管M1的栅端相接，共同连接到逻辑和驱动模块Logic&Drive的端口；
过零检测模块ZCD的另一端连接GND信号；
第一电感L的另一端与第一电阻RESR、第二电阻RL、第三电阻R1、电感电流转换模块Ri的一端相接；
第一电阻RESR的另一端与第一电容C0的一端相接，第一电容C0的另一端连接地，第二电阻RL的另一端接地，第三电阻R1的另一端与第四电阻R2的一端相接，共同连接到误差放大器模块EA的负输入端，第四电阻R2的另一端接地；
第二电源VREF与差放大器模块EA的正输入端相接，误差放大器的输出端与第一比较器模块CMP1的负输入端连接，第一比较器模块CMP1的正输入端与电感电流转换模块Ri的另一端相接；
最小导通时间模块Toff_min与第一比较器模块CMP1连接；
第一比较器模块CMP1的输出端与逻辑和驱动模块Logic&Drive连接；
第一电源VIN与输出电压转换电流电路V-I的一个端口相连接，输出电压转换电流电路V-I的另一端分别与第二PMOS管Mp的源级、第二电容C和第一开关S0的一端、第二比较器模块CMP2的负输入端相连接，该点电位为VRAMP；
第二PMOS管Mp的栅极接入占空比信号D；
第二电容C和第一开关S0的另一端连接地；
第二PMOS管Mp的漏极与第五电阻R3、第三电容C3、一阶导通滤波器模块LPFillter的一端相连接，该点电位为V1；
第五电阻R3、第三电容C3的另一端接地；
一阶导通滤波器模块LP Fillter的另一端与第二比较器模块CMP2的正输入端相连接，该点电位为V2；
第二比较器模块CMP2的输出端与逻辑和驱动模块Logic&Drive的另一端连接，该点电位为VTON。
可选的，电路占空比D＝1，第一开关S0断开，第二电容C充电，电位VRAMP上升，直至电位VRAMP＝电位V2，电路正周期结束，电位VTON产生下脉冲，电路进入负周期，电位VRAMP下降，直至下一周期开始。
本申请提供的COT电路的系统频率f不再受输入电压VIN和输出电压VOUT的影响而改变，因此系统频率f为恒定值，使得系统在负载瞬态变化时整体环路响应速度得到提升。
附图说明
图1为本申请实施例提供的自适应时间导通电路具体示意图；
图2为本申请实施例提供的自适应时间导通模块整体结构示意图；
图3(a)为本申请实施例提供的自适应时间导通模块快速瞬态响应变化负载上阶跃图；
图3(b)为本申请实施例提供的自适应时间导通模块快速瞬态响应变化负载下阶跃图；
图4为本申请实施例提供的自适应时间导通模块内部RC并联充放电回路图；
图5为本申请实施例提供的自适应时间导通模块内部RC并联充放电回路仿真波形图；
图6(a)为本申请实施例提供的自适应时间导通电路V1电压和电压V2波形仿真图；
图6(b)为本申请实施例提供的自适应时间导通电路V2滤波后放大图；
图6(c)为本申请实施例提供的自适应时间导通电路关键指标仿真图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
下面首先结合附图对本申请实施进行介绍。
本申请提供一种用于DC-DC变换器的自适应时间导通控制电路，所述电路包括：
第一电阻Ra、第二电阻Rb、第三电阻R1、第四电阻R2、第五电阻R3、第一电容C1、第二电容C2、第三电容C3、第四电容C、第一PMOS管M1、第二PMOS管M2、第三PMOS管M5、第四PMOS管M6、第五PMOS管M10、第六PMOS管M11、第七PMOS管M14、第八PMOS管M15、第九PMOS管M16、第十PMOS管M17、第十一PMOS管M18、第一NMOS管M3、第二NMOS管M8、第三NMOS管M4、第四NMOS管M7、第五NMOS管M9、第六NMOS管M12、第七NMOS管M13、比较器和电流源I0。
第一电阻Ra的一端连接输入信号VIN，另一端连接第二电阻Rb与第二PMOS管M2的栅极，第二电阻Rb的另一端连接GND。
第一PMOS管M1与第二PMOS管M2的源极共同连接电流源，第一PMOS管M1与第二PMOS管M2的漏极分别连接第一NMOS管M3和第二NMOS管M8的漏极，第一NMOS管M3与第二NMOS管M8的源极共同接GND。
第三PMOS管M5与第四PMOS管M6的源级共同连接内置电源INTVCC，第三PMOS管M5与第四PMOS管M6的漏级分别接第三NMOS管M4、第四NMOS管M7的漏极，第三NMOS管M4与第四NMOS管M7的源级共同接GND。
第四PMOS管M6的漏极与第四NMOS管M7的漏极连接第一电容C1的一端与第五NMOS管M9的栅极，第五NMOS管M9的源极、第三电阻R1的一段与第一PMOS管M1的栅极相连，第三电阻R1和第一电容C1的另一端共同接地。
第五NMOS管M9的漏极与第五PMOS管M10的漏极、栅极相连，第五PMOS管M10的源极连接内置电源INTVCC，第五PMOS管M10的栅极与漏极相连同时连接第六PMOS管M11的栅极。第五PMOS管M10与第六PMOS管M11的源级连接INTVCC。
第六PMOS管M11的漏极与第六NMOS管M12的栅极、漏极相连，同时连接第七NMOS管M13的栅极。第七NMOS管M13的漏极与第七PMOS管M14的栅极漏极相连，同时连接第八PMOS管M15与第九PMOS管M16的栅极。
第六NMOS管M12的源极与第七NMOS管M13的源极共同接GND。
第七PMOS管M14的源极、第八PMOS管M15与第九PMOS管M16的源极共同连接内置电源INTVCC。第八PMOS管M15的漏极连接第十一PMOS管M18的源级，第十一PMOS管M18的栅级连接输入信号D的反，该点信号为V3，第十一PMOS管M18的漏级与第三电容C3的一端和第四电阻R2、第五电阻R3的一端相连，该点电位为V1，第三电容C3与第五电阻R3的另一端连接GND。
第四电阻R2的另一端与第二电容C2的一端和比较器的正输入端相连，该点电位为V2，第二电容C2的另一端连接GND。第九PMOS管M16的栅极连接输入信号ISENSE，其漏端与第四电容C的一端、第十PMOS管M17的源端、比较器CMP的负输入端相连接，该点电位为VRAMP。
第四电容C的另一端与第十PMOS管M17的漏端接GND，第十PMOS管M17的栅端接输入占空比信号D。电压VRAMP与电压V2分别进入比较器的负输入端与正输入端，比较器输出信号VTON。
可选的，所述电路用于Buck模型上应用结构，包括第一PMOS管M0、第二PMOS管Mp、第一NMOS管M1、第一电感L、第一电阻RESR、第二电阻RL、第三电阻R1、第四电阻R2、第五电阻R3、第一电容C0、第二电容C、第三电容C3、第一开关S0、第一电源VIN、第二电源VREF、过零检测模块ZCD、电感电流转换模块Ri、误差放大器模块EA、第一比较器模块CMP1、第二比较器模块CMP2、最小导通时间模块Toff_min、输出电压转换电流电路V-I、一阶导通滤波器模块LPFillter、逻辑和驱动模块Logic&Drive。
第一PMOS管M0的源端连接第一电源VIN，第一PMOS管M0的漏端与第一NMOS管M1的漏端相接，共同连接到第一电感L的一端和过零检测模块ZCD的一端。
第一PMOS管M0的栅端和第一NMOS管M1的栅端相接，共同连接到逻辑和驱动模块Logic&Drive的端口。
过零检测模块ZCD的另一端连接GND信号。
第一电感L的另一端与第一电阻RESR、第二电阻RL、第三电阻R1、电感电流转换模块Ri的一端相接。
第一电阻RESR的另一端与第一电容C0的一端相接，第一电容C0的另一端连接地，第二电阻RL的另一端接地，第三电阻R1的另一端与第四电阻R2的一端相接，共同连接到误差放大器模块EA的负输入端，第四电阻R2的另一端接地。
第二电源VREF与差放大器模块EA的正输入端相接，误差放大器的输出端与第一比较器模块CMP1的负输入端连接，第一比较器模块CMP1的正输入端与电感电流转换模块Ri的另一端相接。
最小导通时间模块Toff_min与第一比较器模块CMP1连接。
第一比较器模块CMP1的输出端与逻辑和驱动模块Logic&Drive连接。
第一电源VIN与输出电压转换电流电路V-I的一个端口相连接，输出电压转换电流电路V-I的另一端分别与第二PMOS管Mp的源级、第二电容C和第一开关S0的一端、第二比较器模块CMP2的负输入端相连接，该点电位为VRAMP。
第二PMOS管Mp的栅极接入占空比信号D。
第二电容C和第一开关S0的另一端连接地。
第二PMOS管Mp的漏极与第五电阻R3、第三电容C3、一阶导通滤波器模块LPFillter的一端相连接，该点电位为V1。
第五电阻R3、第三电容C3的另一端接地。
一阶导通滤波器模块LP Fillter的另一端与第二比较器模块CMP2的正输入端相连接，该点电位为V2。
第二比较器模块CMP2的输出端与逻辑和驱动模块Logic&Drive的另一端连接，该点电位为VTON。
可选的，电路占空比D＝1，第一开关S0断开，第二电容C充电，电位VRAMP上升，直至电位VRAMP＝电位V2，电路正周期结束，电位VTON产生下脉冲，电路进入负周期，电位VRAMP下降，直至下一周期开始。
由图2可知是本发明所设计的新型自适应时间导通电路AOT结构。该结构是在传统自适应导通AOT结构基础上改进而来，通过以上原理分析出发，解决上述瞬态响应过慢问题。具体工作原理如下：时间导通模块里的比较器负输入端，依旧是与输入电流有关的电容充电电压VRAMP，包含了输入电压VIN的信息。它是由输入电压VIN通过电压转电流(V-I)电路转化成输入电流IVIN1，然后该电流在电容C上充电得到的电容充电电压VRAMP。
然而，新型自适应导通AOT结构里比较器正输入端，不再是与输出电压与有关的分压，具体流程：一股与输入电压VIN相关的输入电流IVIN2，流过由占空比D控制的PMOS管，得到电流IVIN2×D，最终流入R3C3模型，得到电容C3充电电压V1，此电压是电容电压，再经过一阶RC低通滤波器滤波，可以得到纹波很小的滤波电压V2，用滤波电压V2代替传统AOT模型结构中的kVOUT，k为比例系数常数，VOUT为输出电压，kVOUT为输出电压的分压。
计算如下：对于新型时间导通模块的负输入端，有式子(1)
经过化简可得导通时间TON的表达式，如式子(2)
其中V2为时间导通模块中比较器的正输入电压。由于C、R、和VIN都为已知量，故需要求出V2。
对于新型时间导通模块的正输入端，设电流IVIN2×D一分为二，流过电容C3的电流为I1，流过电阻R3的电流为I2，有(3)：
所以对于电阻R3回路，有式子(4)：
结合式子(3)和式子(4)可得，流过电容C3的电流为I1为式(5)：
对于电容C3回路，根据电容充放电公式，并将式(5)带入，可得式(6)：
其中R3是KΩ量级，C3是fF量级，通过化简可得式(7)：
V1＝K1×VIN×D (7)
其中K1是常数，V1通过一节RC低通滤波器滤波得到V2，有式子(8)：
其中K、K1和K2都为常数，整理可得式(9)：
V2＝k×VIN×D (9)
可得式子(10)：
由此可知，导通时间TON是与占空比D呈正相关的因素，所以可得系统正常工作时频率f，得到式(11)：
因此得到系统导通时间TON和占空比D成正比，频率f为恒定值，不随输入电压和输出电压而改变。
如图3，即为本发明改进的新型自适应导通模块，当其负载发生跳变时的波形变化图。当负载上阶跃时，输出电流Iload升高，由于电感L值不变，所以导通时间TON增加，占空比D增加，电感电流在导通时间TON上升量变大，使得系统响应速度变快。同时，时间导通模块的电容充电阈值升高，比较器翻转时间延后，使得系统导通时间TON增加，再次加快系统的瞬态响应，负载下阶跃同理。
其次对该自适应时间导通电路内部R3C3的充电模型进行验证：如图4所示，当开关S闭合时，图4为充电回路模型。设电容上的充电电荷量和q，则有：
化简可得，如式(13)所示：
等式两边同时乘以et/RC，得到式(14)：
等式两边对电荷量q和时间t进行积分，其中q1为初始状态，有：
根据Q＝CU，得到电容电压表示如下，其中q1＝CU'1：
当开管S断开时，对于图4的放电回路，同样有：
将式子(16)和(17)结合可求解未知参数：
将式子(18)中的(3)带入式子(2)，化简可得：
因此，该模型充电和放电电压整理如下：
因此，用matlab软件对该RC并联电路的充放电模型进行简单建模，可以得到预期波形如图5所示，因此验证了此模型的合理性。可进行该模块的设计，将该RC充电电压经过一阶低通滤波器滤波，得到纹波较小的近似平稳的电压来代替原本AOT模型中的比较器阈值电压。
回到图1所示的自适应时间导通电路具体示意图，可知VIN是输入电压，通过电阻Ra和电阻Rb进行分压，送入M1到M8组成的放大器负输入端。放大器的增益若为无穷大，则根据“虚短虚断”，放大器的正输入端也为输入电压VIN在电阻Ra和电阻Rb上的分压。放大器采用OTA(跨导放大器)模型，因为跨导放大器有更大的增益。若VG2＞VG1，则流过M2的电流小于流过M1的电流，由于M7和M8互为电流镜；M3、M4、M5、M6互为电流镜结构，所以流过M7的电流小于流过M6的电流，放大器输出为正。故M2的栅极为放大器的正输入端，M1的栅极为放大器的负输入端。输入电压VIN通过放大器被钳位到电阻R1上，通过M9将电压转换成电流IVINSEN，通过电流镜M10到M16传递给时间导通模块主体部分。
输入电流IVINSEN通过电容进行充电，当系统处于导通状态时，D＝1，M17关闭，电容C处于充电状态，电压VRAMP增加。当系统处于关断状态时，D＝0，M17打开，下拉管工作，将VRAMP电压拉低到低电位，电容电压处于放电状态。
当系统处于导通状态时，D＝1，M18打开，输入电流对电容C3进行充电，因此电容电压在V1初始态基础上开始升高。当系统处于关断状态时，D＝0，V3＝1，M18关闭，输入电流IVINSEN不再对电容C3进行充电，上一阶段存储在电容C3上的电荷通过电阻R3进行放电。因此电压V1为周期性的周期电压。通过一阶低通滤波器R2C2，便可得到纹波很小的电压V2，此电压输入到比较器正端，充当电压VRAMP的充电阈值，当两者相等时，比较器反转。
图6(a)是在R3C3模型中，V1电压和V2电压的波形，PMOS管M18栅极电压V3逻辑为占空比D的反，控制输入电压给R3C3充电和放电。
图6(b)为V1电压通过一阶低通滤波器R2C2滤波后的波形V2，该电压纹波仅为7mV，可以代替传统模块的kVOUT，充当时间导通模块比较器的翻转阈值。
图6(c)为整体导通时间模块的仿真波形。其中IL为电感电流，当IL上升时，为系统导通时间，当IL下降时，为系统关断时间。系统占空比D，控制VRAMP的充电和放电。VTON信号为时间导通模块的输出电压占空比，传输到逻辑模块。
当占空比信号D导通时，电容C开始充电，充电电压为VRAMP；同时VTON信号为0，R3C3模型开始充电，再经过滤波得到信号V2。当充电电压VRAMP等于信号V2时，比较器翻转，得到导通时间信号VTON，该信号送入逻辑驱动模块，控制Buck模型上功率管关断，下功率管打开，电感电流下降，进入TOFF阶段。
本申请提供的COT电路的系统频率f不再受输入电压VIN和输出电压VOUT的影响而改变，因此系统频率f为恒定值，使得系统在负载瞬态变化时整体环路响应速度得到提升。
恒定导通时间(Constant on Time,COT)控制的Buck型DC-DC变换器具有高带宽和轻负载效率等优点被广泛应用，然而该COT控制模型存在过载瞬态响应和次谐波振荡不稳定等问题。为了解决该一系列问题，本申请对传统COT模型中的时间导通模块进行了改进，由于传统时间导通模块中的比较器阈值为输出电压的分压，输出电压的波动会产生正反馈信息，使瞬态响应变慢，降低系统稳定性。因此申请提出新型AOT架构，将时间导通模块加入系统占空比信息，在负载切换时能够做到占空比的自适应调节，避免了输出电压波动对时间导通模块的影响，可以在负载剧烈变化时实现系统快速瞬态响应和轻负载时的高效率。相比于采用补偿网络加快系统响应速度的方案，该结构简化了电路设计的复杂性，进一步降低系统的功耗。当系统正常工作时，电路的工作频率仅与芯片内置的充电电容和采样电阻有关，所以工作频率为恒定常数。
本说明书中各个实施例之间相同相似的部分互相参见即可。以上所述的本申请实施方式并不构成对本申请保护范围的限定。
Claims (3)
1.一种用于DC-DC变换器的自适应时间导通控制电路，其特征在于，所述电路包括：
第一电阻Ra、第二电阻Rb、第三电阻R1、第四电阻R2、第五电阻R3、第一电容C1、第二电容C2、第三电容C3、第四电容C、第一PMOS管M1、第二PMOS管M2、第三PMOS管M5、第四PMOS管M6、第五PMOS管M10、第六PMOS管M11、第七PMOS管M14、第八PMOS管M15、第九PMOS管M16、第十PMOS管M17、第十一PMOS管M18、第一NMOS管M3、第二NMOS管M8、第三NMOS管M4、第四NMOS管M7、第五NMOS管M9、第六NMOS管M12、第七NMOS管M13、比较器和电流源I0；
第一电阻Ra的一端连接输入信号VIN，另一端连接第二电阻Rb与第二PMOS管M2的栅极，第二电阻Rb的另一端连接GND；
第一PMOS管M1与第二PMOS管M2的源极共同连接电流源，第一PMOS管M1与第二PMOS管M2的漏极分别连接第一NMOS管M3和第二NMOS管M8的漏极，第一NMOS管M3与第二NMOS管M8的源极共同接GND；
第三PMOS管M5与第四PMOS管M6的源级共同连接内置电源INTVCC，第三PMOS管M5与第四PMOS管M6的漏级分别接第三NMOS管M4、第四NMOS管M7的漏极，第三NMOS管M4与第四NMOS管M7的源级共同接GND；
第四PMOS管M6的漏极与第四NMOS管M7的漏极连接第一电容C1的一端与第五NMOS管M9的栅极，第五NMOS管M9的源极、第三电阻R1的一段与第一PMOS管M1的栅极相连，第三电阻R1和第一电容C1的另一端共同接地；
第五NMOS管M9的漏极与第五PMOS管M10的漏极、栅极相连，第五PMOS管M10的源极连接内置电源INTVCC，第五PMOS管M10的栅极与漏极相连同时连接第六PMOS管M11的栅极；第五PMOS管M10与第六PMOS管M11的源级连接INTVCC；
第六PMOS管M11的漏极与第六NMOS管M12的栅极、漏极相连，同时连接第七NMOS管M13的栅极；第七NMOS管M13的漏极与第七PMOS管M14的栅极漏极相连，同时连接第八PMOS管M15与第九PMOS管M16的栅极；
第六NMOS管M12的源极与第七NMOS管M13的源极共同接GND；
第七PMOS管M14的源极、第八PMOS管M15与第九PMOS管M16的源极共同连接内置电源INTVCC；第八PMOS管M15的漏极连接第十一PMOS管M18的源级，第十一PMOS管M18的栅级连接输入信号D的反，该点信号为V3，第十一PMOS管M18的漏级与第三电容C3的一端和第四电阻R2、第五电阻R3的一端相连，该点电位为V1，第三电容C3与第五电阻R3的另一端连接GND；
第四电阻R2的另一端与第二电容C2的一端和比较器的正输入端相连，该点电位为V2，第二电容C2的另一端连接GND；第九PMOS管M16的栅极连接输入信号ISENSE，其漏端与第四电容C的一端、第十PMOS管M17的源端、比较器CMP的负输入端相连接，该点电位为VRAMP；
第四电容C的另一端与第十PMOS管M17的漏端接GND，第十PMOS管M17的栅端接输入占空比信号D；电压VRAMP与电压V2分别进入比较器的负输入端与正输入端，比较器输出信号VTON。
2.根据权利要求1所述的电路，其特征在于，所述电路用于Buck模型上应用结构，包括第一PMOS管M0、第二PMOS管Mp、第一NMOS管M1、第一电感L、第一电阻RESR、第二电阻RL、第三电阻R1、第四电阻R2、第五电阻R3、第一电容C0、第二电容C、第三电容C3、第一开关S0、第一电源VIN、第二电源VREF、过零检测模块ZCD、电感电流转换模块Ri、误差放大器模块EA、第一比较器模块CMP1、第二比较器模块CMP2、最小导通时间模块Toff_min、输出电压转换电流电路V-I、一阶导通滤波器模块LP Fillter、逻辑和驱动模块Logic&Drive；
第一PMOS管M0的源端连接第一电源VIN，第一PMOS管M0的漏端与第一NMOS管M1的漏端相接，共同连接到第一电感L的一端和过零检测模块ZCD的一端；
第一PMOS管M0的栅端和第一NMOS管M1的栅端相接，共同连接到逻辑和驱动模块Logic&Drive的端口；
过零检测模块ZCD的另一端连接GND信号；
第一电感L的另一端与第一电阻RESR、第二电阻RL、第三电阻R1、电感电流转换模块Ri的一端相接；
第一电阻RESR的另一端与第一电容C0的一端相接，第一电容C0的另一端连接地，第二电阻RL的另一端接地，第三电阻R1的另一端与第四电阻R2的一端相接，共同连接到误差放大器模块EA的负输入端，第四电阻R2的另一端接地；
第二电源VREF与差放大器模块EA的正输入端相接，误差放大器的输出端与第一比较器模块CMP1的负输入端连接，第一比较器模块CMP1的正输入端与电感电流转换模块Ri的另一端相接；
最小导通时间模块Toff_min与第一比较器模块CMP1连接；
第一比较器模块CMP1的输出端与逻辑和驱动模块Logic&Drive连接；
第一电源VIN与输出电压转换电流电路V-I的一个端口相连接，输出电压转换电流电路V-I的另一端分别与第二PMOS管Mp的源级、第二电容C和第一开关S0的一端、第二比较器模块CMP2的负输入端相连接，该点电位为VRAMP；
第二PMOS管Mp的栅极接入占空比信号D；
第二电容C和第一开关S0的另一端连接地；
第二PMOS管Mp的漏极与第五电阻R3、第三电容C3、一阶导通滤波器模块LP Fillter的一端相连接，该点电位为V1；
第五电阻R3、第三电容C3的另一端接地；
一阶导通滤波器模块LP Fillter的另一端与第二比较器模块CMP2的正输入端相连接，该点电位为V2；
第二比较器模块CMP2的输出端与逻辑和驱动模块Logic&Drive的另一端连接，该点电位为VTON。
3.根据权利要求1所述的电路，其特征在于，电路占空比D＝1，第一开关S0断开，第二电容C充电，电位VRAMP上升，直至电位VRAMP＝电位V2，电路正周期结束，电位VTON产生下脉冲，电路进入负周期，电位VRAMP下降，直至下一周期开始。
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| CN202210209820.6A CN114726205A (zh) | 2022-03-03 | 2022-03-03 | 一种用于dc-dc变换器的自适应时间导通控制电路 |
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