JP2017200115A - 自動調整発振器及びそれを用いたスイッチング電源 - Google Patents

Abstract

【課題】抵抗、キャパシタ等の回路素子の特性のばらつき、周囲温度等の変化により発振周波数が偏移した際に発振周波数を自動調整する自動調整発振器を提供する。【解決手段】発振器１０から出力される鋸歯状波Ｖｓａｗの発振周波数ｆｏｓｃの増減に応じて、Ｆ−Ｖ変換回路２０から出力される平滑電圧Ｖ２０が増減する。それにより、ウインドウコンパレータ３０は、アップダウンカウンタＵＤの第１端子にハイレベルのコンパレータ出力信号Ｖ３０を、第２端子にローレベルの信号Ｖ３１を出力する。これにより、アップダウンカウンタＵＤは、記憶している計数値を１つ増加又は減少させる。アップダウンカウンタＵＤの出力は、デコーダＤＥＣに供給される。デコーダＤＥＣは、ラダー抵抗回路４０の合成抵抗値を調整して電流Ｉｏｓｃを調整し、発振器１０で生成される鋸歯状波信号Ｖｓａｗの発振周波数ｆｏｓｃを許容範囲の発振周波数に調整する。【選択図】図１

Description

本発明は、自動調整発振器及びそれを用いたスイッチング電源に関する。

自動調整発振器として用いられている、例えば、ＣＲ発振回路では、抵抗値及びキャパシタンスの少なくとも一方を調整することにより発振周波数の調整が可能である。ＣＲ発振回路の周波数を制御する方法としては、発振周波数を検知するカウンタ、当該周波数が制御対象範囲であるか否かを判定する比較判定回路が用いられる。自動調整発振器に関する文献としては、例えば、特許文献１、特許文献２及び特許文献３が知られている。また、自動調整発振器に用いられる周波数−電圧変換回路としては、例えば、特許文献４が知られている。

特許文献１に記載の発明は、外部からの調整を排除するために、内部もしくは外部の基準発振器の発振信号を用い自動的に発振回路の発振周波数を調整し安定化させる。このため、特許文献１に記載の発明は、発振器と、この発振器の発振信号の周波数を所定の基準信号に基づき設定するカウンタやカウンタの設定値を判定する判定回路、判定回路の判定結果によりその内容が増減されるアップダウンカウンタ、アップダウンカウンタの出力をデコードするデコーダ回路、デコーダ回路の出力信号により発振器の発振周波数を制御する制御手段を備える。

特許文献２は、トリミングヒューズ及びヒューズ用のパッドを必要としないＣＲ発振回路を提供する。このため、特許文献２に記載の発明は、特許文献１に記載の発明とほぼ同等の回路部を備えている。

特許文献３は、出力周波数の精度を高めることのできる自動調整発振器を提供する。特許文献３に記載の発明は、特許文献１及び特許文献２に記載の発明と同様に、パルスカウンタ、アップダウンカウンタを備える。特許文献３に記載のパルスカウンタは、発振回路から出力される出力信号を予め定められた回数までカウントする。パルスカウンタのカウントが終了すると、充電回路は、制御出力信号が供給されている期間にキャパシタに電流を供給し、キャパシタを充電する。また、調整回路は、第１比較器及び第２比較器を有し、キャパシタの接続ノードの電圧と基準電圧との比較結果に応じた調整値を発振器に供給する。第１比較器は、キャパシタを充電する充電電圧の上限値を定め、第２比較器はキャパシタを充電する充電電圧の下限値を定める。アップダウンカウンタは、充電電圧が下限値よりも低い場合には発振回路の周波数を低くするために計数値を加算又は減算して計数値を更新し、充電電圧が上限値よりも高い場合には発振回路の周波数を高くするために計数値を減算又は加算して計数値を更新する。

特許文献４は、周波数−電圧変換回路及び周波数−電圧変換方法を提供する。

自動車の機能安全規格としてＩＳＯ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｏｒｇａｎｉｚａｔｉｏｎ ｆｏｒ Ｓｔａｎｄａｒｄｉｚａｔｉｏｎ）２６２６２がある。ＩＳＯ２６２６２では、車載電子システム、とりわけ車両に搭載される電子機器、ＣＰＵ等の安全性を確保することが要求されている。電子機器、ＣＰＵには電源回路が不可欠となる。電源回路には、例えば、ＰＷＭ方式のスイッチング電源が用いられる。このＰＷＭ方式では、例えば、１００ｋＨｚ〜６ＭＨの発振周波数の発振器が用いられる。発振周波数の変動は自動車の機能安全性に直接関わり、またＩＳＯ２６２６２にも大きく関わるため、発振周波数の変動は極力抑えられることが望まれる。

特開平８−１３９５９３号公報 特開２００５−１６７９２７号公報 特許５４６１８５２号公報 特開平８−２６２０７４号公報

特許文献１及び特許文献２には、比較判定回路の具体的な回路構成が開示されていない。このため、カウントする発振周波数が期待する周波数であるか否かを判定する比較判定回路に高い判定精度が期待できない。また、判定比較回路の後段に接続されるアップダウン回路、デコーダ回路の処理精度も不明確であるため、発振周波数の自動調整としての回路機能が十分であるのか否かという課題が依然として残る。

特許文献３に記載の発明は、キャパシタを充電する充電回路を有し、キャパシタの接続ノードの電圧と基準電圧との比較に応じた調整値を発振回路に供給する調整回路を含む。ここで、調整回路は、２つのコンバータ、論理積回路、及びアップダウンカウンタで構成される。このため、きめ細かな制御が可能であると思料される。また、定電流でキャパシタの充電を行うため、充電電圧の直線性は良好であると考えられるが、キャパシタの放電は、リセット回路に印加されるリセット信号の立ち上がり又は立ち下がり時間及びキャパシタの特性に依存してしまうという不具合が生じる。

また、特許文献１、特許文献２及び特許文献３に記載の発明は、いずれも自動調整発振器に限定され、当該自動調整発振器が各種電子機器に適用されることまでは、何らの開示も示唆もされていない。このため、例えば、降圧型、昇圧型のスイッチング電源に当該自動調整発振器を適用する場合には、いくつかの課題が存在する。

特許文献４には、自動調整発振器に関する発明について記載されていない。しかし、特許文献４には、本発明の一構成要件である周波数−電圧変換回路、ウインドウコンパレータ等が示めされている。

本発明は、上記特許文献１〜４の技術分野に関連するが、本発明の第１の目的は、自動調整発振器の半導体回路素子をさほど増加させないことである。第２の目的は、発振周波数の調整精度を向上させることである。第３の目的は、比較的簡便な回路構成で上記課題を解決することである。第４の目的は、スイッチング電源との整合性に優れた自動調整発振器を提供することである。

本発明に係る自動調整発振器は、電流制御によりその発振周波数が制御される発振器と、発振器から出力された発振信号の発振周波数に比例した平滑電圧を生成するＦ−Ｖ変換回路を備える。さらに、Ｆ−Ｖ変換回路から出力された前記平滑電圧を２つの比較電圧と比較するウインドウコンパレータと、ウインドウコンパレータから出力されたコンパレータ出力信号に基づき動作するアップダウンカウンタと、アップダウンカウンタのアップダウンカウンタ出力信号をデコードするデコーダ回路とを備える。デコーダ回路のデコーダ出力信号により、電流制御が行われ、発振器出力された発振信号の発振周波数が調整される。

また、自動調整発振器において、発振器は、少なくとも第１キャパシタを含む。第１キャパシタへの充電電流又は第１キャパシタからの放電電流が制御されることにより発振周波数が調整される。

また、自動調整発振器は、カレントミラー回路をさらに含み、キャパシタへの充電電流又は第１キャパシタからの放電電流は、カレントミラー回路で生成された電流が用いられてもよい。

また、自動調整発振器は、第１のコンパレータをさらに含み、充電電流又は放電電流と第１キャパシタとの協働によって鋸歯状波信号が生成され、第１のコンパレータの一方の入力端子に鋸歯状波信号が与えられ、第１のコンパレータの他方の入力端子に第１の参照電圧が与えられることにより鋸歯状波信号からクロック信号が生成され、クロック信号によって第１キャパシタの充電又は放電が行われる。また、クロック信号は、アップダウンカウンタを動作せるために必要なクロック信号及びスイッチング電源のクロック信号として用いられる。

また、Ｆ−Ｖ変換回路は、第２のコンパレータを含み、第２のコンパレータの一方の入力端子に鋸歯状波信号が与えられ、第２のコンパレータの他方の入力端子に第２の参照電圧が与えられることにより第２のコンパレータからデューティ比が５０％の矩形波信号が出力され、矩形波信号に基づく平滑電圧が出力される。

また、自動調整発振器において、鋸歯状波信号を入力信号とし、第２コンパレータの参照電圧が、クロック信号を生成する第１コンパレータの参照電圧の１／２の高さに設定されることで、比較的簡便な回路で極めて容易にＦ−Ｖ変換回路に必要なデューティ比が５０％の矩形波信号が得られる。

また、別の発明である本発明のスイッチング電源は、上記の自動調整発振器と、自動調整発振器で生成された信号で制御される駆動回路と、駆動回路で制御されるスイッチングトランジスタと、スイッチングトランジスタから電流の供給を受けるインダクタと、インダクタに蓄積された電磁エネルギーを直流電圧に平滑する平滑キャパシタと、を有する。とりわけ、パルス幅変調（ＰＷＭ）方式及びパルス周波数変調（ＰＦＭ）方式を用いたスイッチング電源では、発振器が用いられる必要があり、発振周波数の偏移を許容範囲に押さえ込む必要がある。自動調整発振器が用いられることでこうした課題を容易に実現することができる。

本発明によれば、比較的な簡便な回路構成にも関わらず自励発振周波数の自動調整精度に優れた自動調整発振器及びそれを用いたスイッチング電源を提供することができる。

本発明の実施の形態に係る自動調整発振器を示す回路ブロック図である。 図１の自動調整発振器の詳細な回路図である。 図２の主な回路点の信号タイミングチャートであり、鋸歯状波信号Ｖｓａｗの発振周波数ｆｏｓｃが標準の場合（ｆｔｙｐ）と、標準から減少した場合（ｆｌ）、標準から増加した場合（ｆｈ）をそれぞれ模式的に示した図である。

（本発明の実施の形態）
図１は、本発明の実施の形態に係る自動調整発振器を示すブロック図である。以下、図１の自動調整発振器の構成および動作について説明する。

図１の半導体装置１００は、自動調整発振器１、制御回路５０、出力段６０を含む。自動調整発振器１は、発振器１０、Ｆ−Ｖ（周波数−電圧）変換回路２０、ウインドウコンパレータ３０、アップダウンカウンタＵＤ、デコーダＤＥＣ、及びラダー抵抗回路４０を含む。

発振器１０は、電流制御型であり電流Ｉｏｓｃが制御・調整され、それに応じた発振周波数ｆｏｓｃを有する、例えば、鋸歯状波信号Ｖｓａｗを生成する。発振器１０は、Ｆ−Ｖ変換回路２０、ラダー抵抗回路４０、及び制御回路５０に接続される。鋸歯状波信号Ｖｓａｗは、波形整形された後、Ｆ−Ｖ変換回路２０及び制御回路５０に出力される。発振周波数ｆｏｓｃは、後述するラダー抵抗回路４０の合成抵抗値が調整されることにより調整される。発振器１０としては、電流制御によって発振周波数が制御・調整可能なＣＲ発振器やリングオシレータが用いられる。発振器１０は、鋸歯状波を出力する必要はなく、例えば、矩形波の発振パルスを出力するように構成されてもよい。

Ｆ−Ｖ変換回路２０は、ウインドウコンパレータ３０に接続され、発振器１０からの鋸歯状波信号Ｖｓａｗの発振周波数ｆｏｓｃに応じた平滑電圧Ｖ２０を生成し、ウインドウコンパレータ３０に出力する。平滑電圧Ｖ２０は、発振周波数ｆｏｓｃに比例する。発振周波数ｆｏｓｃが高くなると平滑電圧Ｖ２０は高くなり、発振周波数ｆｏｓｃが低くなると平滑電圧Ｖ２０は低くなる。

ウインドウコンパレータ３０は、アップダウンカウンタＵＤの第１端子及び第２端子に接続され、Ｆ−Ｖ変換回路２０からの平滑電圧Ｖ２０に応じて、ハイレベル又はローレベルのコンパレータ出力信号Ｖ３０及び信号Ｖ３１をそれぞれ生成し、アップダウンカウンタＵＤの第１端子及び第２端子にそれぞれ出力する。ウインドウコンパレータ３０は、平滑電圧Ｖ２０が一定範囲に収まっているか、一定範囲より低く逸脱しているか、一定範囲より高く逸脱しているかによってハイレベル又はローレベルのコンパレータ出力信号Ｖ３０及び信号Ｖ３１をそれぞれ出力する。

アップダウンカウンタＵＤは、デコーダＤＥＣに接続され、あらかじめ設定された初期の計数値を記憶し、記憶した計数値に応じてアップダウンカウンタ出力信号ＶＵＤを生成し、デコーダＤＥＣに出力する。アップダウンカウンタＵＤの計数値は、ウインドウコンパレータ３０から出力されるコンパレータ出力信号Ｖ３０及び信号Ｖ３１に基づいて更新される。具体的には、平滑電圧Ｖ２０が一定範囲よりも高い場合には、アップダウンカウンタＵＤは、クロックＣＬＫに同期して計数値を１つ減少させる。平滑電圧Ｖ２０が一定範囲よりも低い場合には、アップダウンカウンタＵＤは、クロックＣＬＫに同期して計数値を１つ増加させる。平滑電圧Ｖ２０が一定範囲内にある場合には、アップダウンカウンタＵＤは、初期の計数値を維持する。アップダウンカウンタは、例えば、Ｄフリップフロップ又はＪ−Ｋフリップフロップがカスケード接続されることにより構成される。

デコーダＤＥＣは、ラダー抵抗回路４０に接続され、アップダウンカウンタＵＤからのアップダウンカウンタ出力信号ＶＵＤに応じてデコーダ出力信号ＶＤ４０〜４３を生成し、ラダー抵抗回路４０に出力する。デコーダＤＥＣは、符号化された情報から後段のラダー抵抗回路４０を動作させる信号を作り出す。デコーダＤＥＣは、例えば、インバータ、アンド（ＡＮＤ）回路、ナンド（ＮＡＮＤ）回路、ノア（ＮＯＲ）回路等から構成される。

ラダー抵抗回路４０は、発振器１０に接続され、デコーダＤＥＣからのデコーダ出力信号ＶＤ４０〜４３に応じてラダー抵抗回路４０内の抵抗値を調整する。これにより、発振器１０から出力される鋸歯状波信号Ｖｓａｗの発振周波数ｆｏｓｃが調整される。ラダー抵抗回路４０の具体的な回路構成は後述の図２に示すが、例えば、デコーダＤＥＣから出力されるデコーダ出力信号ＶＤ４０〜４３に基づき合成抵抗値を切替えるために、複数の抵抗とその抵抗の接続を切替えるスイッチとを含む。スイッチの切替えによってラダー抵抗回路４０の合成抵抗値が調整されることにより電流Ｉｏｓｃが調整される。調整された電流Ｉｏｓｃは、発振器１０を構成するカレンミラー回路に流れる。調整された電流Ｉｏｓｃからカレントミラー回路で生成された電流によって後述する図２の第１キャパシタＣ１０への充電及び第１キャパシタＣ１０からの放電時間が調整される。その結果、発振器１０の発振周波数ｆｏｓｃが調整される。具体的には、発振周波数ｆｏｓｃが所定範囲よりも高く変化した場合には発振周波数ｆｏｓｃが減少するように、発振周波数ｆｏｓｃが所定範囲よりも低く変化した場合には発振周波数ｆｏｓｃが増加するようにラダー抵抗回路４０の合成抵抗値が調整され、電流Ｉｏｓｃが調整される。このように、本発明の一実施の形態では、電流Ｉｏｓｃと周波数ｆｏｓｃとは比例の関係を有する。したがって、電流Ｉｏｓｃが増加すると発振器１０の発振周波数ｆｏｓｃは高くなり、電流Ｉｏｓｃが減少すると発振周波数ｆｏｓｃは低くなる。このように、ラダー抵抗回路４０は、デコーダＤＥＣ及びラダー抵抗により発振器１０の発振周波数ｆｏｓｃを調整する、いわゆるトリミング機能を有する。なお、ラダー抵抗回路４０は、複数の抵抗が直列又は並列に並べられ構成された抵抗回路である。本発明では、後述するように、複数の抵抗を直列に並べたいわゆる直列型ラダー抵抗回路を例示しているが、複数の抵抗を並列に並べたいわゆる並列型ラダー抵抗回路が用いられてもよい。なお、ラダー抵抗回路は、一般的に抵抗Ｒと２Ｒとをはしご状に配置したいわゆるＲ−２Ｒラダー回路が知られているが、本書では複数の抵抗を直列又は並列に並べた回路もラダー抵抗回路と称する。

制御回路５０は、自動調整発振器１の回路要素としては必ずしも必要なものではないが、スイッチング電源としての一回路要素として用いられる。例えば、スイッチング電源において、本発明に係る自動調整発振器１を使用するために、制御回路５０には、例えば、デッドタイム生成回路、ＲＳフリップフロップ、ドライバ、ブートストラップ回路等が内蔵される。制御回路５０は、出力段６０に接続され、発振器１０から出力された鋸歯状波信号Ｖｓａｗに応じた制御信号Ｖ５０を生成し、出力段６０に出力する。

出力段６０は、制御回路５０からの制御信号Ｖ５０により制御され、出力電圧Ｖｏｕｔを生成する。出力段６０には、例えば、降圧型ＤＣ／ＤＣコンバータ、昇圧型ＤＣ／ＤＣコンバータ、昇降圧型のＤＣ／ＤＣコンバータ等にそれぞれ適した回路構成が用いられる。

次に、温度、湿度等の環境条件の変化、発振器１０を構成する抵抗、キャパシタ等の経時変化等により発振器１０の発振周波数ｆｏｓｃが偏移した場合について説明する。

（発振周波数ｆｏｓｃが標準より減少した場合）
発振器１０から出力される鋸歯状波Ｖｓａｗの発振周波数ｆｏｓｃが標準よりも減少した場合には、Ｆ−Ｖ変換回路２０から出力される平滑電圧Ｖ２０は低下する。平滑電圧Ｖ２０が所定の値まで低下すると、ウインドウコンパレータ３０は、アップダウンカウンタＵＤの第１端子にハイレベルのコンパレータ出力信号Ｖ３０を、第２端子にローレベルの信号Ｖ３１を出力する。そのため、アップダウンカウンタＵＤは、記憶している計数値を１つ増加させる。アップダウンカウンタＵＤは増加した計数値に応じてアップダウンカウンタ出力信号ＶＵＤのレベルを増加させる。それにより、デコーダＤＥＣは、ラダー抵抗回路４０を制御し、ラダー抵抗回路４０の合成抵抗値を減少させる。その結果、電流Ｉｏｓｃは増加し、発振器１０から出力される鋸歯状波Ｖｓａｗの発振周波数ｆｏｓｃは増加する。

（発振周波数ｆｏｓｃが標準より増加した場合）
一方、発振器１０から出力される鋸歯状波Ｖｓａｗの発振周波数ｆｏｓｃが、標準よりも増加した場合には、Ｆ−Ｖ変換回路２０から出力される平滑電圧Ｖ２０は上昇する。平滑電圧Ｖ２０が所定の値まで上昇すると、ウインドウコンパレータ３０は、アップダウンカウンタＵＤの第１端子にローレベルのコンパレータ出力信号Ｖ３０を、第２端子にハイレベルの信号Ｖ３１を出力する。そのため、アップダウンカウンタＵＤは、記憶している計数値を１つ減少させる。アップダウンカウンタＵＤは減少した計数値に応じてアップダウンカウンタ出力信号ＶＵＤのレベルを減少させる。それにより、デコーダＤＥＣは、ラダー抵抗回路４０を制御し、ラダー抵抗回路４０の合成抵抗値を増加させる。その結果、電流Ｉｏｓｃは減少し、発振器１０から出力される鋸歯状波Ｖｓａｗの発振周波数ｆｏｓｃは減少する。

なお、発振器１０から出力される鋸歯状波信号Ｖｓａｗの発振周波数ｆｏｓｃが所定の範囲に収まっている場合には、Ｆ−Ｖ変換回路２０から出力される平滑電圧Ｖ２０は変化しない。そのため、ウインドウコンパレータ３０は、アップダウンカウンタＵＤの第１端子にハイレベルのコンパレータ出力信号Ｖ３０を、第２端子にハイレベルの信号Ｖ３１をそれぞれ出力する。そのため、アップダウンカウンタＵＤは、あらかじめ設定された計数値をそのまま保持する。その結果、発振器１０から出力される鋸歯状波信号Ｖｓａｗの発振周波数ｆｏｓｃは変化しない。

上述のように、自動調整発振器１は、発振器１０から出力される鋸歯状波信号Ｖｓａｗの発振周波数ｆｏｓｃが所定範囲よりも増加すると、発振周波数ｆｏｓｃを減少させ、発振周波数ｆｏｓｃが所定範囲よりも減少すると、発振周波数ｆｏｓｃを増加させ、発振周波数ｆｏｓｃが所定範囲内にあるときには、発振周波数ｆｏｓｃはそのままの状態に維持する。これにより、発振器１０の抵抗、キャパシタ等の値が経時変化しても発振器１０から出力される鋸歯状波信号Ｖｓａｗの発振周波数ｆｏｓｃは、ほぼ一定に保たれる。また、同様に、発振器１０の周囲の環境温度が変動しても発振周波数ｆｏｓｃは、ほぼ一定に維持される。

図２は、図１の自動調整発振器の詳細な構成を示す回路図であり、また、この自動調整発振器が降圧型の同期整流型のスイッチング電源に用いられた一例を示す。なお、自動調整発振器は、降圧型スイッチング電源に限らずに昇圧型スイッチング電源、昇降圧型スイッチング電源にも適用することができる。また、同期型のスイッチング電源に限らず非同期型のスイッチング電源にも適用することができる。

図２の半導体装置１００ａは、自動調整発振器１ａ、制御回路５０ａ、出力段６０ａを含む。自動調整発振器１ａは、発振器１０ａ、Ｆ−Ｖ変換回路２０ａ、ウインドウコンパレータ３０ａ、アップダウンカウンタＵＤ、デコーダＤＥＣ、及びラダー抵抗回路４０ａを含む。

発振器１０ａは、オペアンプＡＭＰ１０、ＭＯＳトランジスタ（金属酸化物半導体電界効果トランジスタ）Ｑ１０〜Ｑ１３、第１キャパシタＣ１０を含む。発振器１０ａには、ラダー抵抗回路４０ａの合成抵抗値に応じた電流Ｉｏｓｃが流れ、この電流Ｉｏｓｃに応じた発振周波数ｆｏｓｃの鋸歯状波信号Ｖｓａｗを生成する。発振器１０ａは電流制御型である。すなわち、電流Ｉｏｓｃの制御・調整によって発振周波数ｆｏｓｃが制御・調整される。生成された鋸歯状波信号Ｖｓａｗは、コンパレータＣＭＰ１に出力される。また、鋸歯状波信号Ｖｓａｗは、コンパレータなどの波形整形回路で矩形波信号に変換された後Ｆ−Ｖ変換回路２０ａに出力される。

発振器１０ａを構成するオペアンプＡＭＰ１０の反転入力端子（−）には、参照電圧Ｖｒｅｆ１が印加される。参照電圧Ｖｒｅｆ１は、例えば、１Ｖ〜１．５Ｖに設定され、発振器１０ａに流れる電流Ｉｏｓｃを定める電位に設定される。オペアンプＡＭＰ１０の非反転入力端子（＋）は、ノードＮ１０を介してＮＭＯＳトランジスタ（Ｎチャネル型金属酸化物半導体電界効果トランジスタ）Ｑ１０のソースＳに接続される。オペアンプＡＭＰ１０の出力端子は、ＮＭＯＳトランジスタＱ１０のゲートＧに接続される。オペアンプＡＭＰ１０がＮＭＯＳトランジスタＱ１０のゲートの電圧を制御することにより、ＮＭＯＳトランジスタＱ１０に流れるドレイン電流ｉｄｓ、及び抵抗Ｒ４０〜Ｒ４４に流れる電流Ｉｏｓｃが制御される。また、抵抗Ｒ４０〜Ｒ４４の接続がスイッチＳ４０〜Ｓ４３により切替えられた場合には、その切替えにより変化した合成抵抗値に応じた電流Ｉｏｓｃが流れる。また、ＮＭＯＳトランジスタＱ１０のドレインＤ及びＮＭＯＳトランジスタＱ１０のバックゲートは共通に接続され、ＰＭＯＳトランジスタ（Ｐチャネル型金属酸化物半導体電界効果トランジスタ）Ｑ１１のドレインＤ、ＰＭＯＳトランジスタＱ１１のゲートＧ、及びＰＭＯＳトランジスタＱ１２のゲートＧに接続される。ＰＭＯＳトランジスタＱ１１のソースＳ、ＰＭＯＳトランジスタＱ１１のバックゲート、ＰＭＯＳトランジスタＱ１２のソースＳ、及びＰＭＯＳトランジスタＱ１２のバックゲートは、電源端子ＶＤＤに接続される。ＰＭＯＳトランジスタＱ１２のドレインＤは、ＮＭＯＳトランジスタＱ１３のドレインＤ、第１キャパシタＣ１０の一端、及びコンパレータＣＭＰ１の非反転入力端子（＋）に接続される。ＮＭＯＳトランジスタＱ１３のソースＳ、及びバックゲートは、接地電位ＧＮＤに接続される。コンパレータＣＭＰ１の非反転入力端子（＋）には、第１キャパシタＣ１０に生じた鋸歯状波信号Ｖｓａｗが入力される。コンパレータＣＭＰ１の出力からはクロック信号ＣＬＫが出力される。

ＰＭＯＳトランジスタＱ１１，Ｑ１２及びＱ１３によりカレントミラー回路が構成される。カレントミラー回路の入力側はＮＭＯＳトランジスタＱ１０のドレインＤに接続される。ＮＭＯＳトランジスタＱ１３を定電流で駆動することもできるため、本発明では、ＮＭＯＳトランジスタＱ１３は、カレントミラー回路の一部である。したがって、上記構成のカレントミラー回路は、第１キャパシタＣ１０に充電電流を供給し、放電電流を接地電位ＧＮＤに引き込むように構成される。本発明の一実施の形態では、ＰＭＯＳトランジスタＱ１２を介して第１キャパシタＣ１０に充電電流Ｉｃが供給される。ＮＭＯＳトランジスタＱ１３は、キャパシタＣ１０に蓄積された電荷を接地電位ＧＮＤに放電させるために用いられる。ＮＭＯＳトランジスタＱ１３のゲートＧに印加されるクロック信号ＣＬＫがローレベルである場合にはＮＭＯＳトランジスタＱ１３はオフであり、ハイレベルである場合にはＮＭＯＳトランジスタＱ１３はオンである。ＮＭＯＳトランジスタＱ１３がオンである場合には、第１キャパシタＣ１０に蓄積された電荷が放電電流Ｉｄとして放電される。第１キャパシタＣ１０の充放電の繰り返しによって、第１キャパシタＣ１０には第１三角波信号Ｖｓａｗが生成される。

図２に示した発振器１０ａは、第１キャパシタＣ１０を電流で充電させ、クロック信号ＣＬＫがハイレベルである比較的短い時間で第１キャパシタＣ１０に蓄積された電荷を接地電位ＧＮＤに放電させ鋸歯状波Ｖｓａｗを生成している。なお、こうした回路構成とは別に発振器１０ａに、例えば、インバータや差動増幅器をリング状に接続したいわゆるリングオシレータが用いられてもよい。リングオシレータを構成するインバータや差動増幅器の各回路素子の接続経路に抵抗及びキャパシタが接続され、これらの回路素子に流れる電流が調整されることにより発振周波数が調整されるようにしてもよい。

Ｆ−Ｖ変換回路２０ａは、鋸歯状波Ｖｓａｗの発振周波数ｆｏｓｃに比例した直流電圧を生成するために用いられる。Ｆ−Ｖ変換回路２０ａは、第２コンパレータＣＭＰ２０、ＣＭＯＳインバータ、第１定電流回路、第２定電流回路、及び第２キャパシタＣ２０で構成される。第２キャパシタＣ２０が接続されたノードＮ２０がＦ−Ｖ変換回路２０ａの出力になり、ノードＮ２０から平滑された平滑電圧Ｖ２０が生成される。

第２コンパレータＣＭＰ２０は、Ｆ−Ｖ変換回路２０ａの入力段として用いられる。第２コンパレータＣＭＰ２０は、発振器１０ａで生成された鋸歯状波信号Ｖｓａｗをデューティ比５０％の矩形波信号に整形するために用いられる。第２コンパレータＣＭＰ２０の非反転入力端子（＋）には鋸歯状波信号Ｖｓａｗが印加される。第２コンパレータＣＭＰ２０の反転入力端子（−）には参照電圧Ｖｒｅｆ５が印加される。参照電圧Ｖｒｅｆ５の高さは第１コンパレータＣＭＰ１の反転入力端子（−）に印加される参照電圧Ｖｒｅｆ１０の高さの半分（１／２）に設定される。例えば、参照電圧Ｖｒｅｆ１０が１Ｖであるとすると、参照電圧Ｖｒｅｆ５は０．５Ｖに設定される。これによって、デューティ比が５０％の矩形波信号Ｖｐ２が第２コンパレータ２０から出力される。デューティ比５０％の矩形波信号Ｖｐ２は、周波数を電圧に変換するいわゆるＦ−Ｖ変換回路として有用であり、第２キャパシタＣ２０の充電時間及び放電時間を同じとして脈流成分の少ない平滑電圧Ｖ２０を生成するために有用となる。

ＰＭＯＳトランジスタＱ２２とＮＭＯＳトランジスタＱ２３とでＣＭＯＳインバータが構成される。ＰＭＯＳトランジスタＱ２２のゲートＧとＮＭＯＳトランジスタＱ２３のゲートＧは、共通に接続され、第２コンパレータＣＭＰ２０の出力に接続される。デューティ比５０％の矩形波信号Ｖｐ２が第２コンパレータＣＭＰ２０からＰＭＯＳトランジスタＱ２２のゲートＧとＮＭＯＳトランジスタＱ２３のゲートＧに供給される。

ＰＭＯＳトランジスタＱ２２ドレインＤとＮＭＯＳトランジスタＱ２３のドレインＤは、共通に接続され、ＣＭＯＳインバータの出力及びＦ−Ｖ変換回路２０ａの出力を構成する。ＰＭＯＳトランジスタＱ２２ドレインＤとＮＭＯＳトランジスタＱ２３のドレインＤは、ノードＮ２０に接続される。キャパシタＣ２０は、ノードＮ２０と接地電位ＧＮＤとの間に接続される。

第１定電流回路は、ＰＭＯＳトランジスタＱ２０、Ｑ２１、及び定電流源ＣＣ２０で構成される。第１定電流回路は、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタＱ２２の負荷として用いられる。第１定電流回路は、電源端子ＶＤＤに接続される。第１定電流回路は、ＰＭＯＳトランジスタＱ２２がオンした際に第２キャパシタＣ２０に定電流ｉｃｃ２０を供給する。ＰＭＯＳトランジスタＱ２１のソースＳは高電位ＶＤＤに接続される。ＰＭＯＳトランジスタＱ２１のゲートＧは、ＰＭＯＳトランジスタＱ２０のゲートＧ及びＰＭＯＳトランジスタＱ２０のドレインＤに接続される。さらに、ＰＭＯＳトランジスタＱ２０のゲートＧとドレインＤとの共通接続点と接地電位ＧＮＤとの間に第１定電流源ＣＣ２０が接続される。

第２定電流回路は、ＮＭＯＳトランジスタＱ２４、Ｑ２５、及び定電流源ＣＣ２１で構成される。第２定電流回路は、ＣＭＯＳインバータを構成するＮＭＯＳトランジスタＱ２３の負荷として用いられる。第２定電流回路は接地電位ＧＮＤに接続される。第２定電流回路は、ＮＭＯＳトランジスタＱ２３がオンした際に第２キャパシタＣ２０に蓄積された電荷を定電流ｉｃｃ２１で接地電位ＧＮＤに放電させる。定電流ｉｃｃ２１と定電流ｉｃｃ２０とは同じ大きさに設定される。これによって、第２キャパシタＣ２０の充電時間と放電時間とは同じ時間に設定され、脈流分が抑えられた平滑電圧Ｖ２０がノードＮ２０に生成される。ＮＭＯＳトランジスタＱ２３のソースＳは、ＮＭＯＳトランジスタＱ２４のドレインＤに接続される。ＮＭＯＳトランジスタＱ２４のゲートＧは、ＮＭＯＳトランジスタＱ２５のゲートＧ及びＮＭＯＳトランジスタＱ２５のドレインＤに接続される。さらに、ＮＭＯＳトランジスタＱ２５のゲートＧとドレインＤとの共通接続点と電源端子ＶＤＤとの間に第２定電流源ＣＣ２１が接続される。

なお、ＰＭＯＳトランジスタＱ２０〜Ｑ２２のバックゲートは電源端子ＶＤＤに接続される。ＮＭＯＳトランジスタＱ２３〜Ｑ２５のバックゲートは接地電位ＧＮＤに接続される。

ウインドウコンパレータ３０ａは、アップダウンカウンタＵＤの第１端子及び第２端子に接続され、Ｆ−Ｖ変換回路２０ａからの平滑電圧Ｖ２０に応じて、ハイレベル又はローレベルのコンパレータ出力信号Ｖ３０及び信号Ｖ３１をそれぞれ生成し、アップダウンカウンタＵＤの第１端子及び第２端子にそれぞれ出力する。コンパレータ出力信号Ｖ３０及び信号Ｖ３１は、平滑電圧Ｖ２０が一定範囲よりも高いか、一定範囲内にあるか、又は一定範囲よりも低いかを示す。ウインドウコンパレータ３０ａは、コンパレータＣＭＰ３０，ＣＭＰ３１、及び抵抗Ｒ３０〜Ｒ３２を含む。

ウインドウコンパレータ３０ａの抵抗Ｒ３０〜Ｒ３２は、電源端子ＶＤＤと接地電位ＧＮＤとの間に直列に接続される。コンパレータＣＭＰ３０の反転入力端子（−）、及びコンパレータＣＭＰ３１の非反転入力端子（＋）は、ノードＮ２０に接続される。コンパレータＣＭＰ３０の反転入力端子（−）、及びコンパレータＣＭＰ３１の非反転入力端子（＋）には、Ｆ−Ｖ変換回路２０ａからノードＮ２０を介して平滑電圧Ｖ２０が入力される。コンパレータＣＭＰ３０の非反転入力端子（＋）は、抵抗Ｒ３０と抵抗Ｒ３１との間に接続され第１比較電圧ＶＨが印加される。コンパレータＣＭＰ３１の反転入力端子（−）は、抵抗Ｒ３１と抵抗Ｒ３２との間に接続され第２比較電圧ＶＬが印加される。

平滑電圧Ｖ２０が第２比較電圧ＶＬと第１比較電圧ＶＨとの間にある場合には、コンパレータＣＭＰ３０，ＣＭＰ３１からそれぞれ出力される信号は、初期状態のレベルから変化しない。平滑電圧Ｖ２０が第２比較電圧ＶＬを下回った場合（Ｖ２０＜ＶＬ）及び第１比較電圧を上回った場合（Ｖ２０＞ＶＨ）には、初期状態のレベルとは異なるレベルの信号が出力される。第２比較電圧ＶＬと第１比較電圧ＶＨは、許容範囲の発振周波数ｆｏｓｃでの平滑電圧Ｖ２０の高さに応じて決められる。第２比較電圧ＶＬ及び第１比較電圧ＶＨは、例えば、１Ｖを標準としてそれぞれ０．９５Ｖ、１．０５Ｖになるよう構成される。すなわち、この場合、第２比較電圧ＶＬと第１比較電圧ＶＨとによる範囲が±０．０５Ｖに設定される。

コンパレータＣＭＰ３０の出力端子は、アップダウンカウンタＵＤの第１端子に接続される。コンパレータＣＭＰ３１の出力端子は、アップダウンカウンタＵＤの第２端子に接続される。コンパレータＣＭＰ３０は、コンパレータ出力信号Ｖ３０を出力する。コンパレータＣＭＰ３１は、信号Ｖ３１を出力する。

アップダウンカウンタＵＤは、デコーダＤＥＣに接続され、あらかじめ設定された初期の計数値を記憶し、記憶した計数値に応じてアップダウンカウンタ出力信号ＶＵＤを生成し、デコーダＤＥＣに出力する。アップダウンカウンタＵＤの計数値は、ウインドウコンパレータ３０から出力されるコンパレータ出力信号Ｖ３０及び信号Ｖ３１に基づいて更新される。アップダウンカウンタＵＤは、第３端子に入力されるクロックＣＬＫに同期して、計数値を１つ増減させる。アップダウンカウンタＵＤは、例えば、第１端子にハイレベルのコンパレータ出力信号Ｖ３０が入力されると記憶している計数値を１つ増加させ、第２端子にハイレベルの信号Ｖ３１が入力されると記憶している計数値を１つ減少させる。すなわち、電圧Ｖ２０が一定範囲よりも低い場合には、アップダウンカウンタＵＤは、クロックＣＬＫに同期して計数値を１つ増加させる。平滑電圧Ｖ２０が一定範囲よりも高い場合には、アップダウンカウンタＵＤは、クロックＣＬＫに同期して計数値を１つ減少させる。平滑電圧Ｖ２０が一定範囲内にある場合には、アップダウンカウンタＵＤは、計数値を維持する。

デコーダＤＥＣは、ラダー抵抗回路４０ａに接続され、アップダウンカウンタＵＤからのアップダウンカウンタ出力信号ＶＵＤに応じて、例えば、４つの信号ＤＶ４０〜４３を生成し、ラダー抵抗回路４０ａに出力する。

ラダー抵抗回路４０は、発振器１０に接続され、デコーダＤＥＣからのデコーダ出力信号ＶＤ４０〜４３に応じてラダー抵抗回路４０内の抵抗値を調整する。これにより、発振器１０から出力される鋸歯状波信号Ｖｓａｗの発振周波数ｆｏｓｃが調整される。

ラダー抵抗回路４０ａの合成抵抗値は、デコーダＤＥＣからのデコーダ出力信号ＶＤ４０〜４３に応じて調整される。合成抵抗値が調整されると発振器１０に流す電流Ｉｏｓｃが調整される。これによって発振器１０ａから出力される鋸歯状信号Ｖｓａｗの発振周波数ｆｏｓｃが調整される。例えば、ラダー抵抗回路４０ａの合成抵抗値が大きくなる方向に調整された場合には、発振器１０に流れる電流Ｉｏｓｃが減少するため、鋸歯状信号Ｖｓａｗの周波数ｆｏｓｃは低くなる。一方、ラダー抵抗回路４０ａの合成抵抗値が小さくなる方向に調整された場合には、発振器１０に流れる電流Ｉｏｓｃが増加するため、鋸歯状信号Ｖｓａｗの周波数ｆｏｓｃは高くなる。図２の自動調整発振器では、ラダー抵抗回路４０ａは、例えば、５つの抵抗Ｒ４０〜Ｒ４４、４つのスイッチＳ４０〜Ｓ４３を含む。スイッチＳ４０〜Ｓ４３は、例えば、ＭＯＳトランジスタ、バイポーラトランジスタ等で構成される。

ラダー抵抗回路４０ａの抵抗Ｒ４０〜Ｒ４４は、ノードＮ１０と接地電位ＧＮＤとの間に直列又は並列に接続される。抵抗Ｒ４０〜Ｒ４４は本書ではラダー抵抗と称する。スイッチＳ４０は、抵抗Ｒ４１と並列に接続される。スイッチＳ４１は、抵抗Ｒ４２と並列に接続される。スイッチＳ４２は、抵抗Ｒ４３と並列に接続される。スイッチＳ４３は、抵抗Ｒ４４と並列に接続される。スイッチＳ４０〜Ｓ４３は、それぞれ、デコーダＤＥＣからのデコーダ出力信号ＶＤ４０〜ＶＤ４３によりオンオフが定まる。なお、図２ではスイッチＳ４０及びＳ４１が“開”でスイッチＳ４２及びＳ４３が“閉”の状態を示した。したがって、この時のラダー抵抗回路４０ａの合成抵抗値は、（Ｒ４０＋Ｒ４１＋Ｒ４２）となる。なお、スイッチＳ４０〜Ｓ４４が全て“閉”の状態の時に合成抵抗値が最小（Ｒ４０）となる。スイッチＳ４０〜Ｓ４４が全て“開”の状態である時に合成抵抗値が最大（Ｒ４０＋Ｒ４１＋Ｒ４２＋Ｒ４３＋Ｒ４４）となる。なお、合成抵抗値がＲ４０であるときに電流Ｉｏｓｃは最大となり、発振周波数ｆｏｓｃは最も高くなる。同様に合成抵抗値が（Ｒ４０＋Ｒ４１＋Ｒ４２＋Ｒ４３＋Ｒ４４）であるときに電流Ｉｏｓｃは最小となり、発振周波数Ｉｏｓｃは最も低くなる。

制御回路５０ａは、出力段６０ａに接続され、発振器１０ａから出力された鋸歯状波信号Ｖｓａｗに応じて制御信号Ｖ５０，Ｖ５１を生成し、出力段６０ａに出力する。制御回路５０ａは、フリップフロップＦＦ、制御部ＤＲＶ５０、ドライバＤＲ５０、ＤＲ５１等を含む。

フリップフロップＦＦのセット端子Ｓには、第１コンパレータＣＭＰ１からクロック信号ＣＬＫが印加される。フリップフロップＦＦのリセット端子Ｒには、例えば、後段スイッチング電源のインダクタＬ６０に流れるピーク電流を検知した電圧Ｖｐが印加される。フリップフロップＦＦの出力Ｑからは、分周された信号が出力される。

制御回路５０ａの制御部ＤＲＶ５０の入力端子は、フリップフロップＦＦの出力に接続される。制御部ＤＲＶ５０ａの第１端子は、ドライバＤＲ５０の入力端子に接続される。制御部ＤＲＶ５１の第２端子は、ドライバＤＲ５１の入力端子に接続される。ドライバＤＲ５０は、制御信号Ｖ５０を出力する。ドライバＤＲ５１は、制御信号Ｖ５１を出力する。

出力段６０ａは、制御回路５０ａからの制御信号Ｖ５０及びＶ５１により制御され、入力端子ＩＮに供給される入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成する。出力段６０ａは、ＰＭＯＳトランジスタＱ６０、ＮＭＯＳトランジスタＱ６１、インダクタＬ６０、平滑キャパシタＣ６０等を含む。

出力段６０ａのＰＭＯＳトランジスタＱ６０のゲートＧは、制御回路５０ａのドライバＤＲ５０の出力端子に接続される。ＮＭＯＳトランジスタＱ６１のゲートＧは、制御回路５０のドライバＤＲ５１の出力端子に接続される。ＰＭＯＳトランジスタＱ６０のソースＳは、入力端子ＩＮに接続される。入力端子ＩＮには入力電圧Ｖｉｎが印加される。ＰＭＯＳトランジスタＱ６０のドレインＤは、ＮＭＯＳトランジスタＱ６１のドレインＤに接続される。ＮＭＯＳトランジスタＱ６１のソースＳは、接地電位ＧＮＤに接続される。インダクタＬ６０は、ＰＭＯＳトランジスタＱ６０及びＮＭＯＳトランジスタＱ６１の共通接続点と出力端子ＯＵＴとの間に接続され、スイッチングトランジスタであるＰＭＯＳトランジスタＱ６０から電流が供給される。出力端子ＯＵＴと接地電位ＧＮＤとの間に平滑キャパシタＣ６０が接続される。出力端子ＯＵＴには直流電圧としての出力電圧Ｖｏｕｔが出力される。なお、ＰＭＯＳトランジスタＱ６０はスイッチングトランジスタと称される。ＮＭＯＳトランジスタＱ６１は、同期整流トランジスタと称される。

ＰＭＯＳトランジスタＱ６０及びＮＭＯＳトランジスタＱ６１は、制御回路５０ａにより相補的に駆動され、入力端子ＩＮの入力電圧Ｖｉｎから出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔを出力端子ＯＵＴに出力する。出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより低い。入力電圧Ｖｉｎは、例えば、２．５Ｖから１００Ｖである。出力電圧Ｖｏｕｔは、例えば、０．６Ｖから４０Ｖである。

なお、相補的とは、ＰＭＯＳトランジスタＱ６０及びＮＭＯＳトランジスタＱ６１のオンオフ状態が完全に逆転している場合のほか、貫通電流防止の観点からＰＭＯＳトランジスタＱ６０及びＮＭＯＳトランジスタＱ６１のオンオフ状態の遷移タイミングに所定の遅延、すなわちデッドタイムが与えられている場合をも含むものとする。

なお、ＰＭＯＳトランジスタＱ６０及びＮＭＯＳトランジスタＱ６１は共にＮＭＯＳトランジスタで構成されてもよい。この場合には、図示しないダイオード及び図示しないキャパシタを含むブートストラップ回路が用いられる。ブートストラップ回路によってスイッチングトランジスタが確実にオンする。さらに、ＰＭＯＳトランジスタＱ６０及びＮＭＯＳトランジスタＱ６１は、ＭＯＳトランジスタに代えてバイポーラトランジスタが用いられてもよい。

なお、出力端子ＯＵＴは、負荷９０に接続される。負荷９０は、例えば、ＣＰＵ、ＭＰＵ、センサ、モータ等である。また出力端子ＯＵＴと接地端子ＧＮＤとの間には抵抗Ｒ６０とＲ６１とが直列に接続される。これらの抵抗の共通接続点には、帰還電圧Ｖｆｂが生成される。帰還電圧Ｖｆｂは図示しない誤差増幅器に印加されている。誤差増幅器はスイッチング電源で用いられる回路部である。

図２の本発明の実施の形態に係る自動調整発振器１ａを用いたスイッチング電源は、出力段６０ａは降圧型同期整流方式で構成されているがこれに限られない。出力段６０ａの回路接続により、例えば、昇圧型ＤＣ／ＤＣコンバータ、昇降圧型のＤＣ／ＤＣコンバータ等が構成されてもよい。また、図２には同期整流型のスイッチング電源が例示されているが、非同期整流型のスイッチング電源が用いられてもよい。また、図２には、降圧型のスイッチング電源が例示されているが、昇圧型のスイッチング電源又は降圧型と昇圧型とを切替えるタイプのスイッチング電源に用いられてもよい。

従来のスイッチング電源は、周波数の偏移に極めて少ないクロック信号を発生する発振器が必要となりコスト的に高価となる。しかし、本発明に係るスイッチング電源は、自動調整発振器１ａ、制御回路５０ａ、及び出力段６０ａで構成される。このように、本発明に係るスイッチング電源では、比較的回路構成が簡便な自動調整発振器１ａが用いられるのでスイッチング電源の廉価が図られる。

なお、パルス幅変調（ＰＷＭ）方式及びパルス周波数変調（ＰＦＭ）方式等のスイッチング電源では、発振器が必要とされる。こうしたスイッチング電源では、発振周波数の偏移が許容範囲内である必要がある。そのため、本発明に係る比較的簡便な自動調整発振器によると、このような課題の解決が実現される。

図３は、図２に示した主な回路点に表われる信号波形のタイミングチャートを示す。なお、図３（ａ）〜（ｉ）の共通事項として３つの発振周波数が示されている。発振周波数ｆｔｙｐは、鋸歯状波信号Ｖｓａｗの発振周波数が標準の場合を示し、時刻ｔ０〜ｔ１の区間及び時刻ｔ２〜ｔ３の区間で発生している。発振周波数ｆｌは、鋸歯状波信号Ｖｓａｗの発振周波数が標準よりも低くなった場合を示し、時刻ｔ１〜ｔ２の区間で発生している。発振周波数ｆｈは、鋸歯状波信号Ｖｓａｗの発振周波数が標準よりも高くなった場合を示し、時刻ｔ３以降の区間で発生している。時刻はｔ０からｔ１、ｔ２、ｔ３と順に進むが、図３は模式的に表したものであり、発振周波数ｆｏｓｃが時間の経過と共に、ｆｔｙｐ→ｆｌ→ｆｔｙｐ→ｆｈの順序で偏移するものではない。したがって、例えば、発振周波数ｆｏｓｃは、ｆｔｙｐ→ｆｈ→→ｆｔｙｐ→ｆｌに偏移する場合もあり、ｆｔｙｐ→ｆｌ→ｆｔｙｐ→ｆｌに偏移する場合もある。

図３（ａ）は、図２の第１キャパシタＣ１０に生成される鋸歯状波信号Ｖｓａｗを示す。鋸歯状波信号Ｖｓａｗは時刻ｔ０〜ｔ１の区間では、標準の発振周波数ｆｔｙｐに維持されている。発振周波数ｆｔｙｐは、時刻ｔ１で発振周波数が減少し、その発振周波数がｆｌで示され、この状態は時刻ｔ２まで続いている。時刻ｔ２〜ｔ３の区間では、発振周波数が増加し、標準の発振周波数ｆｔｙｐに調整されている。時刻ｔ３以降は、発振周波数が増加し、その発振周波数がｆｈで示されている。なお、発振周波数ｆｌ及び周波数がｆｈは許容される標準の発振周波数ｆｔｙｐから逸脱し、発振周波数の調整が必要な領域である。また、図示はしていないが、時刻ｔ３以降も発振周波数が所定の範囲からずれた場合であっても、発振周波数が標準であるｆｔｙｐに調整される。

図３（ｂ）は、第１コンパレータＣＭＰ１の出力すなわちノードＮ１に生じるクロック信号ＣＬＫを示す。クロック信号ＣＬＫは、発振周波数がｆｔｙｐであってもｆｌであっても、またｆｈであっても同じパルス幅となる。すなわち、時刻ｔ０からｔ３の区間及び時刻ｔ３以降においてクロック信号ＣＬＫのパルス幅は同じである。

図３（ｃ）は、第２コンパレータＣＭＰ２０から出力される矩形波信号Ｖｐ２を示す。矩形波信号Ｖｐ２はデューティ比が５０％のパルス信号である。デューティ比５０％の矩形波信号Ｖｐ２は上述のように第２コンパレータＣＭＰ２０の反転入力端子（−）に印加される参照電圧Ｖｒｅｆ５を第１コンパレータＣＭＰ１の反転入力端子（−）に印加される参照電圧Ｖｒｅｆ１０の１／２に設定することで生成される。矩形波信号Ｖｐ２のデューティ比は、発振周波数ｆｏｓｃの高さに関わらず常に５０％に設定される。

図３（ｄ）は、Ｆ−Ｖコンバータ２０ａの出力すなわちノードＮ２０に生じる平滑電圧Ｖ２０を示す。平滑電圧Ｖ２０は、発振周波数ｆｏｓｃに比例した電圧となる。発振周波数ｆｏｓｃが標準であるｆｔｙｐの区間では平滑電圧Ｖ２０ｔｙｐとなり、低い周波数であるｆｌの区間では平滑電圧Ｖ２０ｔｙｐよりも低い平滑電圧Ｖ２０ｌとなる。標準よりも高い周波数であるｆｈの区間では標準の周波数である平滑電圧Ｖ２０ｔｙｐよりも高い平滑電圧Ｖ２０ｈとなる。平滑電圧Ｖ２０ｈと平滑電圧Ｖ２０ｌとの差は制御範囲電圧Ｖａとして示す。制御範囲電圧Ｖａは前述のウインドウコンパレータ３０ａに印加される第１比較電圧ＶＨと第２比較電圧ＶＬとの差（ＶＨ−ＶＬ）とほぼ等しくなる。

図３（ｅ）は、ウインドウコンパレータ３０ａを構成したコンパレータＣＭＰ３０の出力に生じるコンパレータ出力信号Ｖ３０を示す。コンパレータ出力信号Ｖ３０は、発振周波数ｆｏｓｃが増加し、平滑電圧Ｖ２０が第１比較電圧ＶＨを上回ったときにハイレベルＨからローレベルＬに遷移する。一方、発振周波数ｆｏｓｃが減少し、平滑電圧Ｖ２０が第１比較電圧ＶＨを下回ったときにローレベルＬからハイレベルＨに遷移する。なお、平滑電圧Ｖ２０は、発振周波数ｆｈの区間すなわち時刻ｔ３以降に第１比較電圧ＶＨを上回る。一方、平滑電圧Ｖ２０は、発振周波数ｆｌの区間すなわち時刻ｔ１〜ｔ２の区間に第２比較電圧ＶＬを下回る。

図３（ｆ）は、ウインドウコンパレータ３０ａを構成したコンパレータＣＭＰ３１の出力に生じるコンパレータ出力信号Ｖ３１を示す。コンパレータ出力信号Ｖ３１は、発振周波数ｆｏｓｃが増加し、平滑電圧Ｖ２０が第２比較電圧ＶＬを上回ったときにローレベルＬからハイレベルＨに遷移する。一方、発振周波数ｆｏｓｃが減少し、平滑電圧Ｖ２０が第２比較電圧ＶＬを下回ったときにハイレベルＨからローレベルＬに遷移する。なお、平滑電圧Ｖ２０は、平滑電圧Ｖ２０は、発振周波数ｆｈの区間すなわち時刻ｔ３以降に第２比較電圧ＶＬを下回る。一方、発振周波数ｆｌの区間すなわち時刻ｔ１〜ｔ２の区間に第２比較電圧ＶＬを上回る。

図３（ｇ）は、デコーダＤＥＣから出力されるデコーダ出力信号ＶＤ４０〜４３を作図上及び説明の便宜上ＢＣＤコードで表したものである。例えば、発振周波数が標準であるｆｔｙｐの区間はＢＣＤコード［００１１］で、発振周波数が標準よりも低いｆｌの区間はＢＣＤコード［０１１１］で、発振周波数が標準よりも高いｆｈの区間はＢＣＤコード［０００１］で、それぞれ表している。なお、アップダウンカウンタＵＤは、時刻ｔ１で発振周波数が標準であるｆｔｙｐから減少しても時刻ｔ１のタイミングでは平滑電圧Ｖ２０の変化を検出できない可能性があるため、時刻ｔ１と時刻ｔ２との間である時刻ｔ１ａにアップダウンカウンタ出力信号ＶＵＤが変化するよう構成される。同様に、アップダウンカウンタＵＤは、時刻ｔ２で発振周波数がｆｌからｆｔｙｐに増加しても時刻ｔ２のタイミングでは平滑電圧Ｖ２０の変化を検出できない可能性があるため、時刻ｔ２と時刻ｔ３との間である時刻ｔ２ａにアップダウンカウンタ出力信号ＶＵＤが変化するよう構成される。同様に、アップダウンカウンタＵＤは、時刻ｔ３で発振周波数がｆｔｙｐからｆｈに増加しても時刻ｔ３のタイミングでは平滑電圧Ｖ２０の変化を検出できない可能性があるため、時刻ｔ３以降である時刻ｔ３ａにアップダウンカウンタ出力信号ＶＵＤが変化するよう構成される。なお、時刻ｔ１ａ、ｔ２ａ及びｔ３ａは、図３（ｂ）に示したアップダウンカウンタＵＤに入力されるクロック信号ＣＬＫのタイミングである。すなわち、コンパレータ出力信号Ｖ３０及びＶ３１の変化はクロック信号ＣＬＫによってサンプリングされている。

図３（ｈ）は、図１に示したスイッチＳ４０〜Ｓ４３の開閉状態を例示している。発振周波数が標準であるｆｔｙｐ（時刻ｔ０〜ｔ１及び時刻ｔ２〜ｔ３）でのスイッチＳ４０，Ｓ４１，Ｓ４２及びＳ４３は、それぞれ、開，開，閉及び閉であることをそれぞれ示す。発振周波数が標準よりも低いｆｌ（時刻ｔ１〜ｔ２）でのスイッチＳ４０，Ｓ４１，Ｓ４２及びＳ４３は、それぞれ、開，閉，閉及び閉であることをそれぞれ示す。また、発振周波数が標準よりも高いｆｈ（時刻ｔ３以降）でのスイッチＳ４０，Ｓ４１，Ｓ４２及びＳ４３は、それぞれ、開，開，開及び閉であることをそれぞれ示す。なお、各スイッチが「開」であるときにそのスイッチと並列に接続される抵抗が合成抵抗値として加わり、「閉」であるときにそのスイッチと並列に接続される抵抗がショートされ合成抵抗値から除外される。なお、図２に示したスイッチＳ４０，Ｓ４１，Ｓ４２及びＳ４３は、それぞれ開，開，閉及び閉の状態を示している。また、図示はしていないが、時刻ｔ３以降も発振周波数が所定の範囲からずれた場合には、上記のように合成抵抗値が調整されることにより、発振周波数が標準であるｆｔｙｐに調整される。

図３（ｉ）は、図３（ｈ）に示したスイッチＳ４０〜Ｓ４３の開閉状態に応じて、図２に示したラダー抵抗回路４０ａの合成抵抗値に関わってくる抵抗を示す。発振周波数が標準であるｆｔｙｐ（時刻ｔ０〜ｔ１及び時刻ｔ２〜ｔ３）では、抵抗Ｒ４０，Ｒ４１及びＲ４２の直列接続体が合成抵抗値として関わる。発振周波数が標準よりも低いｆｌ（時刻ｔ１〜ｔ２）では、抵抗Ｒ４０及びＲ４１の直列接続体が合成抵抗値として関わる。発振周波数が標準よりも高いｆＨ（時刻ｔ３以降）では、抵抗Ｒ４０，Ｒ４１，Ｒ４２及びＲ４３の直列接続体が合成抵抗値として関わる。

本発明は、電源回路等のように発振回路を有する半導体装置全般に利用することがでる。そのため、本発明は、産業上の利用可能性は高い。

１，１ａ 自動調整発振器
１０，１０ａ 発振器
２０，２０ａ Ｆ−Ｖ変換回路
３０，３０ａ ウインドウコンパレータ
４０，４０ａ ラダー抵抗回路
５０，５０ａ 制御回路
６０，６０ａ 出力段
１００，１００ａ 半導体装置
ＡＭＰ１０ アンプ
Ｃ１０ 第１キャパシタ
Ｃ２０ 第２キャパシタ
Ｃ６０ 平滑キャパシタ
ＣＣ２０，ＣＣ２１ 定電流源
ＣＬＫ クロック信号
ＣＭＰ１ 第２電圧コンパレータ
ＣＭＰ２０ 第１電圧コンパレータ
ＣＭＰ３０ 第１比較コンパレータ
ＣＭＰ３１ 第２比較コンパレータ
Ｄ ドレイン
ＤＥＣ デコーダ
ＤＲ５０，ＤＲ５１ ドライバ
ＤＲＶ５０ 制御部
ｆｏｓｃ 発振周波数
Ｇ ゲート
ＧＮＤ 接地電位
ＩＮ 入力端子
ｉｃｃ２０，ｉｃｃ２１ 定電流
Ｉｃ 充電電流
Ｉｄ 放電電流
ｉｄｓ ドレイン電流
Ｉｏｓｃ 電流
Ｌ６０ インダクタ
Ｎ１，Ｎ１０，Ｎ２０ ノード
ＯＵＴ 出力端子
Ｑ１０，Ｑ１３，Ｑ２３〜Ｑ２５，Ｑ６１ ＮＭＯＳトランジスタ
Ｑ１１，Ｑ１２，Ｑ２０〜Ｑ２２，Ｑ６０ ＰＭＯＳトランジスタ
Ｒ３０〜Ｒ３２，Ｒ４０〜Ｒ４４，Ｒ６０，Ｒ６１ 抵抗
Ｒ９０ 負荷
Ｓ ソース
Ｓ４０〜Ｓ４３ スイッチ
ＵＤ アップダウンカウンタ
Ｖ２０ 平滑電圧
Ｖ３０，Ｖ３１ コンパレータ出力信号
ＶＤ４０〜ＶＤ４３ デコーダ出力信号
ＶＵＤ アップダウンカウンタ出力信号
Ｖ５０，Ｖ５１ 制御信号
ＶＤＤ 電源端子
Ｖｉｎ 入力電圧
Ｖｆｂ 帰還電圧
Ｖｐ 電圧
Ｖｐ２ 矩形波信号
Ｖｒｅｆ１， Ｖｒｅｆ５，Ｖｒｅｆ１０ 参照電圧
Ｖｓａｗ 鋸歯状波信号
Ｖｏｕｔ 出力電圧
ＶＨ 第１比較電圧
ＶＬ 第２比較電圧

Claims (21)

1. 電流制御によりその発振周波数が制御される発振器と、
   前記発振器から出力された発振信号の発振周波数に比例した平滑電圧を生成するＦ−Ｖ変換回路と、
   前記Ｆ−Ｖ変換回路から出力された前記平滑電圧を２つの比較電圧と比較するウインドウコンパレータと、
   前記ウインドウコンパレータから出力されたコンパレータ出力信号に基づき動作するアップダウンカウンタと、
   前記アップダウンカウンタのアップダウンカウンタ出力信号をデコードするデコーダ回路と、を備え、
   前記デコーダ回路のデコーダ出力信号により、前記電流制御が行われ、前記発振器出力された前記発振信号の前記発振周波数が調整される自動調整発振器。
2. 前記発振器は、少なくとも第１キャパシタを含み、
   前記第１キャパシタへの充電電流又は前記第１キャパシタからの放電電流が制御されることにより前記発振周波数が調整される、請求項１に記載の自動調整発振器。
3. カレントミラー回路をさらに含み、
   前記キャパシタへの前記充電電流又は前記第１キャパシタからの前記放電電流は、前記カレントミラー回路で生成された電流である、請求項２に記載の自動調整発振器。
4. 前記充電電流又は前記放電電流は、その一端が定電圧点に接続された定電流設定トランジスタと前記定電圧点に接続され前記定電流トランジスタの主電流が流れるラダー抵抗回路とで作り出される、請求項３に記載の自動調整発振器。
5. 前記ラダー抵抗回路は、複数の抵抗が直列に接続された直列型ラダー抵抗回路又は複数の抵抗が並列に接続された並列型ラダー抵抗回路の少なくとも一方である、請求項４に記載の自動調整発振器。
6. 第１のコンパレータをさらに含み、
   前記充電電流又は前記放電電流と前記第１キャパシタとの協働によって鋸歯状波信号が生成され、前記第１のコンパレータの一方の入力端子に前記鋸前記歯状波信号が与えられ、前記第１のコンパレータの他方の入力端子に第１の参照電圧が与えられることにより前記鋸歯状波信号からクロック信号が生成され、前記クロック信号によって前記第１キャパシタの充電又は放電が行われる、請求項２〜５のいずれか一項に記載の自動調整発振器。
7. 前記Ｆ−Ｖ変換回路は、第２のコンパレータを含み、
   前記第２のコンパレータの一方の入力端子に前記鋸歯状波信号が与えられ、前記第２のコンパレータの他方の入力端子に第２の参照電圧が与えられることにより前記第２のコンパレータからデューティ比が５０％の矩形波信号が出力され、前記矩形波信号に基づく前記平滑電圧が出力される、請求項６に記載の自動調整発振器。
8. 前記第２の参照電圧は、前記第１の参照電圧の１／２の高さである、請求項７に記載の自動調整発振器。
9. 前記アップダウンカウンタは、前記クロック信号に同期して動作する、請求項６〜８のいずれか一項に記載の自動調整発振器。
10. 前記カレントミラー回路は、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタを有し、
    前記第１のトランジスタのゲートとドレインは、共通に接続されて前記定電流トランジスタのドレインに接続され、
    前記第１のトランジスタのソースは、電源端子に接続され、
    前記第２のトランジスタのソース及びゲートは、それぞれ前記電源端子及び前記第１のトランジスタのゲートに接続され、
    前記第３トランジスタのドレイン及びソースは、前記第２のトランジスタのドレイン及び接地電位にそれぞれ接続され、
    前記第３のトランジスタのゲートに前記クロック信号が印加されることにより前記第１キャパシタの充電又は放電が制御される、請求項３〜９のいずれか一項に記載の自動調整発振器。
11. 前記Ｆ−Ｖ変換回路は、
    第１定電流源で動作する第１定電流回路と、
    第２定電流源で動作する第２定電流回路と、を有し、
    前記第１定電流回路の出力と前記第２定電流回路の出力は、共通に接続されて共通接続点に接続され、
    前記共通接続点と接地電位との間に前記平滑電圧を生成するための第２キャパシタが接続され、
    前記第２キャパシタは、前記Ｆ−Ｖ変換回路の出力に接続される、請求項１〜１０のいずれか一項に記載の自動調整発振器。
12. 前記第１定電流源で前記第２キャパシタが充電され、前記第２定電流源によって前記第２キャパシタに蓄積された電荷が放電される、請求項１２に記載の自動調整発振器。
13. 前記第１定電流回路は、ＰＭＯＳトランジスタからなる第１トランジスタ、第２トランジスタ、及び第３トランジスタで構成され、
    前記第２定電流回路は、ＮＭＯＳトランジスタからなる第４トランジスタ、第５トランジスタ、及び第６トランジスタで構成され、
    前記第１トランジスタのゲート、ドレイン及び前記第２トランジスタのゲートは、共通に接続されて第１共通接続点を有し、前記第１共通接続点から接地電位に向かって前記第１定電流が流れ、
    前記第３トランジスタのソースは、前記第２トランジスタのドレインに接続され、前記第４トランジスタのゲート、ドレイン及び前記第５トランジスタのゲートは共通に接続されて第２共通接続点をなし、前記第２共通接続点には電源端子から前記第２定電流が流れ込み、
    前記第６トランジスタのドレインは、前記第３トランジスタのドレインに接続され、
    前記第３トランジスタと前記第６トランジスタのドレイン同士は、共通に接続されて第３共通接続点をなし、前記第３共通接続点が前記Ｆ−Ｖ変換回路の出力である、請求項１１又は１２に記載の自動調整発振器。
14. 前記第３トランジスタのゲートと前記第６トランジスタのゲートとは、共通に接続されて第４共通接続点をなし、前記第４共通接続点に前記第２のコンパレータの出力が接続される、請求項１３に記載の自動調整発振器。
15. 前記第３トランジスタは、ＰＭＯＳトランジスタであり、
    前記第６トランジスタは、ＮＭＯＳトランジスタであって、
    前記第３トランジスタと前記第６トランジスタとでＣＭＯＳインバータが構成される、請求項１３又は１４に記載の自動調整発振器。
16. 前記第３接続点に前記第２キャパシタの第１端子が、接地電位に前記第２キャパシタの第２端子が接続され、
    前記第２キャパシタの前記第１端子に前記第２のコンパレータから出力された前記矩形波信号の周波数の高さに応じた電圧が生成される、請求項１３〜１５のいずれか一項に記載の自動調整発振器。
17. 前記第１定電流源で生成される定電流と前記第２定電流源で生成される定電流は同じ大きさである、請求項１１〜１６のいずれか一項に記載の自動調整発振器。
18. 前記ウインドウコンパレータは、
    第１比較電圧が与えられる第１コンパレータと、
    第２比較電圧が与えられる第２コンパレータと、を有し、
    前記第１コンパレータ及び前記第２コンパレータの前記第１比較電圧及び前記第２比較電圧が与えられない端子同士は共通に接続され、前記第１コンパレータ及び前記第２コンパレータに前記第２キャパシタで生成された前記平滑電圧が与えられ、前記第１コンパレータ及び前記第２コンパレータの出力により前記アップダウンカウンタが制御される、請求項１〜１７のいずれか一項に記載の自動調整発振器。
19. 請求項１〜１８のいずれか一項に記載の自動調整発振器と、
    前記自動調整発振器で生成された信号で制御される駆動回路と、
    前記駆動回路で制御されるスイッチングトランジスタと、
    前記スイッチングトランジスタから電流の供給を受けるインダクタと、
    前記インダクタに蓄積された電磁エネルギーを直流電圧に平滑する平滑キャパシタと、を有する、スイッチング電源。
20. 請求項７〜１８のいずれか一項に記載の自動調整発振器と、
    前記自動調整発振器で生成された信号で制御される駆動回路と、
    前記駆動回路で制御されるスイッチングトランジスタと、
    前記スイッチングトランジスタから電流の供給を受けるインダクタと、
    前記インダクタに蓄積された電磁エネルギーを直流電圧に平滑する平滑キャパシタと、を有し、
    前記駆動回路は、前記第２のコンパレータから出力された前記クロック信号に同期して制御される、スイッチング電源。
21. 電源形式が降圧型及び昇圧型の少なくとも一方を含む、請求項１９又は２０に記載のスイッチング電源。

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