CN113783428B - 一种混合模式升压变换器 - Google Patents

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Abstract

本发明属于集成电路领域与开关电源技术领域，具体涉及一种混合模式升压变换器。本发明的混合升压型变换器结合了开关电容变换器与开关电感变换器，利用飞电容降低开关功率管的电压应力，减小开关节点的电压摆幅，从而减小电感DCR损耗、功率管开关损耗以及电感电流纹波，提高了能量转换效率。同时，混合升降压型变换器能够实现输出电流连续，适用于低压差升压、LED驱动以及快速响应电路。

Description

一种混合模式升压变换器
技术领域
本发明属于集成电路领域与开关电源技术领域，具体涉及一种混合模式升压变换器。
背景技术
随着电源管理芯片的广泛应用，升压变换器作为其中不可或缺的一部分，在电源管理中起着至关重要的作用。然而随着对电源低电压、持久性等性能要求的不断提高，具有更高能量转换效率、更高电压转换比(Conversion Rate，CR)的升压变换器成为广泛关注和迫切需要的焦点。对于传统的DC-DC升压变换器(Conventional Boost Converter，CBC)来说，在高CR情况下，电感电流的纹波较大，而输出电流不连续则进一步增大了电感电流的纹波，造成了大的电感直流电阻(Direct Current Resistance，DCR)损耗，从而难以实现高的能量转换效率。另外，在高CR的情况下，CBC的电感电流的平均值远大于输出电流的平均值，同样产生了大的DCR损耗，降低能量转换效率。同时，CBC中存在功率开关管的电压应力较大的问题，导致了较大的开关能量损耗，进一步降低了升压变换器的能量转换效率。
另一方面，对于低压差升压型应用来说，为了实现减小的CR，需要减小控制信号的占空比，然而由于控制信号产生电路的限制，过小的控制信号占空比在高频应用下难以实现，将会使控制信号产生电路的复杂性急剧增大，增加了信号产生电路的设计难度。因此对于低压差型应用，需要实现在相同CR情况下占空比比CBC大，以此来减小外围电路的复杂度，进而减小芯片的面积。
对于CBC以及大部分现有的开关型升压变换器来说，输出电流的不连续产生了右半平面零点，使得控制电路中的反馈环路难以稳定，也限制了其在LED驱动等方面的应用。
发明内容
本发明的目的在于，提出一种适用于低压差升压以及LED驱动的混合升压变换器，该变换器能够实现输出电流连续，有效减小了电感DCR损耗以及功率开关管电压应力，并提高了能量转换效率。
为实现上述目的，本发明的技术方案为：
一种混合模式升压变换器，其特征在于，包括第一NMOS管MN1、第二NMOS管MN2为、第三NMOS管MN3、飞电容CF、电感L、第一输出电容CO、负载电阻RO、运算放大器、PMOS调整管、第一电阻R1、第二电阻R2、第二输出电容CLDO、第一自举电容CBoot1、第二自举电容CBoot2、电压源VREF、第一驱动模块DRV1、第二驱动模块DRV2、第三驱动模块DRV3、第一电位平移模块LS1、第二电位平移模块LS2、第三电位平移模块LS3、第四电位平移模块LS4、第一PMOS管MSP1、第二PMOS管MSP2、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一与非门NAND1、第二与非门NAND2、第一延时模块DELAY1、第二延时模块DELAY2、第三延时模块DELAY3和第四延时模块DELAY4；
其中，第一NMOS管MN1的源极连接输入电压VIN以及第二NMOS管MN2的漏极，MN1的栅极连接第一驱动模块DRV1输出的第一驱动信号TG1，第一NMOS管MN1的漏极连接电感L的一端和飞电容CF的一端；第二NMOS管MN2的源极连接第三NMOS管的漏极以及飞电容CF的另一端，第二NMOS管MN2的栅极接第二驱动模块DRV2输出的第二驱动信号TG2；第三NMOS管MN3的源极接地，栅极接第三驱动模块DRV3输出的第三驱动信号TG3；电感L的另一端为变换器输出端，并同时与第一输出电容CO和负载电阻RO相连；第一输出电容CO和负载电阻RO的另一端均接地；
运算放大器的反相输入端连接至电压源VREF的正极，同相输入端与第一电阻R1、第二电阻R2的一端相连，运算放大器的输出接至PMOS调整管的栅极；PMOS调整管的源极接输入电压VIN，其漏极与第一电阻R1的另一端、第二输出电容CLDO的一端以及第三驱动模块DRV3的电源端相连；第二电阻R2的另一端、第二输出电容CLDO的另一端以及电压源VREF的负极均接地；
第一驱动模块DRV1的电源端连接第一自举电容CBoot1，第一驱动模块DRV1的地端接输入电压VIN，其输入端连接至第一电位平移模块LS1的输出，第一驱动模块DRV1的输出接至第一NMOS管MN1的栅极；
第二驱动模块DRV2的电源端接第二自举电容CBoot2，第二驱动模块DRV2的地端接第二NMOS管MN2源极，第二驱动模块DRV2的输入端连接至第二电位平移模块LS2的输出，第二驱动模块DRV2的输出接至第二NMOS管MN2的栅极TG2；
第三驱动模块DRV3的电源端连接的PMOS调整管的漏极，第三驱动模块DRV3的地端接地，第三驱动模块DRV3的输入端连接第七反相器INV7的输出端，第三驱动模块DRV3的输出接至第三NMOS管MN3的栅极；
第一电位平移模块LS1的输入电源端连接VDR、输入地端接地、输出电源端接第一驱动模块DRV1的电源端、输出地端接输入电压VIN、输入端连接第七反相器INV7的输出,第一电位平移模块LS1的输出端连接至第一驱动模块DRV1的输入端；
第二电位平移模块LS2的输入电源端接VDR、输入地端接地、输出电源端接第二驱动模块DRV1的电源端、输出地端接第二NMOS管MN2的源极，第二电位平移模块LS2的输入端连接第二反相器INV2的输出端，第二电位平移模块LS2的输出端连接至第二驱动模块DRV2的输入端；
第三电位平移模块LS3的输入电源端连接VDR、输入地端接地、输出电源端接第一驱动模块DRV1的电源端、输出地端接输入电压VIN、输入端连接第三反相器INV3的输出端，第三电位平移模块LS3的输出端连接至第一PMOS管MSP1的栅极；
第四电位平移模块LS4的输入电源端连接VDR、输入地端接地、输出电源端接第二驱动模块DRV1的电源端、输出地端接第二NMOS管MN2的源极，第四电位平移模块LS4的输入端连接第六反相器INV6的输出端，第四电位平移模块LS4的输出端连接至第二PMOS管MSP2的栅极；
第一自举电容CBoot1上极板连接第一驱动模块DRV1的电源端，下极板连接输入电压VIN；
第二自举电容CBoot2上极板连接至第二驱动模块DRV1的电源端，下极板接第二NMOS管MN2的源极；
第一PMOS管MSP1的源极与第一驱动模块DRV1的电源端相连，第一PMOS管MSP1的栅极连接至第三电位平移模块LS3的输出，第一PMOS管MSP1的漏极连接第二驱动模块DRV1的电源端；
第二PMOS管MSP2的源极与第二驱动模块DRV1的电源端相连，第一PMOS管MSP1的栅极接至第四电位平移模块LS4的输出，第一PMOS管MSP1的漏极连接PMOS调整管的漏极；
第一与非门NAND1的一个输入端接PWM信号，其另一个输入端接第一反相器INV1的输出端，第一与非门NAND1的输出端接第一延时模块DELAY1的输入端，第一反相器INV1的输入端接第七反相器INV7的输出端；第一延时模块DELAY1的输出端接第一电容C1的一端和第二延时模块DELAY2的输入端，第一电容C1的另一端接地；第二延时模块DELAY2的输出端接第二电容C2的一端和第二反相器INV2的输入端，第二电容C2的另一端接地；第二反相器INV2的输出端接第三反相器INV3的输入端，第三反相器INV3的输出端接第二与非门NAND2的一个输入端，第二与非门NAND2的另一个输入端接第四反相器INV4的输出端，第四反相器INV4的输入端接PWM信号；第二与非门NAND2的输出端接第五反相器INV5的输入端，第五反相器INV5的输出端接第三延时模块DELAY3的输入端，第三延时模块DELAY3的输出端接第三电容C2的一端和第四延时模块DELAY4的输入端，第三电容C3的另一端接地；第四延时模块DELAY4的输出端接第四电容C4的一端和第六反相器INV6的输入端，第四电容C4的另一端接地；第六反相器INV6的输出接第七反相器INV7的输入端。
本发明的有益效果为，混合升压型变换器结合了开关电容变换器与开关电感变换器，利用飞电容降低开关功率管的电压应力，减小开关节点的电压摆幅，从而减小电感DCR损耗、功率管开关损耗以及电感电流纹波，提高了能量转换效率。同时，混合升降压型变换器能够实现输出电流连续，适用于LED驱动以及快速响应电路。
附图说明
图1为本发明提出的混合升压变换器的功率级拓扑；
图2为本发明提出的混合升压变换器功率级拓扑的电路图；
图3为本发明提出的混合升压变换器功率级拓扑的工作波形图；
图4为本发明实施例的电路图；
图5为本发明实施例的时序逻辑图。
具体实施方式
下面结合附图，对本发明技术方案进行详细描述：
为便于描述，将本发明的混合升压变换器分为功率级拓扑、自举驱动电路模块以及死区产生电路三部分。其中，功率级拓扑包括三个功率开关管S1、S2以及S3、一个飞电容CF、一个电感L、一个输出电容CO和一个负载电阻RO，如图1。功率开关管可以采用NMOS管或PMOS管。以NMOS管为例，第一NMOS管MN1为开关S1，第二NMOS管MN2为开关S2，第三NMOS管MN3为开关S3，如图2。第一NMOS管MN1的源极连接输入电压VIN以及第二NMOS管MN2的漏极，MN1的栅极连接驱动信号TG1，漏极连接电感L的一端，同时连接至飞电容CF的一端。第二NMOS管MN2的源极连接第三NMOS管的漏极以及飞电容CF的另一端，栅极接驱动信号TG2。第三NMOS管MN3的源极接地，栅极接驱动信号TG3。电感L的另一端连接至输出，并同时与输出电容CO和负载电阻RO相连。输出电容CO和负载电阻RO的另一端均接地。
自举驱动电路模块包括LDO模块，如图3，包括三个驱动模块DRV1、DRV2、DRV3，四个电位平移模块(Level Shift)LS1、LS2、LS3、LS4，两个自举电容CBoot1、CBoot2以及两个开关PMOS管MSP1、MSP2。所述LDO模块包括运算放大器A，PMOS调整管MP，反馈电阻R1、R2，LDO输出电容
Figure BDA0003282387590000051
以及电压源VREF。运算放大器A的反相输入端连接至电压源VREF的正极，同相输入端与反馈电阻R1、R2的一端相连，输出接至PMOS调整管MP的栅极。PMOS调整管MP的源极接至输入电压VIN，漏极与反馈电阻R1的另一端相连，同时连接LDO输出电容CLDO的一端以及第三驱动模块DRV3的电源端，输出电压VDR作为自举电容的充电电压。反馈电阻R2、LDO输出电容CLDO以及电压源VREF的另一端均接地。第一驱动模块DRV1的电源端BST1连接自举电容CBoot1，地端接输入电压VIN，输入端连接至第一Level Shift模块LS1的输出，输出接至第一NMOS管MN1的栅极TG1。第二驱动模块DRV2的电源端BST2接自举电容CBoot2，地端接功率级拓扑第二开关节点SW2，输入端连接至第二Level Shift模块LS2的输出，输出接至第二NMOS管MN2的栅极TG2。第三驱动模块DRV3的电源端连接LDO模块的输出电压VDR，地端接地，输入端连接死区产生电路的输出信号NPWM1，输出接至第三NMOS管MN3的栅极TG3。第一level shift模块LS1的输入电源端连接VDR，输入地端接地，输出电源端接BST1，输出地端接输入电压VIN，输入端连接死区产生电路的输出信号NPWM1,输出端连接至第一驱动模块DRV1的输入端。第二Level Shift模块LS2的输入电源端接VDR，输入地端接地，输出电源端接BST2，输出地端接SW2，输入端连接死区产生电路的输出信号PWM1，输出端连接至第二驱动模块DRV2的输入端。第三Level Shift模块LS3的输入电源端连接VDR，输入地端接地，输出电源端接BST1，输出地端接输入电压VIN，输入端连接死区产生电路的输出信号PWM2,输出端连接至第一PMOS管MSP1的栅极GP1。第四Level Shift模块LS4的输入电源端连接VDR，输入地端接地，输出电源端接BST2，输出地端接SW2，输入端连接死区产生电路的输出信号NPWM2，输出端连接至第二PMOS管MSP2的栅极GP2。第一自举电容CBoot1上极板连接BST1，下极板连接输入电压VIN。第二自举电容CBoot2上极板连接至BST2，下极板与开关节点SW2相连。第一PMOS管MSP1的源极与BST1相连，栅极GP1连接至第三Level Shift模块LS3的输出，漏极连接BST2。第二PMOS管MSP2的源极与BST2相连，栅极GP2接至第四Level Shift模块LS4的输出，漏极连接LDO模块的输出电压VDR。
死区时间产生电路包括七个反相器INV1、INV2、INV3、INV4、INV5、INV6、INV7，两个与非门NAND1、NAND2，四个延时模块DELAY1、DELAY2、DELAY3、DELAY4以及四个电容C1、C2、C3、C4，如图4。第一反相器INV1的输入与第七反相器INV7的输出相连，输出端接至第一与非门NAND1的输入。第二反相器INV2的输入连接第二延时模块DELAY2的输出，同时与电容C2相连，输出连接第三反相器INV3的输入，并作为输出信号PWM1。第三反相器INV3的输入连接第二反相器INV2的输出，输出与第二与非门NAND2的输入相连，并作为输出信号PWM2。第四反相器INV4的输入端接输入信号PWM_IN，输出端与第二与非门NAND2的另一输入端相连。第五反相器INV5的输入连接至第二与非门NAND2的输出，输出端连接第三延时模块DELAY3的输入。第六反相器INV6的输入端连接至第四延时模块DELAY4的输出以及电容C4，输出端接至第七反相器INV7的输入端，并作为输出信号NPWM2。第七反相器INV7的输入端连接第六反相器INV6的输出端，输出端为输出信号NPWM1。第一延时模块DELAY1的输入连接至第一与非门NAND1的输出，输出端与第二延时模块DELAY2的输入端以及电容C1相连。第二延时模块DELAY2的输出连接第二反相器INV2的输入端以及电容C2的一端。第三延时模块DELAY3的输入接至第五反相器INV5的输出，输出端连接第四延时模块DELAY4的输入端以及电容C3。第四延时模块DELAY4的输出接至第六反相器INV6的输出端以及电容C4。电容C1、C2、C3、C4的另一端均接地。
附图2为本发明提出的混合升压变换器功率级拓扑的电路图，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、电感L、飞电容CF、输出电容CO以及负载电阻RO。其中电感L与电容CF、CO为储能元件，利用电感电流不能突变、电容电压不能突变的特性，实现能量从输入到输出的转换以及输入到输出的升压。由电容的电荷平衡特性和电感的伏秒平衡特性可以得出电容CF上的压降VF＝VIN，且电压转换比CR满足
Figure BDA0003282387590000061
其中D为控制信号占空比。
本发明提出的功率级拓扑共有两个工作状态，状态1时第一NMOS管MN1、第三NMOS管MN3关断，第二NMOS管MN2开启，此时第一开关节点SW1的电压为2VIN、第二开关节点SW2的电压为VIN，电流从输入流经第二NMOS管MN2、电容CF与电感L至输出电容CO与负载电阻RO，此时电感L与电容CF串联，电感电流线性增加且电容CF放电。状态2时第二NMOS管MN2关断，第一NMOS管MN1、第三NMOS管MN3开启，此时第一开关节点SW1的电压为VIN、第二开关节点SW2的电压为0；电流从输入流经第一NMOS管MN1、电感L至输出电容CO以及输出电阻RO；同时电流流经第一NMOS管MN1、电容CF与第三NMOS管MN3至地，此时电感L电流线性下降且电容CF充电。
由所述的功率级拓扑的两个工作状态可知，输出至电容CO与负载电阻RO的电流连续，且其平均电流等于电感电流，实现了输出电流的连续并降低了电感的平均电流，从而降低了电感的DCR损耗。
附图3为本发明提出的混合升压变换器功率级拓扑的工作波形图。当功率级拓扑工作在状态1时，第一开关节点SW1的电压为2VIN，第二开关节点SW2的电压为VIN，电感L两端的电压为2VIN-VOUT，电感L电流线性上升，电容CF电流大小与电感电流相等且电流方向与电感L电流方向相反，输出电流IOUT与电感L电流相等。当功率级拓扑工作在状态2时，第一开关节点SW1的电压为VIN，第二开关节点SW2的电压为0，电感L两端的电压为VIN-VOUT，电感L电流线性下降，电容CF电流逐渐减小，输出电流IOUT与电感L电流相等。
附图4为本发明实施例的电路图，包括功率级拓扑、自举驱动电路模块以及死区产生电路模块。其中功率级拓扑电路图即为附图2所示的电路图，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、电感L、飞电容CF、输出电容CO以及负载电阻RO。自举驱动电路模块包括LDO模块，三个驱动模块DRV1、DRV2、DRV3，四个电位平移模块LS1、LS2、LS3、LS4，两个自举电容CBoot1、CBoot2以及两个开关PMOS管MSP1、MSP2。死区时间产生电路包括七个反相器INV1、INV2、INV3、INV4、INV5、INV6、INV7，两个与非门NAND1、NAND2，四个延时模块DELAY1、DELAY2、DELAY3、DELAY4以及四个电容C1、C2、C3、C4。
LDO模块包括运算放大器A，PMOS调整管MP，反馈电阻R1、R2，LDO输出电容CLDO以及电压源VREF。LDO模块将输入电压VIN进行降压，输出电压VDR，该电压约为5V，作为自举驱动模块中自举电容CBoot1、CBoot2的充电电压，并同时为第三驱动模块DRV3供电。
死区产生电路模块将输出信号PWM_IN通过两个支路进行延时，并利用第一与非门NAND1与第二与非门NAND2实现输出信号PWM1与NPWM1、PWM2与NPWM2之间死区时间的产生，避免功率级拓扑中功率开关管在工作状态切换时同时导通。
自举驱动模块中第二自举电容CBoot2通过第二PMOS管MSP2的控制，由LDO模块的输出电压VDR进行充电，其上的电压作为第二驱动模块DRV2的电源驱动第二NMOS管MN2，实现第二NMOS管MN2的自举驱动。第一自举电容CBoot1通过第一PMOS管MSP1的控制，由第二自举电容CBoot2进行充电，其上电压作为第一驱动模块DRV1的电源电压驱动第一NMOS管MN1，实现第一NMOS管MN1的自举驱动。自举驱动电路有两个工作状态，与功率级拓扑的两个工作状态协同工作。
当输入控制信号PWM1为高电平时，功率级拓扑以及自举驱动模块均工作在状态1。由于第一NMOS管MN1与第三NMOS管MN3关断，此时第一驱动模块DRV1与第三驱动模块DRV3模块不工作，第二开关节点SW2的电压等于输入电压VIN，第一PMOS管MSP1导通，第二PMOS管MSP2关断，故第二自举电容CBoot2放电，通过第一PMOS管MSP1为第一自举电容CBoot1充电，并同时为第二驱动模块DRV2供电。
当输入控制信号PWM1为低电平时，功率级拓扑以及自举驱动模块均工作在状态2。由于第二NMOS管MN2关断，此时第二驱动模块DRV2不工作，第二开关节点SW2的电压为0，第一PMOS管MSP1关断，第二PMOS管MSP2导通，LDO模块的输出电压VDR通过第二PMOS管为第二自举电容CBoot2充电，并同时作为第三驱动模块DRV3的电源，第一自举电容CBoot1放电，作为第一驱动模块DRV1的电源。
附图5为本发明实施例的时序逻辑图。当PWM1为高电平时，混合升压变换器工作在状态1，此时第二NMOS管MN2、第一PMOS管MSP1导通，第一NMOS管MN1、第三NMOS管MN3以及第二PMOS管MSP2关断。在此状态时，第一开关节点SW1电压为2VIN，第二开关节点SW2的电压为VIN，此时BST1的电压为VIN+VDR，BST2的电压为VIN+VDR，TG1的电压为VIN，TG2的电压为BST2，TG3的电压为0，GP1的电压为VIN，GP2的电压为BST2。当PWM1为低电平时，混合升压变换器工作在状态2，此时第一NMOS管MN1、第三NMOS管MN3以及第二PMOS管MSP2导通，第二NMOS管MN2、第一PMOS管MSP1关断。在此状态时，第一开关节点SW1电压为VIN，第二开关节点SW2的电压为0，此时BST1的电压为VIN+VDR，BST2的电压为VDR，TG1的电压为BST1，TG2的电压为0，TG3的电压为VDR，GP1的电压为BST1，GP2的电压为0。
从上述具体实施方式可知：混合升压型变换器结合了开关电容变换器与开关电感变换器，可以减小开关节点的电压摆幅，从而使得电感DCR损耗、电感电流纹波以及功率管开关损耗得到降低，故而能量转换效率得到提高。此外，混合升降压型变换器能够实现输出电流连续，可以用于LED驱动以及快速响应升压电路。

Claims (1)

1.一种混合模式升压变换器，其特征在于，包括第一NMOS管MN1、第二NMOS管MN2为、第三NMOS管MN3、飞电容CF、电感L、第一输出电容CO、负载电阻RO、运算放大器、PMOS调整管、第一电阻R1、第二电阻R2、第二输出电容CLDO、第一自举电容CBoot1、第二自举电容CBoot2、电压源VREF、第一驱动模块DRV1、第二驱动模块DRV2、第三驱动模块DRV3、第一电位平移模块LS1、第二电位平移模块LS2、第三电位平移模块LS3、第四电位平移模块LS4、第一PMOS管MSP1、第二PMOS管MSP2、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一与非门NAND1、第二与非门NAND2、第一延时模块DELAY1、第二延时模块DELAY2、第三延时模块DELAY3和第四延时模块DELAY4；
其中，第一NMOS管MN1的源极连接输入电压VIN以及第二NMOS管MN2的漏极，MN1的栅极连接第一驱动模块DRV1输出的第一驱动信号TG1，第一NMOS管MN1的漏极连接电感L的一端和飞电容CF的一端；第二NMOS管MN2的源极连接第三NMOS管的漏极以及飞电容CF的另一端，第二NMOS管MN2的栅极接第二驱动模块DRV2输出的第二驱动信号TG2；第三NMOS管MN3的源极接地，栅极接第三驱动模块DRV3输出的第三驱动信号TG3；电感L的另一端为变换器输出端，并同时与第一输出电容CO和负载电阻RO相连；第一输出电容CO和负载电阻RO的另一端均接地；
运算放大器的反相输入端连接至电压源VREF的正极，同相输入端与第一电阻R1、第二电阻R2的一端相连，运算放大器的输出接至PMOS调整管的栅极；PMOS调整管的源极接输入电压VIN，其漏极与第一电阻R1的另一端、第二输出电容CLDO的一端以及第三驱动模块DRV3的电源端相连；第二电阻R2的另一端、第二输出电容CLDO的另一端以及电压源VREF的负极均接地；
第一驱动模块DRV1的电源端连接第一自举电容CBoot1，第一驱动模块DRV1的地端接输入电压VIN，其输入端连接至第一电位平移模块LS1的输出，第一驱动模块DRV1的输出接至第一NMOS管MN1的栅极；
第二驱动模块DRV2的电源端接第二自举电容CBoot2，第二驱动模块DRV2的地端接第二NMOS管MN2源极，第二驱动模块DRV2的输入端连接至第二电位平移模块LS2的输出，第二驱动模块DRV2的输出接至第二NMOS管MN2的栅极TG2；
第三驱动模块DRV3的电源端连接的PMOS调整管的漏极，第三驱动模块DRV3的地端接地，第三驱动模块DRV3的输入端连接第七反相器INV7的输出端，第三驱动模块DRV3的输出接至第三NMOS管MN3的栅极；
第一电位平移模块LS1的输入电源端连接VDR、输入地端接地、输出电源端接第一驱动模块DRV1的电源端、输出地端接输入电压VIN、输入端连接第七反相器INV7的输出,第一电位平移模块LS1的输出端连接至第一驱动模块DRV1的输入端；
第二电位平移模块LS2的输入电源端接VDR、输入地端接地、输出电源端接第二驱动模块DRV1的电源端、输出地端接第二NMOS管MN2的源极，第二电位平移模块LS2的输入端连接第二反相器INV2的输出端，第二电位平移模块LS2的输出端连接至第二驱动模块DRV2的输入端；
第三电位平移模块LS3的输入电源端连接VDR、输入地端接地、输出电源端接第一驱动模块DRV1的电源端、输出地端接输入电压VIN、输入端连接第三反相器INV3的输出端，第三电位平移模块LS3的输出端连接至第一PMOS管MSP1的栅极；
第四电位平移模块LS4的输入电源端连接VDR、输入地端接地、输出电源端接第二驱动模块DRV1的电源端、输出地端接第二NMOS管MN2的源极，第四电位平移模块LS4的输入端连接第六反相器INV6的输出端，第四电位平移模块LS4的输出端连接至第二PMOS管MSP2的栅极；
第一自举电容CBoot1上极板连接第一驱动模块DRV1的电源端，下极板连接输入电压VIN；
第二自举电容CBoot2上极板连接至第二驱动模块DRV1的电源端，下极板接第二NMOS管MN2的源极；
第一PMOS管MSP1的源极与第一驱动模块DRV1的电源端相连，第一PMOS管MSP1的栅极连接至第三电位平移模块LS3的输出，第一PMOS管MSP1的漏极连接第二驱动模块DRV1的电源端；
第二PMOS管MSP2的源极与第二驱动模块DRV1的电源端相连，第一PMOS管MSP1的栅极接至第四电位平移模块LS4的输出，第一PMOS管MSP1的漏极连接PMOS调整管的漏极；
第一与非门NAND1的一个输入端接PWM信号，其另一个输入端接第一反相器INV1的输出端，第一与非门NAND1的输出端接第一延时模块DELAY1的输入端，第一反相器INV1的输入端接第七反相器INV7的输出端；第一延时模块DELAY1的输出端接第一电容C1的一端和第二延时模块DELAY2的输入端，第一电容C1的另一端接地；第二延时模块DELAY2的输出端接第二电容C2的一端和第二反相器INV2的输入端，第二电容C2的另一端接地；第二反相器INV2的输出端接第三反相器INV3的输入端，第三反相器INV3的输出端接第二与非门NAND2的一个输入端，第二与非门NAND2的另一个输入端接第四反相器INV4的输出端，第四反相器INV4的输入端接PWM信号；第二与非门NAND2的输出端接第五反相器INV5的输入端，第五反相器INV5的输出端接第三延时模块DELAY3的输入端，第三延时模块DELAY3的输出端接第三电容C2的一端和第四延时模块DELAY4的输入端，第三电容C3的另一端接地；第四延时模块DELAY4的输出端接第四电容C4的一端和第六反相器INV6的输入端，第四电容C4的另一端接地；第六反相器INV6的输出接第七反相器INV7的输入端。
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