CN113746322B - 一种混合模式高效率升压变换器 - Google Patents

Abstract

本发明属于集成电路领域与开关电源技术领域，具体涉及一种混合模式高效率升压变换器。本发明的混合升压型变换器中由于飞电容承担了部分电压降，因此功率开关管的电压应力也会降低。由于开关节点处的电压摆幅较小，开关损耗和电感纹波也随之减小，能量传输效率提高。此外，该结构中电感的平均电流与负载平均电流的比例关系弱于传统的升压变换器电路中的比例关系，故在同等的负载平均电流时，该结构中的电感平均电流更小，有效的减小了电感的DCR损耗。公开的升压变换器适用于便携式和可穿戴式电子设备中。

Description

一种混合模式高效率升压变换器

技术领域

本发明属于集成电路领域与开关电源技术领域，具体涉及一种混合模式高效率升压变换器。

背景技术

随着科技的不断进步与发展，便携式电子设备已广泛普及，典型的可穿戴式设备或便携式设备使用了锂离子电池，虽然大多数电池供电的应用都可以通过串联多个的锂离子电池来提供主供电电压，也能满足应用的需求，但考虑到可穿戴式或便携设备的发展方向，更加轻便必然是其发展方向，因而在某些特定应用中串联多个锂电池难免增大了重量和体积；另外；也存在某些应用需要更高的供压，简单的串联几个锂电池不能满足其电压需求，例如白光发光二极管背光驱动(LED backlighting)、平板电脑和其他移动设备，这就使得升压变换器电路被提出。作为电源管理芯片中的重要电路，希望升压变换器电路能使电源的电压稳定持续且低功耗高效率，同时也希望其能有高的电压转换比(ConversionRatio,CR)满足供压需求。然而，如图1所示，在传统的升压转换器电路中，为实现更高的转换比，输出电流断续且整流管峰值电流很高，会导致很大的输出电压纹波。因为电感承担了电压变换的功能，所以电感的DCR(直流电阻，Direct Current Resistance)损耗至关重要。而高集成度的便携设备中，小尺寸封装的电感DCR会很大，限制了变换效率的提升。此外，在传统的升压转换器电路中，由于功率开关管的一端在关断时直接与输出相接，导致了很大的开关应力(switch stress)，增大了开关损耗，限制了开关频率的提升。

因此，针对传统升压变换器的缺点，目前升压变换器设计的发展方向集中于降低流经电感的平均电流以降低DCR损耗、改进拓扑结构以降低开关应力，以及在获得更高的CR的同时减低对控制频率的要求。

发明内容

本发明的目的，在于提出一种混合模式高效率升压变换器，可以有效减低流经电感的平均电流，进而降低了电感的DCR损耗并能提高能量转换效率，同时还可减低开关应力，并实现大于1小于2的电压转换比。

为实现上述目的，本发明的技术方案为：

一种混合模式高效率升压变换器，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、飞电容C_F、电感L、输出电容C_O、负载电阻R_O、第一PMOS管MSP1、第二PMOS管MSP2、第三PMOS管MSP3、第四PMOS管MSP4、NMOS管MSN1、第一自举电容C_Boot1、第二自举电容C_Boot2、内电容C_inside、第一驱动模块DRV1、第二驱动模块DRV2、第三驱动模块DRV3、LDO模块、第一电位平移模块LS1、第二电位平移模块LS2、第三电位平移模块LS3、第四电位平移模块LS4、第五电位平移模块LS5、第六电位平移模块LS6、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一与非门NAND1、第二与非门NAND2、第一延时模块DELAY1、第二延时模块DELAY2、第三延时模块DELAY3和第四延时模块DELAY4；

第一NMOS管MN1的漏极为升压变换器的输出端输出电压V_OUT，第一NMOS管MN1的漏极接输出电容C_O的一端和负载电阻R_O的一端，第一NMOS管MN1的栅极接第一驱动模块DRV1输出的第一驱动信号TG1；第一NMOS管MN1的源极接飞电容C_F的一端和电感L的一端，定义该连接点为第一开关节点SW1；

第二NMOS管MN2的漏极接电感L的另一端和输入电压V_IN，栅极接第二驱动模块DRV2输出的第二驱动信号TG2；第二NMOS管MN2的源极接第三NMOS管MN3的漏极和飞电容C_F的另一端，定义该连接点为第二开关节点SW2；

第三NMOS管MN3的栅极接第三驱动模块DRV3输出的第三驱动信号TG3，其源极接地；输出电容C_O的另一端和负载电阻R_O的另一端均与地相连；

第一PMOS管MSP1的栅极接第一电平位移电路LS1的输出，源极接第一电平位移电路LS1的高电压域的高电平端、第一自举电容C_Boot1的一端、第三PMOS管MSP3的漏极，第一PMOS管MSP1的漏极接LDO模块的输出电压VDR、第二PMOS管MSP2的漏极和第三驱动电路DRV3的电源端；

第二PMOS管MSP2的栅极接第二电平位移电路LS2的输出，源极接第二电平位移电路LS2的高电压域的高电平端、第二自举电容C_Boot2的一端、第六电平位移电路LS6的高电压域的高电平端和第二驱动电路DRV2的电源端BST2；

第三PMOS管MSP3的栅极接第三电平位移电路LS3的输出，源极接第三电平位移电路LS3的高电压域的高电平端、第五电平位移电路LS5的高电压域的高电平端、第一驱动电路DRV1的电源端BST1和内电容C_inside的一端；

第四PMOS管MSP4的栅极接第四电平位移电路LSP4的输出，源极接第四电平位移电路LS4的高电压域的高电平端和功率级拓扑的节点SW1，漏极接第一电平位移电路LS1的高电压域的低电平端、第一自举电容C_Boot1的另一端和NMOS管MSN1的漏极；

NMOS管MSN1的栅极接第二反相器的输出端，源极接地；

第一电平位移电路LS1的输入和第二电平位移电路LS2的输入接第三反相器INV3的输出端，第三电平位移电路LP3的输入和第四平位移电路LS4的输入接第六反相器INV6的输出端，上述四个电平位移电路的低电压域的高电平端均接VDR，低电平端均接地；第二电平位移电路LS2的高电压域的低电平端接第二自举电容C_Boot2的另一端、第六电平位移电路LS6的高电压域的低电平端和第二驱动电路DRV2的地端，最后接入第二开关节点SW2；第三电平位移电路LS3的高电压域的低电平端接第五电平位移电路LS5的高电压域的低电平端、第一驱动电路DRV1的地端和内电容C_inside的另一端，最后接入功率级拓扑的第一开关节点SW1；第四电平位移电路LS4的高电压域的低电平端接地；第五电平位移电路LS5的输入接第七反相器INV7的输出端，低电压域的高电平端接VDR，低电平端接地，输出接第一驱动电路DRV1的输入；第六电平位移电路LS6的输入接第七反相器INV7的输出端，低电压域的高电平端接VDR，低电平端接地，输出接第二驱动电路DRV2的输入；第三驱动电路DRV3的地端接地；

第一与非门NAND1的一个输入端接PWM信号，其另一个输入端接第一反相器INV1的输出端，第一与非门NAND1的输出端接第一延时模块DELAY1的输入端，第一反相器INV1的输入端接第七反相器INV7的输出端；第一延时模块DELAY1的输出端接第一电容C1的一端和第二延时模块DELAY2的输入端，第一电容C1的另一端接地；第二延时模块DELAY2的输出端接第二电容C2的一端和第二反相器INV2的输入端，第二电容C2的另一端接地；第二反相器INV2的输出端接第三反相器INV3的输入端，第三反相器INV3的输出端接第二与非门NAND2的一个输入端，第二与非门NAND2的另一个输入端接第四反相器INV4的输出端，第四反相器INV4的输入端接PWM信号；第二与非门NAND2的输出端接第五反相器INV5的输入端，第五反相器INV5的输出端接第三延时模块DELAY3的输入端，第三延时模块DELAY3的输出端接第三电容C2的一端和第四延时模块DELAY4的输入端，第三电容C3的另一端接地；第四延时模块DELAY4的输出端接第四电容C4的一端和第六反相器INV6的输入端，第四电容C4的另一端接地；第六反相器INV6的输出接第七反相器INV7的输入端。

本发明的有益效果为，结构中由于飞电容承担了部分电压降，因此功率开关管的电压应力也会降低。由于开关节点处的电压摆幅较小，开关损耗和电感纹波也随之减小。此外，该结构中电感的平均电流与负载平均电流的比例关系弱于传统的升压变换器电路中的比例关系，故在同等的负载平均电流时，该结构中的电感平均电流更小，有效的减小了电感的DCR损耗。

附图说明

图1传统的升压变换器电路图；

图2为本发明提出的混合模式高效率升压变换器拓扑的电路图；

图3为本发明实施例的电路图；

图4为本发明实施例的时序逻辑图。

具体实施方式

下面结合附图，对本发明技术方案进行详细描述：

为便于描述，将本发明的混合升压变换器分为功率级拓扑、自举驱动电路模块以及驱动信号产生模块三部分。其中，功率级拓扑包括三个功率开关管MN1、MN2和MN3、一个飞电容C_F、一个输出电容C_O、一个电感L和一个负载电阻R_O。第一NMOS管MN1的漏极接输出电压V_OUT、输出电容C_O的一端和负载电阻R_O的一端，栅极接驱动信号TG1，源极接飞电容C_F的一端和电感L的一端，记为第一开关节点SW1。第二NMOS管MN2的漏极接电感L的另一端和输入电压V_IN，栅极接驱动信号TG2，其源极接第三NMOS管MN3的漏极和飞电容C_F的另一端，记为第二开关节点SW2。第三NMOS管MN3的栅极接驱动信号TG3，其源极接地。输出电容C_O的另一端和负载电阻R_O的另一端均与地相连

自举驱动模块包括5个开关管MSP1、MSP2、MSP3、MSP4和MSN1，2个自举电容C_Boot1和C_Boot2，1个内电容C_inside，6个电平位移电路LS1、LS2、LS3、LS4、LS5和LS6，3个驱动电路DRV1、DRV2和DRV3，1个LDO模块。第一PMOS管MSP1的栅极接第一电平位移电路LS1的输出，源极接第一电平位移电路LS1的高电压域的高电平端、第一自举电容C_Boot1的一端、第三PMOS管MSP3的漏极，漏极接LDO模块的输出电压VDR、第二PMOS管MSP2的漏极和第三驱动电路DRV3的电源端。第二PMOS管MSP2的栅极接第二电平位移电路LS2的输出，源极接第二电平位移电路LS2的高电压域的高电平端、第二自举电容C_Boot2的一端、第六电平位移电路LS6的高电压域的高电平端和第二驱动电路DRV2的电源端BST2。第三PMOS管MSP3的栅极接第三电平位移电路LS3的输出，源极接第三电平位移电路LS3的高电压域的高电平端、第五电平位移电路LS5的高电压域的高电平端、第一驱动电路DRV1的电源端BST1和内电容C_inside的一端。第四PMOS管MSP4的栅极接第四电平位移电路LSP4的输出，源极接第四电平位移电路LS4的高电压域的高电平端和功率级拓扑的节点SW1，漏极接第一电平位移电路LS1的高电压域的低电平端、第一自举电容C_Boot1的另一端和NMOS管MSN1的漏极。NMOS管MSN1的栅极接驱动信号GN，源极接地。第一电平位移电路LS1的输入为GP1信号，第二电平位移电路LS2的输入为GP2信号，第三电平位移电路LP3的输入为GP3信号，第四平位移电路LS4的输入为GP4信号，上述四个电平位移电路的低电压域的高电平端均接VDR，低电平端均接地。另外，第二电平位移电路LS2的高电压域的低电平端接第二自举电容C_Boot2的另一端、第六电平位移电路LS6的高电压域的低电平端和第二驱动电路DRV2的地端，最后接入功率级拓扑的第二开关节点SW2。第三电平位移电路LS3的高电压域的低电平端接第五电平位移电路LS5的高电压域的低电平端、第一驱动电路DRV1的地端和内电容C_inside的另一端，最后接入功率级拓扑的第一开关节点SW1。第四电平位移电路LS4的高电压域的低电平端接地。第五电平位移电路LS5的输入为NPWM1信号，低电压域的高电平端接VDR，低电平端接地，输出接第一驱动电路DRV1的输入，第一驱动电路DRV1的输出为TG1信号，驱动功率级拓扑的第一NMOS管MN1。第六电平位移电路LS6的输入为NPWM1信号，低电压域的高电平端接VDR，低电平端接地，输出接第二驱动电路DRV2的输入，第二驱动电路DRV2的输出为TG2信号，驱动功率级拓扑的第二NMOS管MN2。第三驱动电路DRV3的地端接地，输入为PWM1，输出为TG3信号，驱动功率级拓扑的第三NMOS管MN3。LDO模块包括功率管MP1、两个电阻R₁和R₂、一个电容C_LDO、一个电压基准V_REF和一个误差放大器EA。具体的，功率管MP1的栅极接误差放大器EA的输出，源极接输入电压V_IN，漏极为输出电压VDR，接电阻R₁的一端和电容C_LDO的一端。电阻R₁的另一端接电阻接R₂的一端和误差放大器EA的正相输入端。电阻R₂和电容C_LDO的另一端均接地。电压基准V_REF正端接误差放大器EA的反相输入端，负端接地。

驱动信号产生模块包括七个反相器INV1、INV2、INV3、INV4、INV5、INV6和INV7，两个与非门NAND1和NAND2，四个延时模块DELAY1、DELAY2、DELAY3和DELAY4以及四个电容C₁、C₂、C₃和C₄。第一反相器INV1的输入与第七反相器INV7的输出相连，输出端接至第一与非门NAND1的一个输入端。第二反相器INV2的输入连接第二延时模块DELAY2的输出，同时与电容C₂的一端相连，输出连接第三反相器INV3的输入，并作为输出信号PWM1，接入自举驱动模块作为GN信号。第三反相器INV3的输入连接第二反相器INV2的输出，输出与第二与非门NAND2的一个输入端相连，并作为输出信号PWM2，接入自举驱动模块作为GP1和GP2信号。第四反相器INV4的输入端接输入信号PWM_IN，输出端与第二与非门NAND2的另一输入端相连。第五反相器INV5的输入连接至第二与非门NAND2的输出，输出端连接第三延时模块DELAY3的输入。第六反相器INV6的输入端连接至第四延时模块DELAY4的输出以及电容C₄的一端，输出端接至第七反相器INV7的输入端，并作为输出信号NPWM2，接入自举驱动模块作为GP3和GP4信号。第七反相器INV7的输入端连接第六反相器INV6的输出端，输出端为输出信号NPWM1。第一延时模块DELAY1的输入连接至第一与非门NAND1的输出，输出端与第二延时模块DELAY2的输入端和电容C₁的一端相连。第二延时模块DELAY2的输出连接第二反相器INV2的输入端和电容C₂的一端。第三延时模块DELAY3的输入接至第五反相器INV5的输出，输出端连接第四延时模块DELAY4的输入端和电容C₃的一端。第四延时模块DELAY4的输出接至第六反相器INV6的输入端和电容C₄的一端。电容C₁、C₂、C₃和C₄的另一端均接地。

附图2为本发明提出的混合模式高效率升压变换器拓扑的电路图，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和飞电容C_F、负载电容C_O、电感L以及负载电阻R_O。其中电容和电感均为储能元件，不消耗能量，此外电容两端电压不能突变、电感两端电流不能突变。利用这些特性，可以实现能量从输入到输出的转换，并可以求得第一电容C_F上的压降为V_CF＝V_OUT-V_IN，根据电感的伏秒平衡：

本发明提出的混合模式高效率升压变换器拓扑有2种工作状态，第一NMOS管MN1和第二NMOS管MN2关断、第三NMOS管MN3开启时为状态1，此时PWM信号为高，NPWM信号为低，电感电流上升，电感储能，第一开关节点SW1的电压为V_OUT-V_IN，第二开关节点SW2的电压为0；第一NMOS管MN1和第二NMOS管MN2开启、第三NMOS管MN3关断时为状态2，此时PWM信号为低，NPWM信号为高，电感电流下降，电感释放能量，第一开关节点SW1的电压为V_OUT，第二开关节点SW2的电压为V_IN。

附图3为本发明实施例的电路图，包括功率级拓扑、自举驱动模块和驱动信号产生模块三部分。其中功率级拓扑即为附图2所示的电路图；自举驱动模块包括三个功率开关管MN1、MN2和MN3、一个飞电容C_F、一个输出电容C_O、一个电感L和一个负载电阻R_O；驱动信号产生模块包括七个反相器INV1、INV2、INV3、INV4、INV5、INV6和INV7，两个与非门NAND1和NAND2，四个延时模块DELAY1、DELAY2、DELAY3和DELAY4以及四个电容C₁、C₂、C₃和C₄。

具体的，在状态1时，第一电平位移电路LS1的输入信号GP1为低，使输出为低，打开第一PMOS管MSP1；第二电平位移电路LS2的输入信号GP2为低，使输出为低，打开第二PMOS管MSP2；第三电平位移电路LS3的输入信号GP3为高，使输出为高，关断第三PMOS管MSP3；第四电平位移电路LS4的输入信号GP4为高，使输出为高，关断第四PMOS管MSP4；第五电平位移电路LS5的输入信号NPWM1为低，使输出为低，进而使第一驱动电路DRV1的输出信号TG1为低，关断功率级拓扑的第一NMOS管MN1；第六电平位移电路LS6的输入信号NPWM1为低，使输出为低，进而使第二驱动电路DRV2的输出信号TG2为低，关断功率级拓扑的第二NMOS管MN2；第三驱动电路DRV3的输入信号PWM为高，使输出信号TG3为高，打开功率级拓扑的第三NMOS管MN3。NMOS管MSN1的输入信号GN为高，打开MSN1。在状态1时，第一自举电容C_Boot1一端经NMOS管MSN1接至地，另一端则经第一PMOS管MSP1接至LDO模块产生的电压VDR，C_Boot1充电，两端压差为VDR；而第二自举电容C_Boot2一端经功率级拓扑的第三NMOS管MN3接至地，另一端则经第二PMOS管MSP2接至LDO模块产生的电压VDR，C_Boot2充电，两端压差为VDR；内电容C_inside一端接至功率级拓扑的第一节点SW1，电压为V_OUT，由拓扑结构的设计，C_inside的另一端电压为V_OUT+VDR，为第一驱动电路DRV1供电。

在状态2时，第一电平位移电路LS1的输入信号GP1为高，使输出为高，关断第一PMOS管MSP1；第二电平位移电路LS2的输入信号GP2为高，使输出为高，关断第二PMOS管MSP2；第三电平位移电路LS3的输入信号GP3为低，使输出为低，打开第三PMOS管MSP3；第四电平位移电路LS4的输入信号GP4为低，使输出为低，打开第四PMOS管MSP4；第五电平位移电路LS5的输入信号NPWM1为高，使输出为高，进而使第一驱动电路DRV1的输出信号TG1为高，打开功率级拓扑的第一NMOS管MN1；第六电平位移电路LS6的输入信号NPWM1为高，使输出为高，进而使第二驱动电路DRV2的输出信号TG2为高，打开功率级拓扑的第二NMOS管MN2；第三驱动电路DRV3的输入PWM为低，使输出信号TG3为低，关断功率级拓扑的第三NMOS管MN3。NMOS管MSN1的输入信号GN为低，关断MSN1。在状态2时，第一自举电容C_Boot1一端经第四PMOS管MSP4接至第一开关节点SW1，电压为V_OUT，另一端则经第三PMOS管MSP3接至第一驱动电路DRV1的电源端BST1，电压为V_OUT+VDR，C_Boot1为DRV1供电，同时为内电容C_inside充电；而第二自举电容C_Boot2一端经功率级拓扑的第二NMOS管MN2接至输入电压V_IN，另一端则接至第二驱动电路VDR2的电源端BST2，电压为V_IN+VDR，C_Boot2为DRV2供电。

驱动信号产生模块将输出信号PWM_IN通过两个支路进行延时，并利用第一与非门NAND1与第二与非门NAND2实现输出信号PWM1与NPWM1、PWM2与NPWM2之间死区时间的产生，避免功率开关管在工作状态切换时同时导通。

附图4为本发明实施例的时序逻辑图，当PWM为高，则混合变换器工作在状态1时，此时开关管MN3、MSN1、MSP1和MSP2导通，而开关管MN1、MN2、MSP3和MSP4关断，节点SW1电压为V_OUT-V_IN，节点SW2电压为0，所以驱动信号TG1电压为V_OUT-V_IN，驱动信号TG2电压为0，驱动信号TG3电压为VDR，驱动信号GP1为低，驱动信号GP2为低，驱动信号GP3为高，驱动信号GP4为高，驱动信号GN为高；当PWM为低、混合变换器工作在状态2时，此时开关管MN3、MSN1、MSP1和MSP2关断，而开关管MN1、MN2、MSP3和MSP4打开，节点SW1电压为V_OUT，节点SW2电压为V_IN，节点BST1电压为VDR+V_OUT，节点BST2电压为VDR+V_IN，所以驱动信号TG1电压为VDR+V_OUT，驱动信号TG2电压为VDR+V_IN，驱动信号TG3电压为0，驱动信号GP1为高，驱动信号GP2为高，驱动信号GP3为低，驱动信号GP4为低，驱动信号GN为低。

Claims (1)

1.一种混合模式高效率升压变换器，其特征在于，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、飞电容C_F、电感L、输出电容C_O、负载电阻R_O、第一PMOS管MSP1、第二PMOS管MSP2、第三PMOS管MSP3、第四PMOS管MSP4、NMOS管MSN1、第一自举电容C_Boot1、第二自举电容C_Boot2、内电容C_inside、第一驱动模块DRV1、第二驱动模块DRV2、第三驱动模块DRV3、LDO模块、第一电位平移模块LS1、第二电位平移模块LS2、第三电位平移模块LS3、第四电位平移模块LS4、第五电位平移模块LS5、第六电位平移模块LS6、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一与非门NAND1、第二与非门NAND2、第一延时模块DELAY1、第二延时模块DELAY2、第三延时模块DELAY3和第四延时模块DELAY4；

第一NMOS管MN1的漏极为升压变换器的输出端输出电压V_OUT，第一NMOS管MN1的漏极接输出电容C_O的一端和负载电阻R_O的一端，第一NMOS管MN1的栅极接第一驱动模块DRV1输出的第一驱动信号TG1；第一NMOS管MN1的源极接飞电容C_F的一端和电感L的一端，定义该连接点为第一开关节点SW1；

第二NMOS管MN2的漏极接电感L的另一端和输入电压V_IN，栅极接第二驱动模块DRV2输出的第二驱动信号TG2；第二NMOS管MN2的源极接第三NMOS管MN3的漏极和飞电容C_F的另一端，定义该连接点为第二开关节点SW2；

第三NMOS管MN3的栅极接第三驱动模块DRV3输出的第三驱动信号TG3，其源极接地；输出电容C_O的另一端和负载电阻R_O的另一端均与地相连；

第一PMOS管MSP1的栅极接第一电平位移电路LS1的输出，源极接第一电平位移电路LS1的高电压域的高电平端、第一自举电容C_Boot1的一端、第三PMOS管MSP3的漏极，第一PMOS管MSP1的漏极接LDO模块的输出电压VDR、第二PMOS管MSP2的漏极和第三驱动电路DRV3的电源端；

第二PMOS管MSP2的栅极接第二电平位移电路LS2的输出，源极接第二电平位移电路LS2的高电压域的高电平端、第二自举电容C_Boot2的一端、第六电平位移电路LS6的高电压域的高电平端和第二驱动电路DRV2的电源端BST2；

第三PMOS管MSP3的栅极接第三电平位移电路LS3的输出，源极接第三电平位移电路LS3的高电压域的高电平端、第五电平位移电路LS5的高电压域的高电平端、第一驱动电路DRV1的电源端BST1和内电容C_inside的一端；

第四PMOS管MSP4的栅极接第四电平位移电路LSP4的输出，源极接第四电平位移电路LS4的高电压域的高电平端和功率级拓扑的节点SW1，漏极接第一电平位移电路LS1的高电压域的低电平端、第一自举电容C_Boot1的另一端和NMOS管MSN1的漏极；

NMOS管MSN1的栅极接第二反相器的输出端，源极接地；

第一电平位移电路LS1的输入和第二电平位移电路LS2的输入接第三反相器INV3的输出端，第三电平位移电路LP3的输入和第四平位移电路LS4的输入接第六反相器INV6的输出端，上述四个电平位移电路的低电压域的高电平端均接VDR，低电平端均接地；第二电平位移电路LS2的高电压域的低电平端接第二自举电容C_Boot2的另一端、第六电平位移电路LS6的高电压域的低电平端和第二驱动电路DRV2的地端，最后接入第二开关节点SW2；第三电平位移电路LS3的高电压域的低电平端接第五电平位移电路LS5的高电压域的低电平端、第一驱动电路DRV1的地端和内电容C_inside的另一端，最后接入功率级拓扑的第一开关节点SW1；第四电平位移电路LS4的高电压域的低电平端接地；第五电平位移电路LS5的输入接第七反相器INV7的输出端，低电压域的高电平端接VDR，低电平端接地，输出接第一驱动电路DRV1的输入；第六电平位移电路LS6的输入接第七反相器INV7的输出端，低电压域的高电平端接VDR，低电平端接地，输出接第二驱动电路DRV2的输入；第三驱动电路DRV3的地端接地；

第一与非门NAND1的一个输入端接PWM信号，其另一个输入端接第一反相器INV1的输出端，第一与非门NAND1的输出端接第一延时模块DELAY1的输入端，第一反相器INV1的输入端接第七反相器INV7的输出端；第一延时模块DELAY1的输出端接第一电容C1的一端和第二延时模块DELAY2的输入端，第一电容C1的另一端接地；第二延时模块DELAY2的输出端接第二电容C2的一端和第二反相器INV2的输入端，第二电容C2的另一端接地；第二反相器INV2的输出端接第三反相器INV3的输入端，第三反相器INV3的输出端接第二与非门NAND2的一个输入端，第二与非门NAND2的另一个输入端接第四反相器INV4的输出端，第四反相器INV4的输入端接PWM信号；第二与非门NAND2的输出端接第五反相器INV5的输入端，第五反相器INV5的输出端接第三延时模块DELAY3的输入端，第三延时模块DELAY3的输出端接第三电容C2的一端和第四延时模块DELAY4的输入端，第三电容C3的另一端接地；第四延时模块DELAY4的输出端接第四电容C4的一端和第六反相器INV6的输入端，第四电容C4的另一端接地；第六反相器INV6的输出接第七反相器INV7的输入端。

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