CN113783429B - 一种混合dc-dc升压变换器 - Google Patents

一种混合dc-dc升压变换器 Download PDF

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Abstract

本发明属于集成电路领域与开关电源技术领域，具体涉及一种混合DC‑DC升压变换器。本发明的混合升压型变换器中由于飞电容承担了部分电压降，因此功率开关管的电压应力也会降低。在实现同样的电压转换比和输出同样的负载电流时，所需要的平均电感电流低，因而DCR损耗也降低。同时，混合拓扑结构增大了电压转换比，相较于传统的升压变换器，在同等占空比下，可以实现更高的电压输出；而在同等的输出电压时，所要求的占空比更小。公开的升压变换器适用于便携式和可穿戴电子设备中。

Description

一种混合DC-DC升压变换器
技术领域
本发明属于集成电路领域与开关电源技术领域，具体涉及一种混合DC-DC升压变换器。
背景技术
随着科技的不断进步与发展，便携式和可穿戴电子设备已广泛普及，这些电子设备的电源管理变得非常重要，因为人们往往希望这些电子设备能长时间且准确地工作，因此起着能量控制和传输作用的电源管理芯片在电池供电的应用中变得很重要的作用。典型的便携式和可穿戴式设备使用了锂离子电池，尽管依赖于一个或多个串联的锂离子电池来提供主供电电压足以满足大多数应用的需求，但诸如发光二极管背光驱动(LEDbacklighting)、平板电脑和具有一些特定功能的其他移动设备需要更高的电压，若通过安置多个电池来提供高压则会影响这些设备的便携性；因而能提供高压，但又不会对设备的重量造成很大影响的升压变换器(Boost Converter)电路越来越多的被设计应用。图1所示为传统的升压变换器(Conventional Boost Converter)电路。传统的升压变换器并不能很好的应用在便携式和可穿戴电子设备上，因为其在实现高的转换比和输出大的负载电流情况下都会需要很大的平均电感电流，而大的平均电感电流流经电感的直流电阻(DCResistance,DCR)会导致很高的能量损失。通过降低DCR来减小能量损耗却又往往是不容易的，因为便携式和可穿戴设备的具有很高的集成度，小尺寸封装的电感的DCR很大，即小的封装尺寸和小的DCR存在折衷。同时，在传统的升压变换器电路中，开关管的开关应力(Switch stress)也很大，这也会导致更多的能量损耗。
因而，针对便携式和可穿戴电子设备的特点，应用于这些设备的升压变换器的设计思路集中于如何降低DCR损耗和开关应力，以及如何获得更高的CR。
发明内容
本发明的目的，在于提出一种适用于高压的混合DC-DC升压变换器，可以实现大于2的电压变换比，并可以有效减小电感的DCR损耗、减低开关应力和提高能量转换效率。
为实现上述目的，本发明的技术方案为：
一种混合DC-DC升压变换器，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、飞电容CF、电感L、输出电容CO、负载电阻RO、第一PMOS管MSP1、第二PMOS管MSP2、第一自举电容CBoot1、第二自举电容CBoot2、第三自举电容CBoot3、第一驱动模块DRV1、第二驱动模块DRV2、第三驱动模块DRV3、第一LDO模块、第二LDO模块、第一电位平移模块LS1、第二电位平移模块LS2、第三电位平移模块LS3、第四电位平移模块LS4、第五电位平移模块LS5、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一与非门NAND1、第二与非门NAND2、第一延时模块DELAY1、第二延时模块DELAY2、第三延时模块DELAY3和第四延时模块DELAY4；
第一NMOS管MN1的漏极为升压变换器的输出端输出电压VOUT，第一NMOS管MN1的漏极接输出电容CO的一端和负载电阻RO的一端，第一NMOS管MN1的栅极接第一驱动模块DRV1输出的第一驱动信号TG1；第一NMOS管MN1的源极接飞电容CF的一端和第二NMOS管MN2的漏极，定义该连接点为第一开关节点SW1；
第二NMOS管MN2的栅极接第二驱动模块DRV2输出的第二驱动信号TG2；第二NMOS管MN2的源极接第三NMOS管MN3的漏极和输入电压VIN；
第三NMOS管MN3的栅极接第三驱动模块DRV3输出的第三驱动信号TG3，其源极接电感L的一端和飞电容CF的另一端，定义该连接点为第二开关节点SW2；电感L的另一端、输出电容CO的另一端和负载电阻RO的另一端均与地相连；
第一PMOS管MSP1的栅极接第四电平位移电路LS4的输出，源极接第四电平位移电路LS4的高电压域的高电平端、第一自举电容CBoot1的一端、第一电平位移电路LS1的高电压域的高电平端和第一驱动电路DRV1的电源端BST1，第一PMOS管MSP1的漏极接第二PMOS管MSP2的源极、第五电平位移电路LS5的高电压域的高电平端、第二自举电容CBoot2的一端、第二电平位移电路LS2的高电压域的高电平端和第二驱动电路DRV2的电源端BST2；
第二PMOS管MSP2的栅极接第五电平位移电路LS5的输出，漏极接第二LDO模块的输出、第三自举电容CBoot3的一端、第三电平位移电路LS3的高电压域的高电平端和第三驱动电路DRV3的电源端BST3；
第一电平位移电路LS1的输入接第二反相器INV2的输出端，第一电平位移电路LS1的输出接第一驱动电路DRV1的输入，低电压域的高电平端接VDD，低电压域的低电平端接地，高电压域的低电平端接第一自举电容CBoot1的另一端、第四电平位移电路LS4的高电压域的低电平端和第一驱动电路DRV1的地端，最后接至第一开关节点SW1；第四电平位移电路LS4的输入接第六反相器INV6的输出端，第四电平位移电路LS4的输出接第一PMOS管MSP1的栅极，低电压域的高电平端接VDD，低电压域的低电平端接地；
第二电平位移电路LS2的输入接第七反相器INV7的输出端，输第二电平位移电路LS2的出接第二驱动电路DRV2的输入，低电压域的高电平端接VDD，低电压域的低电平端接地，高电压域的低电平端接输入电压VIN、第二自举电容CBoot2的另一端、第五电平位移电路LS5的高电压域的低电平端和第二驱动电路DRV2的地端；第五电平位移电路LS5的输入第三反相器INV3的输出端，第五电平位移电路LS5的输出接第二PMOS管MSP2的栅极，低电压域的高电平端接VDD，低电压域的低电平端接地；
第三电平位移电路LS3的输入接第二反相器INV2的输出端，第三电平位移电路LS3的输出接第三驱动电路DRV3的输入，低电压域的高电平端接VDD，低电压域的低电平端接地；
第一LDO模块具有两个输入端，其中一个输入端接输入电压VIN，另一输入端接电压基准VREF，输出端为VDD，接第一电平位移电路LS1、第二电平位移电路LS2和第三电平位移电路LS3低电压域的高电平端，地端接地。第二LDO模块的输入端接二极管的阴极，第二LDO模块的输出接第三自举电容Cboot3的一端、第三电平位移电路LS3的高电压域的高电平端和第三驱动电路DRV3的电源端BST3，第二LDO模块的地端接接第三自举电容Cboot3的另一端、第三电平位移电路LS3的高电压域的低电平端和第三驱动电路DRV3的地端，最后接至第二开关节点SW2；二极管的阳极接输入电压VIN。
第一与非门NAND1的一个输入端接PWM信号，其另一个输入端接第一反相器INV1的输出端，第一与非门NAND1的输出端接第一延时模块DELAY1的输入端，第一反相器INV1的输入端接第七反相器INV7的输出端；第一延时模块DELAY1的输出端接第一电容C1的一端和第二延时模块DELAY2的输入端，第一电容C1的另一端接地；第二延时模块DELAY2的输出端接第二电容C2的一端和第二反相器INV2的输入端，第二电容C2的另一端接地；第二反相器INV2的输出端接第三反相器INV3的输入端，第三反相器INV3的输出端接第二与非门NAND2的一个输入端，第二与非门NAND2的另一个输入端接第四反相器INV4的输出端，第四反相器INV4的输入端接PWM信号；第二与非门NAND2的输出端接第五反相器INV5的输入端，第五反相器INV5的输出端接第三延时模块DELAY3的输入端，第三延时模块DELAY3的输出端接第三电容C2的一端和第四延时模块DELAY4的输入端，第三电容C3的另一端接地；第四延时模块DELAY4的输出端接第四电容C4的一端和第六反相器INV6的输入端，第四电容C4的另一端接地；第六反相器INV6的输出接第七反相器INV7的输入端。
本发明的有益效果为，混合拓扑结构增大了电压转换比，相较于传统的升压变换器，在同等占空比下，可以实现更高的电压输出；而在同等的输出电压时，所要求的占空比更小。此外，由于飞电容承担了部分电压降，因此功率开关管的电压应力也会降低。在实现同样的电压转换比和输出同样的负载电流时，所需要的平均电感电流低，因而DCR损耗也降低。
附图说明
图1传统的升压变换器电路图；
图2为本发明提出的混合DC-DC升压变换器拓扑的电路图；
图3为本发明实施例的电路图；
图4为本发明实施例的时序逻辑图；
图5为本发明提出的结构与传统升压变换器的效率仿真结果对比图。
具体实施方式
下面结合附图，对本发明技术方案进行详细描述：
为便于描述，将本发明的混合升压变换器分为功率级拓扑、自举驱动电路模块以及驱动信号产生模块三部分。其中，功率级拓扑包括三个功率开关管MN1、MN2和MN3、一个飞电容CF、一个输出电容CO、一个电感L和一个负载电阻RO。第一NMOS管MN1的漏极接输出电压VOUT、输出电容CO的一端和负载电阻RO的一端，栅极接驱动信号TG1，源极接飞电容CF的一端和第二NMOS管MN2的漏极，记为第一开关节点SW1。第二NMOS管MN2的栅极接驱动信号TG2，其源极接第三NMOS管MN3的漏极和输入电压VIN。第三NMOS管MN3的栅极接驱动信号TG3，其源极接电感L的一端和飞电容CF的另一端，记为第二开关节点SW2。电感L、输出电容CO、负载电阻RO的另一端均与地相连。
自举驱动模块包括2个开关管MSP1和MSP2，3个自举电容CBoot1、CBoot2和CBoot3，5个电平位移电路LS1、LS2、LS3、LS4和LS5，3个驱动电路DRV1、DRV2和DRV3，2个LDO模块：LDO模块_1和LDO模块_2，一个二极管DB。第一PMOS管MSP1的栅极接第四电平位移电路LS4的输出，源极接第四电平位移电路LS4的高电压域的高电平端、第一自举电容CBoot1的一端、第一电平位移电路LS1的高电压域的高电平端和第一驱动电路DRV1的电源端BST1，漏极接第二PMOS管MSP2的源极、第五电平位移电路LS5的高电压域的高电平端、第二自举电容CBoot2的一端、第二电平位移电路LS2的高电压域的高电平端和第二驱动电路DRV2的电源端BST2。第二PMOS管MSP2的栅极接第五电平位移电路LS5的输出，漏极接LDO模块_2的输出、第三自举电容CBoot3的一端、第三电平位移电路LS3的高电压域的高电平端和第三驱动电路DRV3的电源端BST3。第一电平位移电路LS1的输入为PWM1信号，输出接第一驱动电路DRV1的输入，低电压域的高电平端接VDD，低电压域的低电平端接地，高电压域的低电平端接第一自举电容CBoot1的另一端、第四电平位移电路LS4的高电压域的低电平端和第一驱动电路DRV1的地端，最后接至功率级拓扑的第一开关节点SW1；第四电平位移电路LS4的输入为GP1信号，输出接第一PMOS管MSP1的栅极，低电压域的高电平端接VDD，低电压域的低电平端接地；第一驱动电路DRV1的输出为TG1，为功率级拓扑中的第一NMOS管MN1提供栅极驱动信号。第二电平位移电路LS2的输入为NPWM1信号，输出接第二驱动电路DRV2的输入，低电压域的高电平端接VDD，低电压域的低电平端接地，高电压域的低电平端接输入电压VIN、第二自举电容CBoot2的另一端、第五电平位移电路LS5的高电压域的低电平端和第二驱动电路DRV2的地端；第五电平位移电路LS5的输入为GP2信号，输出接第二PMOS管MSP2的栅极，低电压域的高电平端接VDD，低电压域的低电平端接地；第二驱动电路DRV2的输出为TG2，为功率级拓扑中的第二NMOS管MN2提供栅极驱动信号。第三电平位移电路LS3的输入为PWM1信号，输出接第三驱动电路DRV3的输入，低电压域的高电平端接VDD，低电压域的低电平端接地；第三驱动电路DRV3的输出为TG3，为功率级拓扑中的第三NMOS管MN3提供栅极驱动信号。LDO模块_1包括功率管MP1、两个电阻R1和R2、一个电容CLDO、一个电压基准VREF和一个误差放大器EA。具体的，功率管MP1的栅极接误差放大器EA的输出，源极接输入电压VIN，漏极为输出电压VDD，接电阻R1的一端和电容CLDO的一端。电阻R1的另一端接电阻接R2的一端和误差放大器EA的正相输入端。电阻R2和电容CLDO的另一端均接地。电压基准VREF正端接误差放大器EA的反相输入端，负端接地。LDO模块_2的输入端接二极管DB的阴极，输出接第三自举电容Cboot3的一端、第三电平位移电路LS3的高电压域的高电平端和第三驱动电路DRV3的电源端BST3，地端接接第三自举电容Cboot3的另一端、第三电平位移电路LS3的高电压域的低电平端和第三驱动电路DRV3的地端，最后接至功率级拓扑的第二开关节点SW2。二极管DB的阳极接输入电压VIN。
驱动信号产生模块包括七个反相器INV1、INV2、INV3、INV4、INV5、INV6和INV7，两个与非门NAND1和NAND2，四个延时模块DELAY1、DELAY2、DELAY3和DELAY4以及四个电容C1、C2、C3和C4。第一反相器INV1的输入与第七反相器INV7的输出相连，输出端接至第一与非门NAND1的一个输入端。第二反相器INV2的输入连接第二延时模块DELAY2的输出，同时与电容C2一端相连，输出连接第三反相器INV3的输入，并作为输出信号PWM1。第三反相器INV3的输入连接第二反相器INV2的输出，输出与第二与非门NAND2的一个输入端相连，并作为输出信号PWM2，接入自举驱动模块作为GP2信号。第四反相器INV4的输入端接输入信号PWM_IN，输出端与第二与非门NAND2的另一输入端相连。第五反相器INV5的输入连接至第二与非门NAND2的输出，输出端连接第三延时模块DELAY3的输入。第六反相器INV6的输入端连接至第四延时模块DELAY4的输出以及电容C4的一端，输出端接至第七反相器INV7的输入端，并作为输出信号NPWM2，接入自举驱动模块作为GP1信号。第七反相器INV7的输入端连接第六反相器INV6的输出端，输出端为输出信号NPWM1。第一延时模块DELAY1的输入连接至第一与非门NAND1的输出，输出端与第二延时模块DELAY2的输入端和电容C1的一端相连。第二延时模块DELAY2的输出连接第二反相器INV2的输入端和电容C2的一端。第三延时模块DELAY3的输入接至第五反相器INV5的输出，输出端连接第四延时模块DELAY4的输入端和电容C3的一端。第四延时模块DELAY4的输出接至第六反相器INV6的输入端和电容C4的一端。电容C1、C2、C3和C4的另一端均接地。
附图2为本发明提出的混合DC-DC升压变换器拓扑的电路图，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和飞电容CF、负载电容CO、电感L以及负载电阻RO。其中电容和电感均为储能元件，不消耗能量，此外电容两端电压不能突变、电感两端电流不能突变。利用这些特性，可以实现能量从输入到输出的变换，并可以求得第一电容CF上的压降为VCF＝VOUT-VIN，根据电感的伏秒平衡：
Figure BDA0003282987360000061
本发明提出的混合DC-DC升压变换器拓扑有2种工作状态，第一NMOS管MN1和第三NMOS管MN3开启、第二NMOS管MN2关断时为状态1，此时TG1和TG3信号为高，TG2信号为低，电感电流上升，电感储能，第一开关节点SW1的电压为VOUT，第二开关节点SW2的电压为VIN；第一NMOS管MN1和第三NMOS管MN3关断、第二NMOS管MN2开启时为状态2，此时TG1和TG3信号为低，TG2信号为高，电感电流下降，电感释放能量，第一开关节点SW1的电压为VIN，第二开关节点SW2的电压为2VIN-VOUT。
附图3为本发明实施例的电路图，包括功率级拓扑、自举驱动模块和驱动信号产生模块三部分。其中，功率级拓扑即为附图2所示的电路图；而自举驱动模块包括2个开关管MSP1和MSP2，3个自举电容CBoot1、CBoot2和CBoot3，5个电平位移电路LS1、LS2、LS3、LS4和LS5，3个驱动电路DRV1、DRV2和DRV3，两个LDO模块：LDO模块_1和LDO模块_2和一个二极管DB；驱动信号产生模块包括七个反相器INV1、INV2、INV3、INV4、INV5、INV6和INV7，两个与非门NAND1和NAND2，四个延时模块DELAY1、DELAY2、DELAY3和DELAY4以及四个电容C1、C2、C3和C4。
由于LDO模块_2采用浮动地连接方式，其输出和地分别接在第三自举电容CBoot3的两端，输入电压VIN通过LDO模块_2可对第三自举电容CBoot3的两端充电至压差为VDR。具体的，在状态1时，自举驱动模块中的第四电平位移电路LS4输入信号GP1为高，输出为高信号，使第一PMOS管MSP1关断，而第五电平位移电路LS5的输入信号GP2为低，输出为低信号，使第二PMOS管MSP2导通；同时，第一电平位移电路LS1的输入信号PWM1为高，使输出为高，并将其接入第一驱动电路DRV1，使输出信号TG1为高，打开功率级拓扑中的第一NMOS管MN1；第二电平位移电路LS2的输入信号NPWM1为低，使输出为低，并将其接入第二驱动电路DRV2，使输出信号TG2为低，关断功率级拓扑中的第二NMOS管MN2；第三电平位移电路LS3的输入信号PWM1为高，使输出为高，并将其接入第三驱动电路DRV3，使输出信号TG3为高，打开功率级拓扑中的第三NMOS管MN3。最后，第三自举电容CBoot3的上极板电压为VIN+VDR，二极管DB反偏。此时，自举驱动模块中的第三自举电容CBoot3给第三驱动电路DRV3供电，同时经第二PMOS管MSP2给第二自举电容CBoot2充电，而第一自举电容CBoot1则对第一驱动电路DRV1供电。
在状态2时，自举驱动模块中的第四电平位移电路LS4输入信号GP1为低，使输出为低信号，使第一PMOS管MSP1开启，而第五电平位移电路LS5的输入信号GP2为高，输出为高信号，使第二PMOS管MSP2关断；同时，第一电平位移电路LS1的输入信号PWM1为低，使输出为低，并将其接入第一驱动电路DRV1，使输出信号TG1为低，关断功率级拓扑中的第一NMOS管MN1；第二电平位移电路LS2的输入信号NPWM1为高，使输出为高，并将其接入第二驱动电路DRV2，使输出信号TG2为高，打开功率级拓扑中的第二NMOS管MN2；第三电平位移电路LS3的输入信号PWM1为低，使输出为低，并将其接入第三驱动电路DRV3，使输出信号TG3为低，关断功率级拓扑中的第三NMOS管MN3。最后，第三自举电容CBoot3的上极板电压为2VIN-VOUT+VDR，二极管DB正偏。此时，输入电压VIN通过LDO模块_2给自举驱动模块中的第三自举电容CBoot3充电，而第二自举电容CBoot2则对第二驱动电路DRV2供电，并通过第一PMOS管MSP1对第一自举电容CBoot1充电。
驱动信号产生模块将输出信号PWM_IN通过两个支路进行延时，并利用第一与非门NAND1与第二与非门NAND2实现输出信号PWM1与NPWM1、PWM2与NPWM2之间死区时间的产生，避免功率开关管在工作状态切换时同时导通。
附图4为本发明实施例的时序逻辑图，当PWM1为高，则混合变换器工作在状态1时，此时开关管MN1、MN3和MSP2导通，而开关管MN2和MSP1关断，节点SW1电压为VOUT，节点SW2电压为VIN，节点BST1电压为VDR+VOUT，节点BST2电压为VDR+VIN，节点BST3电压为VDR+VIN，所以驱动信号TG1电压为VDR+VOUT，驱动信号TG2电压为VIN，驱动信号TG3电压为VDR+VIN，驱动信号GP1为高，驱动信号GP2为低；当PWM1为低，则混合变换器工作在状态2时，此时开关管MN1、MN3和MSP2关断，而开关管MN2和MSP1导通，节点SW1电压为VIN，节点SW2电压为2VIN-VOUT，节点BST1电压为VDR+VIN，节点BST2电压为VDR+VIN，节点BST3电压为2VIN-VOUT+VDR，所以驱动信号TG1电压为VIN，驱动信号TG2电压为VDR+VIN，驱动信号TG3电压为2VIN-VOUT，驱动信号GP1为低，驱动信号GP2为高。
附图5为本发明提出的结构与传统的升压变换器效率的仿真结果对比图，图中对比了两种结构在输入电压分别为2.7V、3.6V和4.2V情况下，负载输出电流从0.4A升至1A时的效率，可见本发明的变换器可以实现较高的变换效率提升，效果显著。

Claims (1)

1.一种混合DC-DC升压变换器，其特征在于，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、飞电容CF、电感L、输出电容CO、负载电阻RO、第一PMOS管MSP1、第二PMOS管MSP2、第一自举电容CBoot1、第二自举电容CBoot2、第三自举电容CBoot3、第一驱动模块DRV1、第二驱动模块DRV2、第三驱动模块DRV3、第一LDO模块、第二LDO模块、二极管、第一电位平移模块LS1、第二电位平移模块LS2、第三电位平移模块LS3、第四电位平移模块LS4、第五电位平移模块LS5、第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一与非门NAND1、第二与非门NAND2、第一延时模块DELAY1、第二延时模块DELAY2、第三延时模块DELAY3和第四延时模块DELAY4；
第一NMOS管MN1的漏极为升压变换器的输出端输出电压VOUT，第一NMOS管MN1的漏极接输出电容CO的一端和负载电阻RO的一端，第一NMOS管MN1的栅极接第一驱动模块DRV1输出的第一驱动信号TG1；第一NMOS管MN1的源极接飞电容CF的一端和第二NMOS管MN2的漏极，定义该连接点为第一开关节点SW1；
第二NMOS管MN2的栅极接第二驱动模块DRV2输出的第二驱动信号TG2；第二NMOS管MN2的源极接第三NMOS管MN3的漏极和输入电压VIN；
第三NMOS管MN3的栅极接第三驱动模块DRV3输出的第三驱动信号TG3，其源极接电感L的一端和飞电容CF的另一端，定义该连接点为第二开关节点SW2；电感L的另一端、输出电容CO的另一端和负载电阻RO的另一端均与地相连；
第一PMOS管MSP1的栅极接第四电平位移电路LS4的输出，源极接第四电平位移电路LS4的高电压域的高电平端、第一自举电容CBoot1的一端、第一电平位移电路LS1的高电压域的高电平端和第一驱动电路DRV1的电源端BST1，第一PMOS管MSP1的漏极接第二PMOS管MSP2的源极、第五电平位移电路LS5的高电压域的高电平端、第二自举电容CBoot2的一端、第二电平位移电路LS2的高电压域的高电平端和第二驱动电路DRV2的电源端BST2；
第二PMOS管MSP2的栅极接第五电平位移电路LS5的输出，漏极接第二LDO模块的输出、第三自举电容CBoot3的一端、第三电平位移电路LS3的高电压域的高电平端和第三驱动电路DRV3的电源端BST3；
第一电平位移电路LS1的输入接第二反相器INV2的输出端，第一电平位移电路LS1的输出接第一驱动电路DRV1的输入，低电压域的高电平端接VDD，低电压域的低电平端接地，高电压域的低电平端接第一自举电容CBoot1的另一端、第四电平位移电路LS4的高电压域的低电平端和第一驱动电路DRV1的地端，最后接至第一开关节点SW1；第四电平位移电路LS4的输入接第六反相器INV6的输出端，第四电平位移电路LS4的输出接第一PMOS管MSP1的栅极，低电压域的高电平端接VDD，低电压域的低电平端接地；
第二电平位移电路LS2的输入接第七反相器INV7的输出端，输第二电平位移电路LS2的出接第二驱动电路DRV2的输入，低电压域的高电平端接VDD，低电压域的低电平端接地，高电压域的低电平端接输入电压VIN、第二自举电容CBoot2的另一端、第五电平位移电路LS5的高电压域的低电平端和第二驱动电路DRV2的地端；第五电平位移电路LS5的输入第三反相器INV3的输出端，第五电平位移电路LS5的输出接第二PMOS管MSP2的栅极，低电压域的高电平端接VDD，低电压域的低电平端接地；
第三电平位移电路LS3的输入接第二反相器INV2的输出端，第三电平位移电路LS3的输出接第三驱动电路DRV3的输入，低电压域的高电平端接VDD，低电压域的低电平端接地；
第一LDO模块具有两个输入端，其中一个输入端接输入电压VIN，另一输入端接电压基准VREF，输出端为VDD，接第一电平位移电路LS1、第二电平位移电路LS2和第三电平位移电路LS3低电压域的高电平端，地端接地；第二LDO模块的输入端接二极管的阴极，第二LDO模块的输出接第三自举电容Cboot3的一端、第三电平位移电路LS3的高电压域的高电平端和第三驱动电路DRV3的电源端BST3，第二LDO模块的地端接接第三自举电容Cboot3的另一端、第三电平位移电路LS3的高电压域的低电平端和第三驱动电路DRV3的地端，最后接至第二开关节点SW2；二极管的阳极接输入电压VIN；
第一与非门NAND1的一个输入端接PWM信号，其另一个输入端接第一反相器INV1的输出端，第一与非门NAND1的输出端接第一延时模块DELAY1的输入端，第一反相器INV1的输入端接第七反相器INV7的输出端；第一延时模块DELAY1的输出端接第一电容C1的一端和第二延时模块DELAY2的输入端，第一电容C1的另一端接地；第二延时模块DELAY2的输出端接第二电容C2的一端和第二反相器INV2的输入端，第二电容C2的另一端接地；第二反相器INV2的输出端接第三反相器INV3的输入端，第三反相器INV3的输出端接第二与非门NAND2的一个输入端，第二与非门NAND2的另一个输入端接第四反相器INV4的输出端，第四反相器INV4的输入端接PWM信号；第二与非门NAND2的输出端接第五反相器INV5的输入端，第五反相器INV5的输出端接第三延时模块DELAY3的输入端，第三延时模块DELAY3的输出端接第三电容C2的一端和第四延时模块DELAY4的输入端，第三电容C3的另一端接地；第四延时模块DELAY4的输出端接第四电容C4的一端和第六反相器INV6的输入端，第四电容C4的另一端接地；第六反相器INV6的输出接第七反相器INV7的输入端。
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