CN116131594A - 一种关断时间产生电路及芯片 - Google Patents

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CN116131594A CN202310123340.2A CN202310123340A CN116131594A CN 116131594 A CN116131594 A CN 116131594A CN 202310123340 A CN202310123340 A CN 202310123340A CN 116131594 A CN116131594 A CN 116131594A
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Abstract

本申请提供一种关断时间产生电路及芯片，该关断时间产生电路应用于DC‑DC转换器，包括：正相输入电压产生模块、反相输入电压产生模块和比较器模块；所述正相输入电压产生模块的输入端接收来自所述DC‑DC转换器的SW端电压；所述正相输入电压产生模块用于产生与所述DC‑DC转换器的输出电压成比例的第一比较电压；所述反相输入电压产生模块的输入端接收来自所述DC‑DC转换器的输入电压；所述反相输入电压产生模块用于采用对负载电容进行放电的方式，产生与所述输入电压成比例的第二比较电压；所述比较器模块用于接收所述第一比较电压和所述第二比较电压，以及基于对所述第一比较电压和所述第二比较电压比较的结果，输出所述关断时间产生电路的输出信号。

Description

一种关断时间产生电路及芯片
技术领域
本申请涉及半导体集成电路技术领域，尤其涉及一种关断时间产生电路及芯片。
背景技术
随着便携式电子产品的发展，直流电压转直流电压转换器(Direct Current-Direct Current Converter，DC-DC转换器)由于具备较高的转换效率，已成为计算机、手机等各类电子产品必不可少的电源供电元件。经过多年的发展，DC-DC环路控制技术也由固定频率控制技术发展到可变频率控制技术。固定频率控制技术典型有电压模式和电流模式控制技术，可变频率控制技术也就是当前较为流行的纹波控制环路技术，主要有固定导通时间(Constant On Time，COT)模式、固定关断时间(Constant Off Time，COF)模式以及迟滞模式控制技术。
现有的固定关断时间模式，是保持每个周期的关断时间Toff不变，通过改变接通时间Ton，来对BUCK电源系统进行调节。例如，当负载突变，导致输出电压VOUT下降，系统会保持Toff时间不变，延长Ton时间，来调整VOUT；又例如，当输入电压VIN变高，系统会保持Toff时间不变，缩短Ton时间，来保证占空比的正确。
现有的固定关断时间模式下，当输入电压VIN或者输出电压VOUT发生变化时，会导致BUCK电源系统的开关周期也发生变化，周期的变化过大会使得BUCK电源系统开与关的控制频率不稳定，不利于系统的控制开发。
发明内容
针对现有技术的上述问题，本申请的目的在于提供一种电路结构简单的关断时间产生电路及芯片，能够根据输入电压和输出电压的变化而自适应调整关断时间，从而保持开关频率的相对稳定。
为了解决上述问题，本申请提供一种关断时间产生电路，应用于DC-DC转换器，所述关断时间产生电路包括正相输入电压产生模块、反相输入电压产生模块和比较器模块；
所述正相输入电压产生模块的输入端接收来自所述DC-DC转换器的SW端电压；所述正相输入电压产生模块用于产生与所述DC-DC转换器的输出电压成比例的第一比较电压；
所述反相输入电压产生模块的输入端接收来自所述DC-DC转换器的输入电压；所述反相输入电压产生模块用于采用对负载电容进行放电的方式，产生与所述输入电压成比例的第二比较电压；
所述比较器模块用于接收所述第一比较电压和所述第二比较电压，以及基于对所述第一比较电压和所述第二比较电压比较的结果，输出所述关断时间产生电路的输出信号。
在一些实施方式中，所述正相输入电压产生模块包括SW端电压分压模块；
所述SW端电压分压模块的输入端接收所述SW端电压，所述SW端电压分压模块用于对所述SW端电压进行分压，得到第一分压电压并输出。
在一些实施方式中，所述SW端电压分压模块包括相互串联的第一分压电阻和第二分压电阻；
所述第一分压电阻的未连接第二分压电阻的一端连接所述SW端电压，所述第二分压电阻的未连接第一分压电阻的一端接地。
在一些实施方式中，所述正相输入电压产生模块包括第一比较电压产生模块；
所述第一比较电压产生模块的输入端接收所述SW端电压，或者接收所述正相输入电压产生模块中的SW端电压分压模块输出的第一分压电压；
所述第一比较电压产生模块用于通过RC滤波电路对所述SW端电压或者所述第一分压电压进行滤波，以产生与所述DC-DC转换器的输出电压成比例的第一比较电压。
在一些实施方式中，所述第一比较电压产生模块包括滤波电阻和滤波电容；
所述滤波电阻的第一端连接所述SW端电压，或者连接所述SW端电压分压模块的输出端，所述滤波电阻的第二端连接所述滤波电容的上极板；
所述滤波电容的上极板还连接所述比较器模块的正相输入端，所述滤波电容的下极板接地。
在一些实施方式中，所述反相输入电压产生模块包括输入电压分压模块和第二比较电压产生模块；
所述输入电压分压模块的输入端接收所述输入电压，所述输入电压分压模块用于对所述输入电压进行分压，得到第二分压电压并输出至所述第二比较电压产生模块；
所述第二比较电压产生模块的输入端接收所述第二分压电压，所述第二比较电压产生模块用于利用与所述第二分压电压成正比的电流对所述第二比较电压产生模块中的负载电容进行放电，以产生与所述输入电压成比例的第二比较电压；
其中，所述第二比较电压与所述负载电容的放电时间具有反相关关系。
在一些实施方式中，所述输入电压分压模块包括相互串联的第三分压电阻和第四分压电阻；
所述第三分压电阻的未连接第四分压电阻的一端连接所述输入电压，所述第四分压电阻的未连接第三分压电阻的一端接地；
所述第二比较电压产生模块的输入端连接在所述第三分压电阻和所述第四分压电阻的公共端。
在一些实施方式中，所述第二比较电压产生模块包括运算放大器、负载电阻、第一NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和负载电容；
所述运算放大器的正相输入端连接在所述第三分压电阻和所述第四分压电阻的公共端，所述运算放大器的反相输入端连接所述负载电阻的第一端，所述运算放大器的输出端连接所述第一NMOS晶体管的栅极；
所述负载电阻的第一端还连接所述第一NMOS晶体管的源极，所述负载电阻的第二端接地；
所述第一NMOS晶体管的漏极分别连接所述第一PMOS晶体管的漏极和栅极，以及所述第二PMOS晶体管的栅极；
所述第一PMOS晶体管的栅极还连接所述第二PMOS晶体管的栅极，所述第一PMOS晶体管的漏极还连接所述第二PMOS晶体管的栅极，所述第一PMOS晶体管的源极连接所述输入电压；
所述第二PMOS晶体管的漏极分别连接所述第二NMOS晶体管的漏极和栅极，以及所述第三NMOS晶体管的栅极，所述第二PMOS晶体管的源极连接所述输入电压；
所述第二NMOS晶体管的栅极还连接所述第三NMOS晶体管的栅极，所述第二NMOS晶体管的源极接地；
所述第三NMOS晶体管的源极接地，所述第三NMOS晶体管的漏极连接所述负载电容的下极板；
所述负载电容的下极板还连接所述比较器模块的反相输入端，所述负载电容的上极板连接所述输入电压。
在一些实施方式中，所述第二比较电压产生模块包括运算放大器、负载电阻、第一NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和负载电容；
所述运算放大器的正相输入端连接在所述第三分压电阻和所述第四分压电阻的公共端，所述运算放大器的反相输入端连接所述负载电阻的第一端，所述运算放大器的输出端分别连接所述第一NMOS晶体管的栅极和所述第四NMOS晶体管的栅极；
所述负载电阻的第一端还连接所述第一NMOS晶体管的源极，所述负载电阻的第二端接地；
所述第一NMOS晶体管的漏极分别连接所述第一PMOS晶体管的漏极和栅极，以及所述第二PMOS晶体管的栅极；
所述第一PMOS晶体管的栅极还连接所述第二PMOS晶体管的栅极，所述第一PMOS晶体管的漏极还连接所述第二PMOS晶体管的栅极，所述第一PMOS晶体管的源极分别连接所述第二PMOS晶体管的源极和所述第四NMOS晶体管的漏极；
所述第二PMOS晶体管的漏极分别连接所述第二NMOS晶体管的漏极和栅极，以及所述第三NMOS晶体管的栅极；
所述第二NMOS晶体管的栅极还连接所述第三NMOS晶体管的栅极，所述第二NMOS晶体管的源极接地；
所述第三NMOS晶体管的源极接地，所述第三NMOS晶体管的漏极连接所述负载电容的下极板；
所述第四NMOS晶体管的源极连接所述负载电容的上极板，所述负载电容的下极板还连接所述比较器模块的反相输入端。
在一些实施方式中，所述比较器模块包括比较器、第二反相器和第三反相器；
所述正相输入电压产生模块的输出端连接所述比较器的正相输入端，所述反相输入电压产生模块的输出端连接所述比较器的反相输入端；所述比较器用于接收所述第一比较电压和所述第二比较电压，对所述第一比较电压和所述第二比较电压进行比较，并基于比较的结果产生所述关断时间产生电路的输出信号；
所述第二反相器的输入端接收所述关断时间产生电路的输出信号，所述第二反相器的输出端连接所述第三反相器的输入端，所述第三反相器的输出端用于输出所述关断时间产生电路的输出信号。
在一些实施方式中，所述比较器为轨到轨比较器。
第二方面，本申请实施方式提供了一种芯片，应用于DC-DC转换器，所述芯片包括如上述的关断时间产生电路。
由于上述技术方案，本申请具有以下有益效果：
根据本申请实施例的关断时间产生电路，通过正相输入电压产生模块产生与输出电压成比例的第一比较电压，反相输入电压产生模块采用对负载电容进行放电的方式，产生与输入电压成比例的第二比较电压，以及比较器模块基于对第一比较电压和第二比较电压比较的结果，输出随着输入电压和输出电压变化而自适应调整的关断时间脉冲信号，使得整体系统的开关周期和开关频率保持相对稳定。本申请实施例的关断时间产生电路具有电路结构更加简单、性能可靠、设计开发成本低等优点，进而可以简化DC-DC转换器的设计复杂度和成本。
附图说明
为了更清楚地说明本申请的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
图1示出了根据一些实施例提供的关断时间产生电路的原理图；
图2示出了根据一些实施例提供的SW端电压与输出电压Vout之间的电压关系示意图；
图3示出了根据一些实施例提供的SW端电压与输出电压的等效电压Vox之间的电压关系示意图；
图4示出了根据一些实施例提供的关断时间信号Toff_over时序图；
图5示出了本申请一个实施例提供的关断时间产生电路的原理图；
图6示出了本申请另一个实施例提供的关断时间产生电路的原理图；
图7示出了本申请一个实施例提供的关断时间产生电路的结构示意图；
图8示出了本申请另一个实施例提供的关断时间产生电路的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本申请实施例提供的关断时间产生电路可以但不限于应用于DC-DC转换器中COF架构的Buck电源系统中。在现有的COF模式下，当输入电压Vin或者输出电压Vout发生变化时，系统的开关频率将发生变化，而一般都希望整体系统的开关频率是固定的，因此，需要设计一种电路，可以根据Vin和Vout的比例，等比改变Toff时间，从而保持开关频率的相对稳定。即Toff＝k*(Vin-Vout)/Vin，其中k为比例系数。
需要说明的是，上述应用于DC-DC转换器中仅仅是一种示例，本申请实施例提供的关断时间产生电路还可以应用于其他场景中，本申请实施例对此并不做限定。
参考说明书附图1，其示出了根据一些实施例提供的一种关断时间产生电路的原理图。如图1所示，该关断时间产生电路主要由5部分组成：Vin分压电路，SW分压和滤波电路，Vn产生电路，Vp产生电路和比较器电路。
关于图1中的Vin分压电路，具体地，Vin分压电路包括相互串联的分压电阻R4和R5，以及运算放大器。R4未连接R5的一端连接输入电压Vin，R5未连接R4的一端接地(连接地线GND)；该运算放大器的正相输入端连接在R4和R5的公共端，该运算放大器的反相输入端连接Vp产生电路中的负载电阻Rx的第一端，该运算放大器的输出端连接Vp产生电路中的N沟道(N-Channel)金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOS)(简称NMOS晶体管)Q4的栅极。Vin分压电路主要用于将Vin进行分压，产生Vix＝Vin*K1，K1＝R5/(R4+R5)的电压，产生Vix电压的目的，是为了产生与Vin成正比的电流Iix＝Vix/Rx。
关于图1中的Vp产生电路，具体地，Vp产生电路包括负载电阻Rx、NMOS晶体管Q4、P沟道(P-Channel)金属氧化物半导体场效应晶体管(简称PMOS晶体管)Q5、PMOS晶体管Q6、PMOS晶体管Q11、NMOS晶体管Q12和负载电容Cx。负载电阻Rx的第一端还连接NMOS晶体管Q4的源极，负载电阻Rx的第二端接地；NMOS晶体管Q4的漏极分别连接PMOS晶体管Q5的漏极和栅极、PMOS晶体管Q6的栅极，以及PMOS晶体管Q11的栅极。则Vp产生电路中负载电阻Rx中可以产生与Vin成正比的电流Iix＝Vix/Rx。
PMOS晶体管Q5的栅极还分别连接PMOS晶体管Q6的栅极和PMOS晶体管Q11的栅极，PMOS晶体管Q5的漏极还连接PMOS晶体管Q6的栅极和PMOS晶体管Q11的栅极，PMOS晶体管Q5的源极分别连接PMOS晶体管Q6的源极和PMOS晶体管Q11的源极；PMOS晶体管Q6的漏极连接Vn产生电路中的负载电阻R6，从而将产生的电流Iix引入Vn产生电路，以产生一个和Vin-Vout相关的电压。
PMOS晶体管Q11的漏极连接NMOS晶体管Q12的漏极和栅极，以及负载电容Cx的上极板，NMOS晶体管Q12的源极通过开关管连接至GND，负载电容Cx的上极板还连接比较器电路的正相输入端，负载电容Cx的下极板接地。也就是说，当输入电压Vin后，Iix电流经过Vp产生电路，可以对负载电容Cx充电，从而可以产生电压Vp＝Vgs+Iix*t/Cx＝Vgs+K1*Vin*t/(Rx*Cx)，其中Vgs为初始电压。
在图1所示的实施例中，为了产生与Vin-Vout相关的电压值Vn，需要先产生Vout的等效电压Vox。图1所示实施例中的SW分压和滤波电路的目的，就是为了产生Vout的等效电压Vox＝Vout*K2,K2＝R2/(R1+R2)。
在实际应用中，从整个Buck电源系统来说，正常工作时，SW端电压与输出电压Vout的关系如图2所示，从图2中可知，SW端电压VSW经过LC滤波电路后，即可得到Vout，并且Vout的平均电压Vout_avg＝Vin*Ton/(Ton+Toff)＝Vin*D，其中，Ton表示导通时间，Toff表示关断时间。
当集成电路(Integrated Circuit，IC)没有Vout引脚时，可以通过RC滤波电路产生一个与Vout接近的等效电压Vox。具体地，SW端电压与Vox的关系如图3所示，从图3中可知，SW端电压VSW经过RC滤波电路后，即可得到Vout的等效电压Vox，并且Vox的平均电压Vox_avg＝Vin*Ton/(Ton+Toff)＝Vin*D。
可见，LC滤波电路和RC滤波电路都可以得到SW端电压的平均电压，所以通过RC滤波电路，即可得到Vout的等效值Vox。如果SW端电压是通过分压电阻后再施加到RC滤波电路上，则Vox即可等效为Vout的相同比值的分压。
关于图1中的SW分压和滤波电路，具体地，SW分压和滤波电路包括相互串联的分压电阻R1和R2，以及滤波电阻R3和滤波电容C1。R1未连接R2的一端连接SW端，R2未连接R1的一端接地；滤波电阻R3的第一端连接在R1和R2的公共端，另一端连接Vn产生电路中的运算放大器的正相输入端；滤波电容C1的上极板连接Vn产生电路中的运算放大器的正相输入端，下极板接地。
因为IC本身往往没有Vout引脚，但IC需要产生与Vout相关的Toff时间，所以可以通过SW滤波电路，等效产生Vout电压，若SW端电压分压后再经过滤波电路，则可以等效为Vout的等比分压，最终得到Vox＝Vout*K2＝Vout*R2/(R1+R2)的电压。
关于图1中的Vn产生电路，具体地，Vn产生电路包括运算放大器、负载电阻Rx、NMOS晶体管Q1、PMOS晶体管Q2、PMOS晶体管Q3、NMOS晶体管Q7、负载电阻R6、NMOS晶体管Q8、NMOS晶体管Q9和PMOS晶体管Q10。该运算放大器的反相输入端连接负载电阻Rx的第一端，输出端连接NMOS晶体管Q1的栅极；该负载电阻Rx的第一端还连接NMOS晶体管Q1的源极，该负载电阻Rx的第二端接地；NMOS晶体管Q1的漏极分别连接PMOS晶体管Q2的漏极和栅极、PMOS晶体管Q3的栅极，以及PMOS晶体管Q10的栅极。
PMOS晶体管Q2的栅极还分别连接PMOS晶体管Q3的栅极和PMOS晶体管Q10的栅极，PMOS晶体管Q2的漏极还连接PMOS晶体管Q3的栅极和PMOS晶体管Q10的栅极，PMOS晶体管Q2的源极分别连接PMOS晶体管Q3的源极和PMOS晶体管Q10的源极；PMOS晶体管Q3的漏极连接NMOS晶体管Q7的漏极；NMOS晶体管Q7的漏极还连接负载电阻R6的第一端，NMOS晶体管Q7的栅极也连接负载电阻R6的第一端，NMOS晶体管Q7的源极接地；PMOS晶体管Q10的漏极分别连接NMOS晶体管Q8的栅极、NMOS晶体管Q9的栅极和漏极；NMOS晶体管Q8的源极和NMOS晶体管Q9的源极均接地，NMOS晶体管Q8的漏极连接负载电阻R6的第二端；负载电阻R6的第二端连接在Vp产生电路中PMOS晶体管Q6的漏极，负载电阻R6的第二端还连接比较器电路的反相输入端。
Vn产生电路的目的是产生一个和和Vin-Vout相关的电压。由于基于SW分压和滤波电路，已经产生了与Vout成正比的Vox电压，则Vn产生电路中负载电阻Rx中可以产生与Vout成正比的电流Iox＝Vox/Rx，然后再与Iix相减，即可得到电流差值Iix-Iox＝Vix/Rx-Vox/Rx。也就是说，当输入电压Vin后，Iix电流和Iox电流经过Vn产生电路，能产生Vn＝Vgs+R6*(Iix-Iox)＝Vgs+R6*(Vix/Rx-Vox/Rx)＝Vgs+R6*(K1*Vin-K2*Vout)/Rx的电压，其中Vgs为初始电压。
在实际应用中，可以选择R1、R2、R4和R5的电阻值，使得K1＝K2＝K，因此可以得到Vn＝Vgs+R6*K*(Vin-Vout)/Rx，同样可以得到Vp＝Vgs+K*Vin*t/(Rx*Cx)。
关于图1中的比较器电路，具体地，比较器电路包括比较器、第一反相器和第二反相器，该比较器用于接收Vp和Vn电压，并将Vp和Vn进行比较，当Vp>Vn时，关断时间信号翻H，关断时间结束。如图4所示，图4示出了根据一些实施例提供的关断时间信号Toff_over时序图，可见，当Vp>Vn时，Toff_over由低变高。因此可以得到当Vp＝Vn时：
Vgs+K*Vin*t/(Rx*Cx)＝Vgs+R6*K*(Vin-Vout)/Rx
进一步推导可得：
Toff＝R6*Cx(Vin-Vout)/Vin＝R6*Cx(1-D)
其中D＝Vout/Vin，进而可以得到开关周期T＝Toff/(1-D)＝R6*Cx。可见，开关周期T只和R6、Cx相关，与Vin、Vout无关，所以开关频率Fsw＝1/T也与Vin、Vout无关，可以保持基本的稳定。
由于图1中的关断时间产生电路中Vn产生电路的目的，是产生一个和和Vin-Vout相关的电压，因而有一个Vin相关的电流Iix与Vout相关电流Iox相减的过程，这样的思路就势必需要产生Iox，从而导致该电路的电路结构较复杂，特别是Vn产生电路，开发成本较高，还可能会由于复杂的电路结构导致系统存在一定的安全性风险。
为了解决上述问题，本申请实施例提供了一种关断时间产生电路，无需产生与Vout相关电流Iox，避免使用Vn产生电路，使得电路更加简单高效，并在一定程度上降低整体系统的安全性风险。
参考说明书附图5，其示出了本申请实施例提供的一种关断时间产生电路的原理图。该关断时间产生电路可以应用于DC-DC转换器中，如图5所示，该关断时间产生电路可以包括正相输入电压产生模块510、反相输入电压产生模块520和比较器模块530。正相输入电压产生模块510的输入端接收来自DC-DC转换器的SW端电压VSW，正相输入电压产生模块510的输出端连接比较器模块530的正相输入端；正相输入电压产生模块510可以用于产生与DC-DC转换器的输出电压Vout成比例的第一比较电压Vp。反相输入电压产生模块520的输入端接收来自DC-DC转换器的输入电压Vin，反相输入电压产生模块520的输出端连接比较器模块530的反相输入端；反相输入电压产生模块520可以用于采用对负载电容进行放电的方式，产生与输入电压Vin成比例的第二比较电压Vn。
比较器模块530的正相输入端接收正相输入电压产生模块510输出的第一比较电压Vp，反相输入端接收反相输入电压产生模块520输出的第二比较电压Vn；比较器模块530可以用于基于对第一比较电压Vp和第二比较电压Vn比较的结果，通过输出端输出该关断时间产生电路的输出信号Toff。
根据本申请实施例的关断时间产生电路，通过正相输入电压产生模块产生与输出电压成比例的第一比较电压，反相输入电压产生模块采用对负载电容进行放电的方式，产生与输入电压成比例的第二比较电压，以及比较器模块基于对第一比较电压和第二比较电压比较的结果，输出随着输入电压和输出电压变化而自适应调整的关断时间脉冲信号，使得整体系统的开关周期和开关频率保持相对稳定。本申请实施例的关断时间产生电路具有电路结构更加简单、性能可靠、设计开发成本低等优点，进而可以简化DC-DC转换器的设计复杂度和成本，并在一定程度上降低整体系统的安全性风险。
在本申请的一个实施例中，参考说明书附图6，正相输入电压产生模块510可以包括第一比较电压产生模块512。第一比较电压产生模块512的输入端接收SW端电压VSW，第一比较电压产生模块512的输出端连接比较器模块530的正相输入端。
在工作中，DC-DC转换器的SW端电压VSW被输入至第一比较电压产生模块512，第一比较电压产生模块512可以通过RC滤波电路对接收到的SW端电压VSW进行滤波，以产生与DC-DC转换器的输出电压Vout成比例的第一比较电压Vp，并输出至比较器模块530。
在本申请的另一个实施例中，如图6中虚线所示，正相输入电压产生模块510还可以包括SW端电压分压模块511。SW端电压分压模块511的输入端接收SW端电压VSW，SW端电压分压模块511的输出端连接第一比较电压产生模块512的输入端。SW端电压分压模块511可以用于对SW端电压VSW进行分压，得到第一分压电压并输出至第一比较电压产生模块512。
在该实施例中，第一比较电压产生模块512的输入端可以接收SW端电压分压模块511输出的第一分压电压，第一比较电压产生模块512的输出端连接比较器模块530的正相输入端。
在工作中，DC-DC转换器的SW端电压VSW被输入至SW端电压分压模块511，SW端电压分压模块511对该SW端电压VSW进行分压，得到第一分压电压并输出至第一比较电压产生模块512。第一比较电压产生模块512，可以通过RC滤波电路对接收到的第一分压电压进行滤波，以产生与DC-DC转换器的输出电压Vout成比例的第一比较电压Vp，并输出至比较器模块530。
可以理解，本申请实施例通过RC滤波电路对接收到的SW端电压，或者对接收到的对SW端电压进行分压后的分压电压进行滤波，即可产生与DC-DC转换器的输出电压成比例的电压，电路结构简单、性能可靠、设计开发成本低。
如图6所示，反相输入电压产生模块520可以包括输入电压分压模块521和第二比较电压产生模块522；输入电压分压模块521的输入端接收输入电压Vin，输入电压分压模块521可以用于对输入电压Vin进行分压，得到第二分压电压并输出至第二比较电压产生模块522。第二比较电压产生模块522的输入端接收输入电压分压模块521输出的第二分压电压，第二比较电压产生模块522的输出端连接比较器模块530的反相输入端。
在工作中，DC-DC转换器的输入电压Vin被输入至输入电压分压模块521，输入电压分压模块521对该输入电压Vin进行分压，得到第一分压电压并输出至第二比较电压产生模块522。第二比较电压产生模块522可以利用与第二分压电压成正比的电流对第二比较电压产生模块522中的负载电容进行放电，以产生与输入电压Vin成比例的第二比较电压Vn，并输出至比较器模块530。其中，第二比较电压Vn与负载电容的放电时间具有反相关关系。
可以理解，本申请实施例通过对负载电容进行放电的方式，产生与输入电压成比例的电压，进而利用该电压和与输出电压成比例的电压相减，即可直接产生与Vin-Vout电压成比例的电压，无需再单独设计一个Vin-Vout的电路，大大简化了电路的结构。
如图6所示，比较器模块530在接收到第一比较电压Vp和第二比较电压Vn后，可以对第一比较电压Vp和第二比较电压Vn进行比较，并基于比较的结果，从输出端输出关断时间产生电路的输出信号Toff。
在本申请的一个具体的实施例中，参考说明书附图7，正相输入电压产生模块510可以包括第一比较电压产生模块512，第一比较电压产生模块512可以包括滤波电阻R3和滤波电容C1。滤波电阻R3的第一端可以通过负载电阻R1连接DC-DC转换器的SW端电压VSW，滤波电阻R3的第二端连接滤波电容C1的上极板；滤波电容C1的上极板还连接比较器模块530的正相输入端，滤波电容C1的下极板接地。
在工作中，DC-DC转换器的SW端电压VSW，通过第一比较电压产生模块512中的RC滤波电路，即可产生一个与DC-DC转换器的输出电压Vout等效的第一比较电压Vp＝Vout，并输出至比较器模块530。
可以理解，本申请实施例通过RC滤波电路对接收到的SW端电压进行滤波，即可产生与DC-DC转换器的输出电压等效的电压，电路结构简单。
如图7所示，反相输入电压产生模块520可以包括输入电压分压模块521和第二比较电压产生模块522，输入电压分压模块521包括相互串联的第三分压电阻R4和第四分压电阻R5；第三分压电阻R4的未连接第四分压电阻R5的一端连接输入电压Vin，第四分压电阻R5的未连接第三分压电阻R4的一端接地；第二比较电压产生模块522的输入端连接在第三分压电阻R4和第四分压电阻R5的公共端。
在工作中，第三分压电阻R4和第四分压电阻R5可以将输入电压Vin进行分压，产生Vix＝K1*Vin，K1＝R5/(R4+R5)的电压，并输出至第二比较电压产生模块522。产生Vix电压的目的，是为了产生与输入电压Vin成正比的电流Iix＝Vix/Rx。
如图7所示，第二比较电压产生模块522包括运算放大器、负载电阻Rx、第一NMOS晶体管Q1、第一PMOS晶体管Q2、第二PMOS晶体管Q3、第二NMOS晶体管Q4、第三NMOS晶体管Q5和负载电容Cx。
其中，运算放大器的正相输入端连接在输入电压分压模块521中第三分压电阻R4和第四分压电阻R5的公共端，运算放大器的反相输入端连接负载电阻Rx的第一端，运算放大器的输出端连接第一NMOS晶体管Q1的栅极。负载电阻Rx的第一端还连接第一NMOS晶体管Q1的源极，负载电阻Rx的第二端接地。则在工作中，第二比较电压产生模块522中负载电阻Rx中可以产生与输入电压Vin成正比的电流Iix＝Vix/Rx。
其中，第一NMOS晶体管Q1的漏极分别连接第一PMOS晶体管Q2的漏极和栅极，以及第二PMOS晶体管Q3的栅极。第一PMOS晶体管Q2的栅极还连接第二PMOS晶体管Q3的栅极，第一PMOS晶体管Q2的漏极还连接第二PMOS晶体管Q3的栅极，第一PMOS晶体管Q2的源极连接输入电压Vin；第二PMOS晶体管Q3的漏极分别连接第二NMOS晶体管Q4的漏极和栅极，以及第三NMOS晶体管Q5的栅极，第二PMOS晶体管Q3的源极连接输入电压Vin。
其中，第二NMOS晶体管Q4的栅极还连接第三NMOS晶体管Q5的栅极，第二NMOS晶体管Q4的源极接地；第三NMOS晶体管Q5的源极接地，第三NMOS晶体管Q5的漏极连接负载电容Cx的下极板；负载电容Cx的下极板还连接比较器模块530的反相输入端，负载电容Cx的上极板连接输入电压Vin。
在实际应用中，可以采用反向思维，将对负载电容Cx进行充电变为对负载电容Cx进行放电，将负载电容Cx接地变为接电源，将Vn初始态拉高至输入电压Vin，并采用与输入电压成比例的电流Iix对负载电容Cx进行放电，即可产生与输入电压Vin成比例且与负载电容Cx的放电时间具有反相关关系的第二比较电压Vn。
在工作中，可以将Vn初始态拉高至输入电压Vin，采用与输入电压Vin成正比的电流Iix对负载电容Cx进行放电，从而产生与输入电压Vin成比例且与负载电容Cx的放电时间具有反相关关系的第二比较电压Vn＝Vin-K1*Vin*t/(Rx*Cx)，并输出至比较器模块530。
需要说明的是，本申请实施例中分压电阻R4和R5的电阻值可以根据实际情况进行选择，本申请实施例对此不作限制。
可以理解，本申请实施例第二比较电压产生模块通过对负载电容进行放电的方式，能够产生输入电压与放电电压的差值电压Vin-K1*Vin*t/(Rx*Cx)作为第二比较电压，通过将第二比较电压中的初始电压Vin和第一比较电压产生模块产生的与输出电压Vout等效的第一比较电压相减，即可直接产生Vin-Vout电压，无需再单独设计一个Vin-Vout的电路，大大简化了电路的结构。
如图7所示，比较器模块530包括比较器、第二反相器和第三反相器。该比较器的正相输入端连接正相输入电压产生模块510的输出端，即连接第一比较电压产生模块512中滤波电容C1的上极板；该比较器的反相输入端连接反相输入电压产生模块520的输出端，即连接第二比较电压产生模块522中负载电容Cx的下极板；该比较器的输出端连接第二反相器的输入端。第二反相器的输出端连接第三反相器的输入端，第三反相器的输出端用于输出关断时间产生电路的输出信号。
其中，在第一比较电压Vp＝Vout大于预设阈值的情况下，该比较器可以为轨到轨比较器；在第一比较电压Vp＝Vout小于或者等于预设阈值的情况下，该比较器可以为其他类型的比较器。该预设阈值可以根据实际情况进行设置，本申请实施例对此不作限制。也就是说，该比较器优选为轨到轨比较器。
在工作中，该比较器可以用于接收第一比较电压产生模块512输出的第一比较电压Vp和第二比较电压产生模块522输出的第二比较电压Vn，对第一比较电压Vp和第二比较电压Vn进行比较，并基于比较的结果产生关断时间产生电路的输出信号。第二反相器的输入端接收关断时间产生电路的输出信号，该输出信号经过第二反相器和第三反相器后，由第三反相器的输出端输出。
具体地，当比较器判定Vp>Vn时，关断时间信号翻H，关断时间结束。因此可以得到当Vp＝Vn时：
Vout＝Vin-K1*Vin*t/(Rx*Cx)
进一步推导可得：
Toff＝Rx*Cx*(Vin-Vout)/(K1*Vin)＝Rx*Cx*(1-D)/K1
其中D＝Vout/Vin，进而可以得到开关周期T＝Toff/(1-D)＝Rx*Cx/K1。可见，开关周期T只和Rx、Cx和K1相关，与Vin、Vout无关，所以开关频率Fsw＝1/T＝K1/Rx*Cx也只和Rx、Cx和K1相关，与Vin、Vout无关，可保证开关频率的稳定。
可以理解，本申请实施例可以实现一个与Vin和Vout的比值(Vin-Vout)/Vin相关的关断时间脉冲信号Toff＝k*(Vin-Vout)/Vin，该脉冲信号可以根据Vin和Vout的比例等比改变关断时间Toff，从而保持开关频率的相对稳定。
由于在图7所示的实施例中，当第一比较电压Vp＝Vout比较大，甚至接近输入电压Vin时，比较器模块530中需要使用轨到轨比较器。因此为了提高通用性，可以进一步改进，得到如图8所示的关断时间产生电路，该关断时间产生电路中无需使用轨到轨比较器，下面进行详细描述。
在本申请的另一个具体的实施例中，参考说明书附图8，正相输入电压产生模块510可以包括SW端电压分压模块511和第一比较电压产生模块512，SW端电压分压模块511可以包括相互串联的第一分压电阻R1和第二分压电阻R2；第一比较电压产生模块512可以包括滤波电阻R3和滤波电容C1。
其中，第一分压电阻R1的未连接第二分压电阻R2的一端连接SW端电压VSW，第二分压电阻R2的未连接第一分压电阻R1的一端接地。滤波电阻R3的第一端连接SW端电压分压模块511的输出端，即连接在第一分压电阻R1和第二分压电阻R2的公共端；滤波电阻R3的第二端连接滤波电容C1的上极板；滤波电容C1的上极板还连接比较器模块530的正相输入端，滤波电容C1的下极板接地。
在工作中，SW端电压分压模块511中的第一分压电阻R1和第二分压电阻R2可以将SW端电压VSW进行分压，产生第一分压电压，并输出至第一比较电压产生模块512。SW端电压分压模块511产生的第一分压电压，通过第一比较电压产生模块512中的RC滤波电路，即可产生一个与DC-DC转换器的输出电压Vout成正比的第一比较电压Vp＝K2*Vout，其中K2＝R2/(R1+R2)，并输出至比较器模块530。
可以理解，本申请实施例通过RC滤波电路对接收到的对SW端电压进行分压后的电压进行滤波，即可产生与DC-DC转换器的输出电压成正比的电压，电路结构简单。
如图8所示，反相输入电压产生模块520可以包括输入电压分压模块521和第二比较电压产生模块522，输入电压分压模块521包括相互串联的第三分压电阻R4和第四分压电阻R5；第三分压电阻R4的未连接第四分压电阻R5的一端连接输入电压Vin，第四分压电阻R5的未连接第三分压电阻R4的一端接地；第二比较电压产生模块522的输入端连接在第三分压电阻R4和第四分压电阻R5的公共端。
在工作中，第三分压电阻R4和第四分压电阻R5可以将输入电压Vin进行分压，产生Vix＝K1*Vin，K1＝R5/(R4+R5)的电压，并输出至第二比较电压产生模块522。产生Vix电压的目的，是为了产生与Vin成正比的电流Iix＝Vix/Rx。
如图8所示，第二比较电压产生模块522包括运算放大器、负载电阻Rx、第一NMOS晶体管Q1、第一PMOS晶体管Q2、第二PMOS晶体管Q3、第二NMOS晶体管Q4、第三NMOS晶体管Q5、第四NMOS晶体管Q6和负载电容Cx。
其中，运算放大器的正相输入端连接在输入电压分压模块521中第三分压电阻R4和第四分压电阻R5的公共端，运算放大器的反相输入端连接负载电阻Rx的第一端，运算放大器的输出端分别连接第一NMOS晶体管Q1的栅极和第四NMOS晶体管Q6的栅极。负载电阻Rx的第一端还连接第一NMOS晶体管Q1的源极，负载电阻Rx的第二端接地。则在工作中，第二比较电压产生模块522中负载电阻Rx中可以产生与输入电压Vin成正比的电流Iix＝Vix/Rx。
其中，第一NMOS晶体管Q1的漏极分别连接第一PMOS晶体管Q2的漏极和栅极，以及第二PMOS晶体管Q3的栅极。第一PMOS晶体管Q2的栅极还连接第二PMOS晶体管Q3的栅极，第一PMOS晶体管Q2的漏极还连接第二PMOS晶体管Q3的栅极，第一PMOS晶体管Q2的源极分别连接第二PMOS晶体管Q3的源极和第四NMOS晶体管Q6的漏极。第二PMOS晶体管Q3的漏极分别连接第二NMOS晶体管Q4的漏极和栅极，以及第三NMOS晶体管Q5的栅极。
其中，第二NMOS晶体管Q4的栅极还连接第三NMOS晶体管Q5的栅极，第二NMOS晶体管Q4的源极接地；第三NMOS晶体管Q5的源极接地，第三NMOS晶体管Q5的漏极连接负载电容Cx的下极板；第四NMOS晶体管Q6的源极连接负载电容Cx的上极板，负载电容Cx的下极板还连接比较器模块530的反相输入端，
在实际应用中，为了避免使用轨到轨比较器，可以增加一个NMOS晶体管Q6，其栅极连接在运算放大器的输出端，漏极连接在第一PMOS晶体管Q2的源极，源极连接在负载电容Cx的上极板，当输入电压Vin后，就可产生一个低压降(Low Drop-Out，LDO)电压Vldo＝K1*Vin，K1＝R5/(R4+R5)，这样负载电容Cx就不是接到输入电压Vin，而是接到Vldo。
在工作中，将Vn初始态拉高至输入电压Vin，则负载电容Cx的初始电压即为Vldo，采用与输入电压Vin成正比的电流Iix对负载电容Cx进行放电，从而产生与输入电压Vin成比例且与负载电容Cx的放电时间具有反相关关系的第二比较电压Vn＝K1*Vin-K1*Vin*t/(Rx*Cx)，并输出至比较器模块530。
需要说明的是，本申请实施例中分压电阻R1、R2、R4和R5的电阻值可以根据实际情况进行选择，只需要选择R1、R2、R4和R5的电阻值，使得K1＝K2＝K即可，本申请实施例对此不作限制。因此可以得到Vp＝K*Vout，同样可以得到Vn＝K*Vin-K*Vin*t/(Rx*Cx)。
可以理解，本申请实施例第二比较电压产生模块通过增加一个NMOS晶体管Q6，即可产生一个LDO电压Vldo＝K*Vin，同时通过对负载电容进行放电的方式，能够产生LDO电压与放电电压的差值电压Vldo-K*Vin*t/(Rx*Cx)作为第二比较电压，通过将第二比较电压中的LDO电压Vldo和第一比较电压产生模块产生的与输出电压Vout成正比的第一比较电压Vp＝K*Vout相减，即可直接产生一个与Vin-Vout成正比的电压，无需再单独设计一个Vin-Vout的电路，大大简化了电路的结构。
需要说明的是，上述通过增加一个NMOS晶体管Q6来产生LDO电压的实施方式仅为示例，在实际应用中，产生LDO电压的方法可以包括但不限于上述实施方式，即还可以采用其他方法来产生LDO电压，例如通过设计一个LDO电压产生电路，来产生Vldo＝K1*Vin的LDO电压，本申请实施例在此处不做具体限定，可视具体情况而定，均在本申请的保护范围内。
需要说明的是，本申请实施例中比较器模块530的具体结构可以参考图7所示的实施例，本申请实施例在此不再赘述。其中，比较器模块530中的比较器可以为各种类型的比较器，包括但不限于轨到轨比较器，本申请实施例对此不作具体限定。
具体地，当比较器判定Vp>Vn时，关断时间信号翻H，关断时间结束。因此可以得到当Vp＝Vn时：
K*Vout＝K*Vin-K*Vin*t/(Rx*Cx)
进一步推导可得：
Toff＝Rx*Cx*(Vin-Vout)/Vin＝Rx*Cx*(1-D)
其中D＝Vout/Vin，进而可以得到开关周期T＝Toff/(1-D)＝Rx*Cx。可见，开关周期T只和Rx、Cx相关，与Vin、Vout无关，所以开关频率Fsw＝1/T＝1/Rx*Cx也只和Rx、Cx相关，与Vin、Vout无关，可保证开关频率的稳定。
可以理解，本申请实施例可以实现一个与Vin和Vout的比值(Vin-Vout)/Vin相关的关断时间脉冲信号Toff＝k*(Vin-Vout)/Vin，该脉冲信号可以根据Vin和Vout的比例等比改变关断时间Toff，从而保持开关频率的相对稳定。
本申请的一个实施例还提供一种芯片，可以应用于DC-DC转换器中，该芯片可以包括如图5至图8所示任一实施例所提供的关断时间产生电路。
需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于其与实施例公开的系统相对应，所以描述得比较简单，相关指出参见系统部分说明即可。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (12)

1.一种关断时间产生电路，应用于DC-DC转换器，其特征在于，所述关断时间产生电路包括正相输入电压产生模块、反相输入电压产生模块和比较器模块；
所述正相输入电压产生模块的输入端接收来自所述DC-DC转换器的SW端电压；所述正相输入电压产生模块用于产生与所述DC-DC转换器的输出电压成比例的第一比较电压；
所述反相输入电压产生模块的输入端接收来自所述DC-DC转换器的输入电压；所述反相输入电压产生模块用于采用对负载电容进行放电的方式，产生与所述输入电压成比例的第二比较电压；
所述比较器模块用于接收所述第一比较电压和所述第二比较电压，以及基于对所述第一比较电压和所述第二比较电压比较的结果，输出所述关断时间产生电路的输出信号。
2.根据权利要求1所述的关断时间产生电路，其特征在于，所述正相输入电压产生模块包括SW端电压分压模块；
所述SW端电压分压模块的输入端接收所述SW端电压，所述SW端电压分压模块用于对所述SW端电压进行分压，得到第一分压电压并输出。
3.根据权利要求2所述的关断时间产生电路，其特征在于，所述SW端电压分压模块包括相互串联的第一分压电阻和第二分压电阻；
所述第一分压电阻的未连接第二分压电阻的一端连接所述SW端电压，所述第二分压电阻的未连接第一分压电阻的一端接地。
4.根据权利要求1所述的关断时间产生电路，其特征在于，所述正相输入电压产生模块包括第一比较电压产生模块；
所述第一比较电压产生模块的输入端接收所述SW端电压，或者接收所述正相输入电压产生模块中的SW端电压分压模块输出的第一分压电压；
所述第一比较电压产生模块用于通过RC滤波电路对所述SW端电压或者所述第一分压电压进行滤波，以产生与所述DC-DC转换器的输出电压成比例的第一比较电压。
5.根据权利要求4所述的关断时间产生电路，其特征在于，所述第一比较电压产生模块包括滤波电阻和滤波电容；
所述滤波电阻的第一端连接所述SW端电压，或者连接所述SW端电压分压模块的输出端，所述滤波电阻的第二端连接所述滤波电容的上极板；
所述滤波电容的上极板还连接所述比较器模块的正相输入端，所述滤波电容的下极板接地。
6.根据权利要求1所述的关断时间产生电路，其特征在于，所述反相输入电压产生模块包括输入电压分压模块和第二比较电压产生模块；
所述输入电压分压模块的输入端接收所述输入电压，所述输入电压分压模块用于对所述输入电压进行分压，得到第二分压电压并输出至所述第二比较电压产生模块；
所述第二比较电压产生模块的输入端接收所述第二分压电压，所述第二比较电压产生模块用于利用与所述第二分压电压成正比的电流对所述第二比较电压产生模块中的负载电容进行放电，以产生与所述输入电压成比例的第二比较电压；
其中，所述第二比较电压与所述负载电容的放电时间具有反相关关系。
7.根据权利要求6所述的关断时间产生电路，其特征在于，所述输入电压分压模块包括相互串联的第三分压电阻和第四分压电阻；
所述第三分压电阻的未连接第四分压电阻的一端连接所述输入电压，所述第四分压电阻的未连接第三分压电阻的一端接地；
所述第二比较电压产生模块的输入端连接在所述第三分压电阻和所述第四分压电阻的公共端。
8.根据权利要求7所述的关断时间产生电路，其特征在于，所述第二比较电压产生模块包括运算放大器、负载电阻、第一NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和负载电容；
所述运算放大器的正相输入端连接在所述第三分压电阻和所述第四分压电阻的公共端，所述运算放大器的反相输入端连接所述负载电阻的第一端，所述运算放大器的输出端连接所述第一NMOS晶体管的栅极；
所述负载电阻的第一端还连接所述第一NMOS晶体管的源极，所述负载电阻的第二端接地；
所述第一NMOS晶体管的漏极分别连接所述第一PMOS晶体管的漏极和栅极，以及所述第二PMOS晶体管的栅极；
所述第一PMOS晶体管的栅极还连接所述第二PMOS晶体管的栅极，所述第一PMOS晶体管的漏极还连接所述第二PMOS晶体管的栅极，所述第一PMOS晶体管的源极连接所述输入电压；
所述第二PMOS晶体管的漏极分别连接所述第二NMOS晶体管的漏极和栅极，以及所述第三NMOS晶体管的栅极，所述第二PMOS晶体管的源极连接所述输入电压；
所述第二NMOS晶体管的栅极还连接所述第三NMOS晶体管的栅极，所述第二NMOS晶体管的源极接地；
所述第三NMOS晶体管的源极接地，所述第三NMOS晶体管的漏极连接所述负载电容的下极板；
所述负载电容的下极板还连接所述比较器模块的反相输入端，所述负载电容的上极板连接所述输入电压。
9.根据权利要求7所述的关断时间产生电路，其特征在于，所述第二比较电压产生模块包括运算放大器、负载电阻、第一NMOS晶体管、第一PMOS晶体管、第二PMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管和负载电容；
所述运算放大器的正相输入端连接在所述第三分压电阻和所述第四分压电阻的公共端，所述运算放大器的反相输入端连接所述负载电阻的第一端，所述运算放大器的输出端分别连接所述第一NMOS晶体管的栅极和所述第四NMOS晶体管的栅极；
所述负载电阻的第一端还连接所述第一NMOS晶体管的源极，所述负载电阻的第二端接地；
所述第一NMOS晶体管的漏极分别连接所述第一PMOS晶体管的漏极和栅极，以及所述第二PMOS晶体管的栅极；
所述第一PMOS晶体管的栅极还连接所述第二PMOS晶体管的栅极，所述第一PMOS晶体管的漏极还连接所述第二PMOS晶体管的栅极，所述第一PMOS晶体管的源极分别连接所述第二PMOS晶体管的源极和所述第四NMOS晶体管的漏极；
所述第二PMOS晶体管的漏极分别连接所述第二NMOS晶体管的漏极和栅极，以及所述第三NMOS晶体管的栅极；
所述第二NMOS晶体管的栅极还连接所述第三NMOS晶体管的栅极，所述第二NMOS晶体管的源极接地；
所述第三NMOS晶体管的源极接地，所述第三NMOS晶体管的漏极连接所述负载电容的下极板；
所述第四NMOS晶体管的源极连接所述负载电容的上极板，所述负载电容的下极板还连接所述比较器模块的反相输入端。
10.根据权利要求1所述的关断时间产生电路，其特征在于，所述比较器模块包括比较器、第二反相器和第三反相器；
所述正相输入电压产生模块的输出端连接所述比较器的正相输入端，所述反相输入电压产生模块的输出端连接所述比较器的反相输入端；所述比较器用于接收所述第一比较电压和所述第二比较电压，对所述第一比较电压和所述第二比较电压进行比较，并基于比较的结果产生所述关断时间产生电路的输出信号；
所述第二反相器的输入端接收所述关断时间产生电路的输出信号，所述第二反相器的输出端连接所述第三反相器的输入端，所述第三反相器的输出端用于输出所述关断时间产生电路的输出信号。
11.根据权利要求10所述的关断时间产生电路，其特征在于，所述比较器为轨到轨比较器。
12.一种芯片，应用于DC-DC转换器，其特征在于，所述芯片包括如权利要求1-11任意一项所述的关断时间产生电路。
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