CN106533447A - 一种动态比较器 - Google Patents
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Abstract
本发明属于抗辐射电路技术领域，公开了一种动态比较器，包括：预存放大器电路，用于执行比较操作并锁存输出比较结果；锁存转换电路，与所述预存放大器电路相连，接收所述比较结果，消除单粒子翻转以及单粒子瞬态脉冲，并输出稳定的比较结果；输出锁存电路，与所述锁存转换电路相连，接收所述稳定的比较结果，并锁存输出。本发明提供了一种抗单粒子翻转和瞬态脉冲性能有益的动态比较器。
Description
技术领域
本发明涉及抗辐射电路技术领域，特别涉及一种动态比较器。
背景技术
空间辐射环境中充斥着大量的高能粒子，它们对半导体器件造成复杂的影响，其中影响较为显著的是单粒子翻转SEU与单粒子瞬态脉冲SET。当单粒子入射MOST时，电离电荷漂移、扩散以及寄生双极效应导致漏端短时间内收集到大量电荷，产生瞬态电流脉冲，即SET，向后端电路传播并造成一定影响。这种短脉冲如果致使电路逻辑发生反转则称为单粒子翻转，即SEU。
比较器是模拟集成电路的重要单元，特别是模数转换器ADC中的关键单元。其性能对整个ADC的速度、精度和功耗都有着至关重要的影响。动态比较器以其速度快、功耗低、面积小而得到广泛运用。高能粒子入射动态比较器电路会导致单粒子翻转与单粒子瞬态现象，使后端电路接收错误或不稳定的信号，从而造成电路异常。
为了确保电路正常工作，目前的加固方式往往利用电荷共享方式，使多个MOST同时产生漏电流，再利用差分电路高公模抑制比的特性消除这些漏电流，例如：差分电荷消除技术DCC与双通路加固技术Dual Path RHBDTechnique。但是加固效果与电压抖动抑制效果并不理想，从而导致抗单粒子翻转与单粒子瞬态脉冲的性能较差；还会由加固结构本身带来电路结构复杂，功耗大等问题。
发明内容
本发明提供一种动态比较器，解决了现有技术中比较器抗单粒子翻转与单粒子瞬态脉冲的性能差的技术问题。
为解决上述技术问题，本发明提供了一种动态比较器，包括：
预存放大器电路，用于执行比较操作并锁存输出比较结果；
锁存转换电路，与所述预存放大器电路相连，接收所述比较结果，消除单粒子翻转以及单粒子瞬态脉冲，并输出稳定的比较结果；
输出锁存电路，与所述锁存转换电路相连，接收所述稳定的比较结果，并锁存输出；
其中，所述锁存转换电路包括，带使能控制的：第一使能控制反相器、第二使能控制反相器、第三使能控制反相器、第四使能控制反相器，不带使能控制的：第一非使能控制反相器、第二非使能控制反相器、第三非使能控制反相器以及第四非使能控制反相器；
所述预存放大器输出比较结果信号逻辑A以及其反向信号逻辑A’；A’为A的逻辑非；
所述第一非使能反相器的输入端连接比较结果信号逻辑A，并输出控制信号net21b；所述第三非使能反相器的输入端连接比较结果信号逻辑A并输出控制信号net23b；所述第二非使能反相器的输入端连接反向信号逻辑A’，并输出控制信号net22b，所述第四非使能反相器的输入端连接反向信号逻辑A’，并输出控制信号net24b；
所述第一使能控制反相器的输入端连接所述比较结果信号逻辑A，控制端连接控制信号net22b和net24b，输出端net25连接所述输出锁存电路；所述第三使能控制反相器的输入端连接所述比较结果信号逻辑A，控制端连接控制信号net22b和net24b，输出端net27连接所述输出锁存电路；所述第二使能控制反相器的输入端连接所述反向信号逻辑A’，控制端连接控制信号net21b和net23b，输出端net26连接所述输出锁存电路；所述第四使能控制反相器的输入端连接所述反向信号逻辑A’，控制端连接控制信号net21b和net23b，输出端net28连接所述输出锁存电路。
进一步地，所述第一使能控制反相器包括：PMOS管M35和M36，NMOS管M37和M38；
所述M35的源极连接VDD，漏极连接所述M36的源极，栅极连接所述比较结果信号逻辑A；
所述M36的漏极连接所述M37的漏极以及输出节点net25，栅极连接所述比较结果信号逻辑A；
所述M37的源极连接所述M38的漏极，栅极连接所述控制信号net22b；
所述M38的源极接地，栅极连接所述控制信号net24b。
进一步地，所述第三使能控制反相器包括：PMOS管M27和M28，NMOS管M29和M30；
所述M27的源极连接VDD，漏极连接所述M28的源极，栅极连接所述比较结果信号逻辑A；
所述M28的漏极连接所述M29的漏极以及输出节点net27，栅极连接所述比较结果信号逻辑A；
所述M29的源极连接所述M30的漏极，栅极连接所述控制信号net22b；
所述M30的源极接地，栅极连接所述控制信号net24b。
进一步地，所述第二使能控制反相器包括：PMOS管M39和M40，NMOS管M41和M42；
所述M39的源极连接VDD，漏极连接所述M40的源极，栅极连接所述反向信号逻辑A’；
所述M40的漏极连接所述M41的漏极以及输出节点net26，栅极连接所述反向信号逻辑A’；
所述M41的源极连接所述M42的漏极，栅极连接所述控制信号net23b；
所述M42的源极接地，栅极连接所述控制信号net21b。
进一步地，所述第四使能控制反相器包括：PMOS管M31和M32，NMOS管M33和M34；
所述M31的源极连接VDD，漏极连接所述M32的源极，栅极连接所述反向信号逻辑A’；
所述M32的漏极连接所述M33的漏极以及输出节点net28，栅极连接所述反向信号逻辑A’；
所述M33的源极连接所述M34的漏极，栅极连接所述控制信号net23b；
所述M34的源极接地，栅极连接所述控制信号net21b。
进一步地，所述第一非使能控制反相器包括：PMOS管M43，NMOS管M44；
所述M43与所述M44的栅极相连并连接所述比较结果信号逻辑A，漏极相连并与所述控制信号net21b相连；所述M43的源极连接VDD，所述M44的源极接地；
所述第二非使能控制反相器包括：PMOS管M45，NMOS管M46；
所述M45与所述M46的栅极相连并连接所述反向信号逻辑A’，漏极相连并与所述控制信号net22b相连；所述M45的源极连接VDD，所述M46的源极接地；
所述第三非使能控制反相器包括：PMOS管M47，NMOS管M48；
所述M47与所述M48的栅极相连并连接所述比较结果信号逻辑A，漏极相连并与所述控制信号net23b相连；所述M47的源极连接VDD，所述M48的源极接地；
所述第四非使能控制反相器包括：PMOS管M49，NMOS管M50；
所述M49与所述M50的栅极相连并连接所述反向信号逻辑A’，漏极相连并与所述控制信号net24b相连；所述M49的源极连接VDD，所述M50的源极接地。
进一步地，所述预存放大器电路包括：第一放大比较电路；
所述第一放大比较电路包括：PMOS管M1、M2、M3及M4，NMOS管M5、M6、M7、M8及M9；
所述M1、M2、M3及M4的源极连接VDD，所述M1、M4及M9的栅极连接控制信号CK，所述M7的栅极连接比较信号V1，所述M8的栅极连接比较信号V2，所述M2的栅极为输出节点net14输出比较结果信号逻辑A，所述M3的栅极为输出节点net13输出所述反向信号逻辑A’；
所述M1、M2以及M5的漏极与所述M6的栅极相连，所述M3、M4以及M6的漏极与所述M5的栅极相连；
所述M5的源极与所述M7的漏极相连，所述M6的源极与所述M8的漏极相连；
所述M7以及所述M8的源极与所述M9的漏极相连；
所述M9的源极接地。
进一步地，所述预存放大器电路还包括：第二放大比较电路；
所述第二放大比较电路包括：PMOS管M10、M11、M12及M13，NMOS管M14、M15、M16、M17及M18；
所述M10、M11、M12及M13的源极连接VDD，所述M10、M13及M18的栅极连接控制信号CK，所述M16的栅极连接比较信号V1，所述M17的栅极连接比较信号V2，所述M11的栅极为输出节点net12输出比较结果信号逻辑A，所述M12的栅极为输出节点net11输出所述反向信号逻辑A’；
所述M10、M11以及M14的漏极与所述M15的栅极相连，所述M12、M13以及M15的漏极与所述M14的栅极相连；
所述M14的源极与所述M16的漏极相连，所述M15的源极与所述M17的漏极相连；
所述M16以及所述M17的源极与所述M18的漏极相连；
所述M18的源极接地；
其中，所述输出节点net11与所述M1的漏极相连，所述输出节点net12与所述M4的漏极相连，输出节点net13与所述M10的漏极相连，输出节点net14与所述M13的漏极相连。
进一步地，所述锁存电路包括：PMOS管M19、M20、M21以及M22，NMOS管M23、M24、M25以及M26；
所述M19、M20、M21以及M22的源极连接VDD，M23、M24、M25以及M26的源极接地；
所述M19的栅极、所述M22的漏极、所述M25的栅极以及所述M26的漏极相连；所述M19的漏极、所述M22的栅极、所述M23的漏极以及所述M24的栅极相连，并连接输出节点OUTB；
所述M20的栅极、所述M21的漏极、所述M25的漏极以及所述M26的栅极相连；所述M20的漏极、所述M21的栅极、所述M23的栅极以及所述M24的漏极相连，并连接输出节点OUT。
进一步地，所述PMOS管以及NMOS管均为金属-氧化物半导体场效应晶体管。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例中提供的动态比较器革新现有加固技术结构，可以应用于各种工艺中，不受电荷共享特性限制；具体来说，基于现有比较器的预存放大器电路加输出锁存电路的结构形式，创造性的增加了锁存转换电路，并具体采用4个常规反相器输出的控制信号以及上级电路的输出信号共同控制4个使能控制反相器，消除单粒子翻转和单粒子瞬态对节点电压的影响，并将稳定的比较结果传递到输出锁存电路中；由于这些控制信号分别来自不同电路分支，它们出现单粒子瞬态脉冲的概率是相互独立的。此外，使能控制反相器的一个特点就是只有当全部控制信号都为同一电位时才会改变输出，否则反相器逻辑不发生变化；从而达到消除单粒子瞬态脉冲的目的。
另一方面，本方案中抗单粒子翻转与单粒子瞬态脉冲能力与版图排列无关，降低了设计复杂度，提高成品率。电路抗子翻转与单粒子瞬态脉冲能力与电路工作状态无关，对输入和输出信号限制较弱。不需要修改与该动态比较器直接相连的前后级电路，可移植性好，适用性高。
附图说明
图1为本发明实施例提供的动态比较器的结构示意图；
图2为本发明实施例提供的预存放大器电路的结构示意图；
图3为本发明实施例提供的锁存转换电路的结构示意图；
图4为本发明实施例提供的输出锁存电路的结构示意图。
具体实施方式
本申请实施例通过提供一种动态比较器，解决了现有技术中比较器抗单粒子翻转与单粒子瞬态脉冲的性能差的技术问题；达到了提升比较器抗单粒子翻转与单粒子瞬态脉冲的性能的技术效果。
为解决上述技术问题，本申请实施例提供技术方案的总体思路如下：
通过增加锁存转换电路将比较结果在输出锁存前进行单粒子翻转抑制以及瞬态脉冲抑制；并具体通过四个常规反相器以及上级电路输入信号共同控制四个使能反相器的电路结构，形成类似逻辑运算的结构形式，形成个单粒子翻转独立多支路，从而降低发生的概率。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
参见图1，本发明实施例提供的一种动态比较器，包括：
预存放大器电路，用于执行比较操作并锁存输出比较结果；
锁存转换电路，与所述预存放大器电路相连，接收所述比较结果，消除单粒子翻转以及单粒子瞬态脉冲，并输出稳定的比较结果；
输出锁存电路，与所述锁存转换电路相连，接收所述稳定的比较结果，并锁存输出。
参见图3，其中，所述锁存转换电路包括，带使能控制的：第一使能控制反相器、第二使能控制反相器、第三使能控制反相器、第四使能控制反相器，不带使能控制的：第一非使能控制反相器、第二非使能控制反相器、第三非使能控制反相器以及第四非使能控制反相器。
具体来讲，所述预存放大器电路输出比较结果信号逻辑A以及其反向信号逻辑A’；A’为A的逻辑非；需要说明的是，本实施例中，所述预存放电器电路包括四个输出节点，输出比较结果信号逻辑A的节点net11和net13，输出其反向信号逻辑A’的net12和net14。
所述第一非使能反相器的输入端连接net11，接收比较结果信号逻辑A，并输出控制信号net21b；所述第三非使能反相器的输入端连net13，接收接比较结果信号逻辑A并输出控制信号net23b；所述第二非使能反相器的输入端连接net12，接收反向信号逻辑A’，并输出控制信号net22b，所述第四非使能反相器的输入端连net14，接收接反向信号逻辑A’，并输出控制信号net24b。
使能控制反相器共有四个，分别连接net11、net12、net13以及net14，获取对应的控制信号net21、net22、net23以及net24；结合四个控制信号net21b、net22b、net23b、net24b实现控制。
具体来说，所述第一使能控制反相器的输入端连接net11和net13，获得控制信号net21和net23，控制端连接控制信号net22b和net24b，输出端net25连接所述输出锁存电路。
所述第三使能控制反相器的输入端连接net11和net13，获得控制信号net21和net23，控制端连接控制信号net22b和net24b，输出端net27连接所述输出锁存电路。
所述第二使能控制反相器的输入端连接net12和net14，获得控制信号net22和net24，控制端连接控制信号net21b和net23b，输出端net26连接所述输出锁存电路。
所述第四使能控制反相器的输入端连接net12和net14，获取控制信号net22和net24，控制端连接控制信号net21b和net23b，输出端net28连接所述输出锁存电路。
其中，控制信号net21、net22b、net23与net24b为逻辑A，net21b、net22、net23b与net24为逻辑A’。
进一步地，所述第一使能控制反相器包括：PMOS管M35和M36，NMOS管M37和M38。
所述M35的源极连接VDD，漏极连接所述M36的源极，栅极连接net21；
所述M36的漏极连接所述M37的漏极以及输出节点net25，栅极连接所述net23；
所述M37的源极连接所述M38的漏极，栅极连接所述控制信号net22b；
所述M38的源极接地，栅极连接所述控制信号net24b。
相似的，所述第三使能控制反相器包括：PMOS管M27和M28，NMOS管M29和M30。
所述M27的源极连接VDD，漏极连接所述M28的源极，栅极连接net21；
所述M28的漏极连接所述M29的漏极以及输出节点net27，栅极连接net23；
所述M29的源极连接所述M30的漏极，栅极连接所述控制信号net22b；
所述M30的源极接地，栅极连接所述控制信号net24b。
所述第二使能控制反相器包括：PMOS管M39和M40，NMOS管M41和M42。
所述M39的源极连接VDD，漏极连接所述M40的源极，栅极连接net24；
所述M40的漏极连接所述M41的漏极以及输出节点net26，栅极连接net22；
所述M41的源极连接所述M42的漏极，栅极连接所述控制信号net23b；
所述M42的源极接地，栅极连接所述控制信号net21b。
所述第四使能控制反相器包括：PMOS管M31和M32，NMOS管M33和M34。
所述M31的源极连接VDD，漏极连接所述M32的源极，栅极连接net24；
所述M32的漏极连接所述M33的漏极以及输出节点net28，栅极连接net22；
所述M33的源极连接所述M34的漏极，栅极连接所述控制信号net23b；
所述M34的源极接地，栅极连接所述控制信号net21b。
所述第一非使能控制反相器包括：PMOS管M43，NMOS管M44。
所述M43与所述M44的栅极相连并连接net21，漏极相连并与所述控制信号net21b相连；所述M43的源极连接VDD，所述M44的源极接地。
所述第二非使能控制反相器包括：PMOS管M45，NMOS管M46；
所述M45与所述M46的栅极相连并连接net22，漏极相连并与所述控制信号net22b相连；所述M45的源极连接VDD，所述M46的源极接地。
所述第三非使能控制反相器包括：PMOS管M47，NMOS管M48；
所述M47与所述M48的栅极相连并连接net23，漏极相连并与所述控制信号net23b相连；所述M47的源极连接VDD，所述M48的源极接地。
所述第四非使能控制反相器包括：PMOS管M49，NMOS管M50；
所述M49与所述M50的栅极相连并连接net24，漏极相连并与所述控制信号net24b相连；所述M49的源极连接VDD，所述M50的源极接地。
所述输出节点net25、net26、net27和net28对应输出锁存电路的输入节点net31、net32、net33以及net34。
参见图2，所述预存放大器电路包括：第一放大比较电路；
所述第一放大比较电路包括：PMOS管M1、M2、M3及M4，NMOS管M5、M6、M7、M8及M9；
所述M1、M2、M3及M4的源极连接VDD，所述M1、M4及M9的栅极连接控制信号CK，所述M7的栅极连接比较信号V1，所述M8的栅极连接比较信号V2，所述M2的栅极为输出节点net14输出比较结果信号逻辑A，所述M3的栅极为输出节点net13输出所述反向信号逻辑A’；
所述M1、M2以及M5的漏极与所述M6的栅极相连，所述M3、M4以及M6的漏极与所述M5的栅极相连；
所述M5的源极与所述M7的漏极相连，所述M6的源极与所述M8的漏极相连；
所述M7以及所述M8的源极与所述M9的漏极相连；
所述M9的源极接地。
进一步地，所述预存放大器电路还包括：第二放大比较电路；
所述第二放大比较电路包括：PMOS管M10、M11、M12及M13，NMOS管M14、M15、M16、M17及M18；
所述M10、M11、M12及M13的源极连接VDD，所述M10、M13及M18的栅极连接控制信号CK，所述M16的栅极连接比较信号V1，所述M17的栅极连接比较信号V2，所述M11的栅极为输出节点net12输出比较结果信号逻辑A，所述M12的栅极为输出节点net11输出所述反向信号逻辑A’；
所述M10、M11以及M14的漏极与所述M15的栅极相连，所述M12、M13以及M15的漏极与所述M14的栅极相连；
所述M14的源极与所述M16的漏极相连，所述M15的源极与所述M17的漏极相连；
所述M16以及所述M17的源极与所述M18的漏极相连；
所述M18的源极接地；
其中，所述输出节点net11与所述M1的漏极相连，所述输出节点net12与所述M4的漏极相连，输出节点net13与所述M10的漏极相连，输出节点net14与所述M13的漏极相连。
参见图4，所述锁存电路包括：PMOS管M19、M20、M21以及M22，NMOS管M23、M24、M25以及M26；
所述M19、M20、M21以及M22的源极连接VDD，M23、M24、M25以及M26的源极接地；
所述M19的栅极、所述M22的漏极、所述M25的栅极以及所述M26的漏极相连，并对应连接net28；所述M19的漏极、所述M22的栅极、所述M23的漏极以及所述M24的栅极相连，并连接net25以及输出节点OUTB；
所述M20的栅极、所述M21的漏极、所述M25的漏极以及所述M26的栅极相连，并连接net27；所述M20的漏极、所述M21的栅极、所述M23的栅极以及所述M24的漏极相连，并连接net26以及输出节点OUT。
进一步地，所述PMOS管以及NMOS管均为金属-氧化物半导体场效应晶体管。
下面将分别介绍具体的工作过程。
该动态比较器包括三个子电路：预存放大器电路10、锁存转换电路20和输出锁存电路30。分别完成预充放大、锁存转换和数据锁存三个功能。
预存放大器电路10的输入端口为比较信号V1、V2和时钟信号CK；输出端口为net11、net12、net13和net14。包含18个MOST，构成两个预充放大电路。其中M1、M4、M9、M10、M13与M18的栅极与时钟CK相连，用于控制灵敏放大器同步控制。M7、M8、M16与M17栅极分别连接比较信号V1和V2，用于比较V1和V2的电压大小。M2、M3、M5、M6、M11、M12、M14和M15构成锁存控制电路，net11、net12、net13和net14用于锁存比较结果。
CK为时钟信号，用于同步控制电路。当CK为低电平(“0”)时，电流源M9和M18关断，上拉MOST M1、M4、M10与M13导通，使电路处于预充状态。此时节点net11、net12、net13与net14均为高电平(“1”)，由于所有的P型MOST漏端与体端电位差为零，对单粒子不敏感。所有N型MOST虽然漏端与体端有电位差，但有两个原因可以忽略其单粒子影响：第一，M5、M6、M14与M15作为等效电阻对电压抖动滤波，减小了net11、net12、net13与net14上的电位变化；第二，由于M9与M18关断，net11、net12、net13与net14上的电位变化会迅速恢复。
当CK为“1”时，M9与M18导通，形成电流源。流过M7、M8、M16与M17上的电流大小与V1、V2的电压大小有关，电压较大的MOST会流过更多的电流，节点net11、net12、net13与net14下降的更快，同时在M5、M6、M14与M15的正反馈作用下迅速完成电压比较，使net11与net13电位相同(假设电位为逻辑A)，net12与net14电位相同(电位为逻辑A’)，A’为A的逻辑非。
锁存转换电路20的输入端口为net21、net22、net23和net24；输出端口为net25、net26、net27和net28。子电路20中包含24个MOST，构成8个反相器。其中M43、M44、M45、M46、M47、M48、M49和M50构成了4个常见的反相器，M27、M28、M29、M30、M31、M32、M33、M34、M35、M36、M37、M38、M39、M40、M41和M42构成4个带使能控制的反相器。常见反相器的输出信号与子电路20的输入信号共同控制使能反相器，可以消除单粒子翻转与单粒子瞬态对节点电压的影响，并将稳定的比较结果传递到子电路30中锁存。
输入信号与反向信号一同控制使能反相器，其中控制信号net21、net22b、net23与net24b为逻辑A，net21b、net22、net23b与net24为逻辑A’，因此net25与net27输出逻辑A’，net26与net28输出逻辑A。由于这些控制信号分别来自不同电路分支，它们出现单粒子瞬态脉冲的概率是相互独立的。此外，使能控制反相器的一个特点就是只有当全部控制信号都为同一电位时才会改变输出，否则反相器逻辑不发生变化。从而达到消除单粒子瞬态脉冲的目的。
由于子电路10在预充状态下的全部输出为“1”，为无效结果，子电路20需要屏蔽这一结果，使能反相器可以完成这一工作。当输入均为“1”时，构成使能反相器的P型MOST栅极全部为“1”，N型MOST栅极全部为“0”，使能反相器的输出为高阻状态，预充状态下不会传输数据。
输出锁存电路的输入端口为net31、net32和net33；输出端口为OUT和OUTB。子电路30中包含8个MOST，构成锁存电路。输出端OUT、OUTB分别与net32、net31相连。
该锁存电路包含4个存储节点，即net31、net32、net33与net34，其中net31与net33存储数据相同，为逻辑A’，net32与net34存储数据相同，为逻辑A。与存储节点(逻辑A)相连的P型MOST和N型MOST的栅极分别连接到两个反向逻辑存储节点(逻辑A’)，也就是说存储节点受到反向逻辑存储节点的保护，因此任意MOST产生单粒子瞬态脉冲不会导致存储节点的数据发生变化。
选择子电路30中任一个逻辑为A的存储节点作为输出OUT，选择任一个逻辑为A’的存储节点作为输出OUTB。输出结果将满足：当V1大于V2时，A为“1”，A’为“0”；当V1小于V2时，A为“0”，A’为“1”。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本申请实施例中提供的动态比较器革新现有加固技术结构，可以应用于各种工艺中，不受电荷共享特性限制；具体来说，基于现有比较器的预存放大器电路加输出锁存电路的结构形式，创造性的增加了锁存转换电路，并具体采用4个常规反相器输出的控制信号以及上级电路的输出信号共同控制4个使能控制反相器，消除单粒子翻转和单粒子瞬态对节点电压的影响，并将稳定的比较结果传递到输出锁存电路中；由于这些控制信号分别来自不同电路分支，它们出现单粒子瞬态脉冲的概率是相互独立的。此外，使能控制反相器的一个特点就是只有当全部控制信号都为同一电位时才会改变输出，否则反相器逻辑不发生变化；从而达到消除单粒子瞬态脉冲的目的。
另一方面，本方案中抗单粒子翻转与单粒子瞬态脉冲能力与版图排列无关，降低了设计复杂度，提高成品率。电路抗子翻转与单粒子瞬态脉冲能力与电路工作状态无关，对输入和输出信号限制较弱。不需要修改与该动态比较器直接相连的前后级电路，可移植性好，适用性高。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (10)
1.一种动态比较器，其特征在于，包括：
预存放大器电路，用于执行比较操作并锁存输出比较结果；
锁存转换电路，与所述预存放大器电路相连，接收所述比较结果，消除单粒子翻转以及单粒子瞬态脉冲，并输出稳定的比较结果；
输出锁存电路，与所述锁存转换电路相连，接收所述稳定的比较结果，并锁存输出；
其中，所述锁存转换电路包括，带使能控制的：第一使能控制反相器、第二使能控制反相器、第三使能控制反相器、第四使能控制反相器，不带使能控制的：第一非使能控制反相器、第二非使能控制反相器、第三非使能控制反相器以及第四非使能控制反相器；
所述预存放大器电路输出比较结果信号逻辑A以及其反向信号逻辑A’；A’为A的逻辑非；
所述第一非使能反相器的输入端连接比较结果信号逻辑A，并输出控制信号net21b；所述第三非使能反相器的输入端连接比较结果信号逻辑A并输出控制信号net23b；所述第二非使能反相器的输入端连接反向信号逻辑A’，并输出控制信号net22b，所述第四非使能反相器的输入端连接反向信号逻辑A’，并输出控制信号net24b；
所述第一使能控制反相器的输入端连接所述比较结果信号逻辑A，控制端连接控制信号net22b和net24b，输出端net25连接所述输出锁存电路；所述第三使能控制反相器的输入端连接所述比较结果信号逻辑A，控制端连接控制信号net22b和net24b，输出端net27连接所述输出锁存电路；所述第二使能控制反相器的输入端连接所述反向信号逻辑A’，控制端连接控制信号net21b和net23b，输出端net26连接所述输出锁存电路；所述第四使能控制反相器的输入端连接所述反向信号逻辑A’，控制端连接控制信号net21b和net23b，输出端net28连接所述输出锁存电路。
2.如权利要求1所述的动态比较器，其特征在于，所述第一使能控制反相器包括：PMOS管M35和M36，NMOS管M37和M38；
所述M35的源极连接VDD，漏极连接所述M36的源极，栅极连接所述比较结果信号逻辑A；
所述M36的漏极连接所述M37的漏极以及输出节点net25，栅极连接所述比较结果信号逻辑A；
所述M37的源极连接所述M38的漏极，栅极连接所述控制信号net22b；
所述M38的源极接地，栅极连接所述控制信号net24b。
3.如权利要求1所述的动态比较器，其特征在于，所述第三使能控制反相器包括：PMOS管M27和M28，NMOS管M29和M30；
所述M27的源极连接VDD，漏极连接所述M28的源极，栅极连接所述比较结果信号逻辑A；
所述M28的漏极连接所述M29的漏极以及输出节点net27，栅极连接所述比较结果信号逻辑A；
所述M29的源极连接所述M30的漏极，栅极连接所述控制信号net22b；
所述M30的源极接地，栅极连接所述控制信号net24b。
4.如权利要求1所述的动态比较器，其特征在于，所述第二使能控制反相器包括：PMOS管M39和M40，NMOS管M41和M42；
所述M39的源极连接VDD，漏极连接所述M40的源极，栅极连接所述反向信号逻辑A’；
所述M40的漏极连接所述M41的漏极以及输出节点net26，栅极连接所述反向信号逻辑A’；
所述M41的源极连接所述M42的漏极，栅极连接所述控制信号net23b；
所述M42的源极接地，栅极连接所述控制信号net21b。
5.如权利要求1所述的动态比较器，其特征在于，所述第四使能控制反相器包括：PMOS管M31和M32，NMOS管M33和M34；
所述M31的源极连接VDD，漏极连接所述M32的源极，栅极连接所述反向信号逻辑A’；
所述M32的漏极连接所述M33的漏极以及输出节点net28，栅极连接所述反向信号逻辑A’；
所述M33的源极连接所述M34的漏极，栅极连接所述控制信号net23b；
所述M34的源极接地，栅极连接所述控制信号net21b。
6.如权利要求1所述的动态比较器，其特征在于：
所述第一非使能控制反相器包括：PMOS管M43，NMOS管M44；
所述M43与所述M44的栅极相连并连接所述比较结果信号逻辑A，漏极相连并与所述控制信号net21b相连；所述M43的源极连接VDD，所述M44的源极接地；
所述第二非使能控制反相器包括：PMOS管M45，NMOS管M46；
所述M45与所述M46的栅极相连并连接所述反向信号逻辑A’，漏极相连并与所述控制信号net22b相连；所述M45的源极连接VDD，所述M46的源极接地；
所述第三非使能控制反相器包括：PMOS管M47，NMOS管M48；
所述M47与所述M48的栅极相连并连接所述比较结果信号逻辑A，漏极相连并与所述控制信号net23b相连；所述M47的源极连接VDD，所述M48的源极接地；
所述第四非使能控制反相器包括：PMOS管M49，NMOS管M50；
所述M49与所述M50的栅极相连并连接所述反向信号逻辑A’，漏极相连并与所述控制信号net24b相连；所述M49的源极连接VDD，所述M50的源极接地。
7.如权利要求1～6任一项所述的动态比较器，其特征在于，所述预存放大器电路包括：第一放大比较电路；
所述第一放大比较电路包括：PMOS管M1、M2、M3及M4，NMOS管M5、M6、M7、M8及M9；
所述M1、M2、M3及M4的源极连接VDD，所述M1、M4及M9的栅极连接控制信号CK，所述M7的栅极连接比较信号V1，所述M8的栅极连接比较信号V2，所述M2的栅极为输出节点net14输出比较结果信号逻辑A，所述M3的栅极为输出节点net13输出所述反向信号逻辑A’；
所述M1、M2以及M5的漏极与所述M6的栅极相连，所述M3、M4以及M6的漏极与所述M5的栅极相连；
所述M5的源极与所述M7的漏极相连，所述M6的源极与所述M8的漏极相连；
所述M7以及所述M8的源极与所述M9的漏极相连；
所述M9的源极接地。
8.如权利要求7所述的动态比较器，其特征在于，所述预存放大器电路还包括：第二放大比较电路；
所述第二放大比较电路包括：PMOS管M10、M11、M12及M13，NMOS管M14、M15、M16、M17及M18；
所述M10、M11、M12及M13的源极连接VDD，所述M10、M13及M18的栅极连接控制信号CK，所述M16的栅极连接比较信号V1，所述M17的栅极连接比较信号V2，所述M11的栅极为输出节点net12输出比较结果信号逻辑A，所述M12的栅极为输出节点net11输出所述反向信号逻辑A’；
所述M10、M11以及M14的漏极与所述M15的栅极相连，所述M12、M13以及M15的漏极与所述M14的栅极相连；
所述M14的源极与所述M16的漏极相连，所述M15的源极与所述M17的漏极相连；
所述M16以及所述M17的源极与所述M18的漏极相连；
所述M18的源极接地；
其中，所述输出节点net11与所述M1的漏极相连，所述输出节点net12与所述M4的漏极相连，输出节点net13与所述M10的漏极相连，输出节点net14与所述M13的漏极相连。
9.如权利要求8所述的动态比较器，其特征在于，所述锁存电路包括：PMOS管M19、M20、M21以及M22，NMOS管M23、M24、M25以及M26；
所述M19、M20、M21以及M22的源极连接VDD，M23、M24、M25以及M26的源极接地；
所述M19的栅极、所述M22的漏极、所述M25的栅极以及所述M26的漏极相连，并连接输入节点net34；所述M19的漏极、所述M22的栅极、所述M23的漏极以及所述M24的栅极相连，并连接输入节点net31以及输出节点OUTB；
所述M20的栅极、所述M21的漏极、所述M25的漏极以及所述M26的栅极相连，并连接输入节点net33；所述M20的漏极、所述M21的栅极、所述M23的栅极以及所述M24的漏极相连，并连接输入节点net32输出节点OUT。
10.如权利要求9所述的动态比较器，其特征在于：所述PMOS管以及NMOS管均为金属-氧化物半导体场效应晶体管。
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