CN105913869A - 一种抗set的加固存储电路 - Google Patents

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Abstract

本发明提供了一种抗SET的加固存储电路，包括：DICE型D触发电路和时钟电路；时钟电路为DICE型D触发电路提供时钟信号；其中，输入到DICE型D触发电路的时钟信号的抗SET脉冲宽度不小于设定的第一阈值，和，抗SET脉冲宽度差值不大于设定的第二阈值。根据本方案，由时钟电路向DICE型D触发电路提供时钟信号，通过保证输入到DICE型D触发电路的时钟信号的上升沿脉冲宽度和下降沿脉冲宽度均不小于设定的第一阈值，和，上升沿脉宽度冲和下降沿脉冲宽度之间的差值小于设定的第二阈值，从而可以根据实验模拟结果确定该加固存储电路提高了抗SET性能，进而降低了电路所受到SET的影响。

Description

一种抗SET的加固存储电路
技术领域
本发明涉及电路技术领域，特别涉及一种基于抗SET(Single EventTransient，单粒子瞬变)的加固存储电路。
背景技术
随着我国航天事业的飞速发展，为了应对航天技术发展的挑战，各国都在积极研制高性能、高可靠性的集成电路。对于空间恶劣环境中的SET单粒子效应却成为未来航天技术发展所面临的主要问题。
目前，为了消除、抑制或减轻单粒子效应对系统功能的影响，一般采用单粒子加固技术来实现。在器件加固方面，DICE(Dual Interlocked storage Cell，双节点互锁存储单元)结构的存储单元具有很好的加固效果，但是DICE单元仍会受到SET的影响。
发明内容
本发明实施例提供了一种抗SET的加固存储电路，以降低电路所受到的SET的影响。
本发明实施例提供了一种抗单粒子瞬变SET的加固存储电路，包括：
DICE型D触发电路和时钟电路；
所述时钟电路为所述DICE型D触发电路提供时钟信号；
其中，输入到所述DICE型D触发电路的时钟信号的抗SET脉冲宽度不小于设定的第一阈值，和，抗SET脉冲宽度差值不大于设定的第二阈值。
优选地，所述DICE型D触发电路包括：电路输入端口、电路输出端口、四个D触发器、与所述四个D触发器一一对应的四个反相器、与所述电路输出端口相连接的一个反相器；其中，该四个D触发器包括：第一D触发器、第二D触发器、第三D触发器和第四D触发器；
第一D触发器的D输入端通过相应反相器与所述电路输入端口相连；
第二D触发器的D输入端通过相应反相器与所述电路输入端口相连；
第三D触发器的D输入端通过相应反相器与第一D触发器的第一输出端、第二D触发器的第一输出端相连；
第四D触发器的D输入端通过相应反相器与第一D触发器的第二输出端、第二D触发器的第二输出端相连；
第三D触发器的两个输出端与第四D触发器的两个输出端均与对应所述电路输出端口的反相器相连。
优选地，所述时钟电路包括：时钟信号发生器、与时钟信号发生器相连的加固电路、与加固电路的第一输出端相连的至少两级反相电路、与加固电路的第二输出端相连的至少两级反相电路；其中，该与加固电路的第一输出端相连的至少两级反相电路之间相连；该与加固电路的第二输出端相连的至少两级反相电路之间相连；其中，
该与加固电路的第一输出端相连的至少两级反相电路中的第一目标反相电路的输出端与所述第一D触发器的第一时钟输入端相连、以及与所述第三D触发器的第一时钟输入端相连；
该与加固电路的第一输出端相连的至少两级反相电路中的第二目标反相电路的输出端与所述第一D触发器的第二时钟输入端相连、以及与所述第三D触发器的第二时钟输入端相连；
该与加固电路的第二输出端相连的至少两级反相电路中的第三目标反相电路的输出端与所述第二D触发器的第一时钟输入端相连、以及与所述第四D触发器的第一时钟输入端相连；
该与加固电路的第二输出端相连的至少两级反相电路中的第四目标反相电路的输出端与所述第二D触发器的第二时钟输入端相连、以及与所述第四D触发器的第二时钟输入端相连；
其中，所述第一目标反相电路与所述第三目标反相电路均位于其所在反相电路中的第奇数级；所述第二目标反相电路与所述第四目标反相电路均位于其所在反相电路的第不为0的偶数级。
优选地，所述时钟电路包括：与加固电路的第一输出端相连的两级反相电路；
和/或，
所述时钟电路包括：与加固电路的第二输出端相连的两级反相电路。
优选地，所述加固电路包括：第一P沟道的绝缘栅型场效应管PMOS、第二PMOS、第三PMOS、第四PMOS、第一N沟道的绝缘栅型场效应管NMOS、第二NMOS、第三NMOS、第四NMOS和两个串联连接的反相器；其中，
第一PMOS的D端接高电平，第一PMOS的S端与第二PMOS的D端相连；第二PMOS的S端与第一NMOS的D端相连，第一NMOS的S端与第二NMOS的D端相连，第二NMOS的S端接地；
第三PMOS的D端接高电平，第三PMOS的S端与第四PMOS的D端相连；第四PMOS的S端与第三NMOS的D端相连，第三NMOS的S端与第四NMOS的D端相连，第四NMOS的S端接地；
第一PMOS的G端、第二NOMS的G端、第三PMOS的G端、第四NMOS的G端相连，且均与所述时钟信号发生器相连；
第二PMOS的G端、第一NMOS的G端、第四NMOS的G端、第三NMOS的G端相连，且均通过该两个串联连接的反相器与所述时钟信号发生器相连；
其中，第二PMOS的S端与第一NMOS的D端相连的点作为所述加固电路的所述第一输出端；第四PMOS的S端与第三NMOS的D端相连的点作为所述加固电路的所述第二输出端。
优选地，所述第一阈值包括：550ps。
优选地，所述第二阈值包括：100ps。
本发明实施例提供了一种抗SET的加固存储电路，由时钟电路向DICE型D触发电路提供时钟信号，通过保证输入到DICE型D触发电路的时钟信号的上升沿脉冲宽度和下降沿脉冲宽度均不小于设定的第一阈值，和，上升沿脉宽度冲和下降沿脉冲宽度之间的差值小于设定的第二阈值，从而可以根据实验模拟结果确定该加固存储电路提高了抗SET性能，进而降低了电路所受到SET的影响。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明一个实施例提供的抗SET的加固存储电路示意图；
图2是本发明一个实施例提供的DICE型D触发电路示意图；
图3是本发明一个实施例提供的一种时钟电路示意图；
图4是本发明一个实施例提供的另一种时钟电路示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明实施例提供了一种抗SET的加固存储电路，该方法可以包括以下内容：
DICE型D触发电路101和时钟电路102；
所述时钟电路102为所述DICE型D触发电路101提供时钟信号；
其中，输入到所述DICE型D触发电路101的时钟信号的抗SET脉冲宽度不小于设定的第一阈值，和，抗SET脉冲宽度差值不大于设定的第二阈值。
根据上述抗SET的加固存储电路，通过由时钟电路向DICE型D触发电路提供时钟信号，通过保证输入到DICE型D触发电路的时钟信号的上升沿脉冲宽度和下降沿脉冲宽度均不小于设定的第一阈值，和，上升沿脉宽度冲和下降沿脉冲宽度之间的差值小于设定的第二阈值，从而可以根据实验模拟结果确定该加固存储电路提高了抗SET性能，进而降低了电路所受到SET的影响。
请参考图2，在本发明一个实施例中，该DICE型D触发电路可以包括：电路输入端口D0、电路输出端口Q0、四个D触发器、与所述四个D触发器一一对应的四个反相器、与所述电路输出端口D0相连接的一个反相器；其中，该四个D触发器包括：D触发器D1、D触发器D2、D触发器D3和D触发器D4；
D触发器D1的D输入端通过相应反相器A1与所述电路输入端口D0相连；
D触发器D2的D输入端通过相应反相器A2与所述电路输入端口D0相连；
D触发器D3的D输入端通过相应反相器A3与D触发器D1的输出端M0、D触发器D2的输出端M0相连；
D触发器D4的D输入端通过相应反相器A4与D触发器D1的输出端M1、D触发器D2的输出端M1相连；
D触发器D3的两个输出端(M0、M1)与D触发器D4的两个输出端(M0、M1)均与对应所述电路输出端口Q0的反相器A5相连。
其中，该DICE型的D触发电路用于实现数据的存储，在电路输入端口D0中输入的信号会以相同的脉冲从电路输出端口Q0中输出，其中输出的信号相对于输入的信号脉冲存在延时。在辐射环境中，该DICE型的D触发电路的抗SET能力较强。
由于该抗SET的加固存储电路需要由时钟电路提供时钟信号，为了保证该加固存储电路具有较高的SET能力，还需要时钟电路具有较高的抗SET能力。
在本本发明实施例中，在针对时钟电路的抗SET能力进行说明时，需要涉及到以下几个参数，下面对这几个参数进行详细说明：
1、上升沿脉冲和下降沿脉冲：分别是时钟信号为低电平时产生的扰动、时钟信号为高电平时产生的扰动。
不同的电路结构对这两种扰动的承受能力不同，导致对上升沿脉冲和下降沿脉冲的抗干扰能力差别很大，而在实验中以二者中抗干扰能力最差的作为抗SET能力的基准。
在本实施例中，该时钟信号低电平宽度和高电平宽度可以称之为抗SET脉冲宽度，其中，抗SET脉冲宽度越大，抗SET能力越强。但是，抗SET脉冲宽度不能够无限大，因为抗SET脉冲宽度越大，其延时越长，因此，抗SET脉冲宽度不小于谁能够的第一阈值。例如，该第一阈值为550ps。
2、抗SET脉冲宽度差值：实验模拟电路受到单粒子轰击时所展现的脉冲波形，体现了电路的抗SET能力。
其中，该抗SET脉冲宽度差值是时钟信号的低电平宽度和高电平宽度的差值，该抗SET脉冲宽度差值越小，其抗SET能力越强。因此，该抗SET脉冲宽度差值可以不大于设定的第二阈值。例如，该第二阈值为100ps。
在本发明一个实施例中，可以对时钟电路进行如下设计：请参考图3，该时钟电路包括：时钟信号发生器301、与时钟信号发生器相连的加固电路302、与加固电路302的第一输出端相连的至少两级反相电路303、与加固电路302的第二输出端相连的至少两级反相电路303；其中，该与加固电路302的第一输出端相连的至少两级反相电路303之间相连；该与加固电路302的第二输出端相连的至少两级反相电路303之间相连；其中，
该与加固电路302的第一输出端相连的至少两级反相电路303中的第一目标反相电路的输出端与D触发器D1的第一时钟输入端c1相连、以及与D触发器D 3的第一时钟输入端c1相连；
该与加固电路302的第一输出端相连的至少两级反相电路303中的第二目标反相电路的输出端与D触发器D1的第二时钟输入端cn1相连、以及与D触发器D 3的第二时钟输入端cn1相连；
该与加固电路302的第二输出端相连的至少两级反相电路303中的第三目标反相电路的输出端与D触发器D2的第一时钟输入端c2相连、以及与D触发器D4的第一时钟输入端c2相连；
该与加固电路302的第二输出端相连的至少两级反相电路303中的第四目标反相电路的输出端与D触发器D2的第二时钟输入端cn2相连、以及与D触发器D4的第二时钟输入端cn2相连；
其中，该第一目标反相电路与该第三目标反相电路均位于其所在反相电路中的第奇数级；该第二目标反相电路与该第四目标反相电路均位于其所在反相电路的第不为0的偶数级。
在本实施例中，第一目标反相电路的输出端c1端、第三目标反相电路的输出端c2端与时钟信号发生器的信号同相，第二目标反相电路的输出端cn1端、第四目标反相电路的输出端cn2端与时钟信号发生器的信号反相。
由于c1端、cn1端、c2端、cn2端位于的反向电路的级数越大，其延时越大，因此，优选地，与加固电路第一输出端相连的至少两级反相电路中包括的反相电路级数为两级，同理，与加固电路第二输出端相连的至少两级反相电路中包括的反相电路级数为两级。
请参考图4，下面以该优选方式为例对时钟电路进行详细说明。
加固电路302可以包括：第一P沟道的绝缘栅型场效应管PMOS、第二PMOS、第三PMOS、第四PMOS、第一N沟道的绝缘栅型场效应管NMOS、第二NMOS、第三NMOS、第四NMOS和两个串联连接的反相器；其中，
第一PMOS的D端接高电平，第一PMOS的S端与第二PMOS的D端相连；第二PMOS的S端与第一NMOS的D端相连，第一NMOS的S端与第二NMOS的D端相连，第二NMOS的S端接地；
第三PMOS的D端接高电平，第三PMOS的S端与第四PMOS的D端相连；第四PMOS的S端与第三NMOS的D端相连，第三NMOS的S端与第四NMOS的D端相连，第四NMOS的S端接地；
第一PMOS的G端、第二NOMS的G端、第三PMOS的G端、第四NMOS的G端相连，且均与所述时钟信号发生器相连；
第二PMOS的G端、第一NMOS的G端、第四NMOS的G端、第三NMOS的G端相连，且均通过该两个串联连接的反相器与所述时钟信号发生器相连；
其中，第二PMOS的S端与第一NMOS的D端相连的点B1作为所述加固电路的所述第一输出端；第四PMOS的S端与第三NMOS的D端相连的点B2作为所述加固电路的所述第二输出端。
请参考图4中的PMOS和NMOS，以及一级反相电路。
其中，每一级反相电路可以使传输信号反相并使传输信号加强，同时也增加了一级延时。
在本实施例中，可以在相同的HSPICE模拟环境下将时钟电路(请参考图4)与DICE型D触发器(请参考图2)相连，并进行电路仿真实验。其中，将cn1点位于B1位置处、cn2点位于B2位置处时作为原时钟电路，将cn1点、cn2点位于图4所示的位置处时作为改进的时钟电路，以对该原时钟电路和改进的时钟电路的010脉冲进行模拟，并分别比较原时钟电路和改进的时钟电路的抗SET脉冲宽度、抗SET脉冲宽度差值，相同时钟信号和输入信号情况下的平均功耗、峰值功耗、时序、输出信号爬坡时间，该比较结果请参考表1。
表1：
根据上述表1可知，改进的时钟电路增大了时钟电路的整体抗SET脉冲宽度，减小了上升沿脉冲和下降沿脉冲之间的抗SET脉冲宽度差值，由于增加了反向电流的数目导致时钟电路的负载和功耗增大。如果需要保证在提高抗SET能力的同时使性能和功耗达到最优水平，在实际应用中可以根据不同的电路结构选取合适尺寸的晶体管。
综上所述，本发明实施例至少可以实现如下有益效果：
在本发明实施例中，由时钟电路向DICE型D触发电路提供时钟信号，通过保证输入到DICE型D触发电路的时钟信号的上升沿脉冲宽度和下降沿脉冲宽度均不小于设定的第一阈值，和，上升沿脉宽度冲和下降沿脉冲宽度之间的差值小于设定的第二阈值，从而可以根据实验模拟结果确定该加固存储电路提高了抗SET性能，进而降低了电路所受到SET的影响。
上述装置内的各单元之间的信息交互、执行过程等内容，由于与本发明方法实施例基于同一构思，具体内容可参见本发明方法实施例中的叙述，此处不再赘述。
需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个······”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同因素。
本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储在计算机可读取的存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质中。
最后需要说明的是：以上所述仅为本发明的较佳实施例，仅用于说明本发明的技术方案，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均包含在本发明的保护范围内。

Claims (7)

1.一种抗单粒子瞬变SET的加固存储电路，其特征在于，包括：
DICE型D触发电路和时钟电路；
所述时钟电路为所述DICE型D触发电路提供时钟信号；
其中，输入到所述DICE型D触发电路的时钟信号的抗SET脉冲宽度不小于设定的第一阈值，和，抗SET脉冲宽度差值不大于设定的第二阈值。
2.根据权利要求1所述的抗SET的加固存储电路，其特征在于，
所述DICE型D触发电路包括：电路输入端口、电路输出端口、四个D触发器、与所述四个D触发器一一对应的四个反相器、与所述电路输出端口相连接的一个反相器；其中，该四个D触发器包括：第一D触发器、第二D触发器、第三D触发器和第四D触发器；
第一D触发器的D输入端通过相应反相器与所述电路输入端口相连；
第二D触发器的D输入端通过相应反相器与所述电路输入端口相连；
第三D触发器的D输入端通过相应反相器与第一D触发器的第一输出端、第二D触发器的第一输出端相连；
第四D触发器的D输入端通过相应反相器与第一D触发器的第二输出端、第二D触发器的第二输出端相连；
第三D触发器的两个输出端与第四D触发器的两个输出端均与对应所述电路输出端口的反相器相连。
3.根据权利要求2所述的抗SET的加固存储电路，其特征在于，
所述时钟电路包括：时钟信号发生器、与时钟信号发生器相连的加固电路、与加固电路的第一输出端相连的至少两级反相电路、与加固电路的第二输出端相连的至少两级反相电路；其中，该与加固电路的第一输出端相连的至少两级反相电路之间相连；该与加固电路的第二输出端相连的至少两级反相电路之间相连；其中，
该与加固电路的第一输出端相连的至少两级反相电路中的第一目标反相电路的输出端与所述第一D触发器的第一时钟输入端相连、以及与所述第三D触发器的第一时钟输入端相连；
该与加固电路的第一输出端相连的至少两级反相电路中的第二目标反相电路的输出端与所述第一D触发器的第二时钟输入端相连、以及与所述第三D触发器的第二时钟输入端相连；
该与加固电路的第二输出端相连的至少两级反相电路中的第三目标反相电路的输出端与所述第二D触发器的第一时钟输入端相连、以及与所述第四D触发器的第一时钟输入端相连；
该与加固电路的第二输出端相连的至少两级反相电路中的第四目标反相电路的输出端与所述第二D触发器的第二时钟输入端相连、以及与所述第四D触发器的第二时钟输入端相连；
其中，所述第一目标反相电路与所述第三目标反相电路均位于其所在反相电路中的第奇数级；所述第二目标反相电路与所述第四目标反相电路均位于其所在反相电路的第不为0的偶数级。
4.根据权利要求3所述的抗SET的加固存储电路，其特征在于，
所述时钟电路包括：与加固电路的第一输出端相连的两级反相电路；
和/或，
所述时钟电路包括：与加固电路的第二输出端相连的两级反相电路。
5.根据权利要求3所述的抗SET的加固存储电路，其特征在于，
所述加固电路包括：第一P沟道的绝缘栅型场效应管PMOS、第二PMOS、第三PMOS、第四PMOS、第一N沟道的绝缘栅型场效应管NMOS、第二NMOS、第三NMOS、第四NMOS和两个串联连接的反相器；其中，
第一PMOS的D端接高电平，第一PMOS的S端与第二PMOS的D端相连；第二PMOS的S端与第一NMOS的D端相连，第一NMOS的S端与第二NMOS的D端相连，第二NMOS的S端接地；
第三PMOS的D端接高电平，第三PMOS的S端与第四PMOS的D端相连；第四PMOS的S端与第三NMOS的D端相连，第三NMOS的S端与第四NMOS的D端相连，第四NMOS的S端接地；
第一PMOS的G端、第二NOMS的G端、第三PMOS的G端、第四NMOS的G端相连，且均与所述时钟信号发生器相连；
第二PMOS的G端、第一NMOS的G端、第四NMOS的G端、第三NMOS的G端相连，且均通过该两个串联连接的反相器与所述时钟信号发生器相连；
其中，第二PMOS的S端与第一NMOS的D端相连的点作为所述加固电路的所述第一输出端；第四PMOS的S端与第三NMOS的D端相连的点作为所述加固电路的所述第二输出端。
6.根据权利要求1-5中任一所述的抗SET的加固存储电路，其特征在于，所述第一阈值包括：550ps。
7.根据权利要求1-5中任一所述的抗SET的加固存储电路，其特征在于，所述第二阈值包括：100ps。
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