KR101652824B1 - 와이드 전압 레인지용 출력 드라이버 - Google Patents

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Abstract

본 발명은 와이드 전압 레이지용 출력 드라이버에 관한 것이다.
본 발명은 와이드 전압 레인지용 출력 드라이버는 제1전원 단자와 출력 단자 사이에 하나 이상의 P-채널 트랜지스터를 캐스코드 형태로 연결하고, 상기 출력 단자와 접지 단자 사이에 하나 이상의 N-채널 트랜지스터를 캐스코드 형태로 연결하여, 상기 P-채널 트랜지스터 및 N-채널 트랜지스터의 게이트 단자에 인가되는 신호들의 전압에 따라서 상기 출력 단자의 전압이 결정되는 풀업/풀다운 회로 및, 제1전압과 상기 제1전원 전압보다 낮은 제2전원 전압 사이를 스윙하는 제1신호가 공급되는 단자와 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자 사이에 적어도 하나의 커패시터를 연결하고, 상기 커패시터와 상기 P-채널 트랜지스터의 내부 커패시터의 전하 분배에 근거하여 상기 제1신호를 상기 제1전압보다 높고 상기 제1전원 전압보다 낮은 제2전압과 상기 제1전압 사이를 스윙하는 제2신호 또는 상기 제1전압보다 높고 상기 제2전원 전압보다 낮은 제3전압과 상기 제2전원 전압 사이를 스윙하는 제3신호로 변환하여 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자에 공급하는 게이트 전압 조절 회로를 포함함을 특징으로 한다.

Description

와이드 전압 레인지용 출력 드라이버{Output driver for wide range supply voltages}
본 발명은 전자 회로의 출력 드라이버에 관한 것으로서, 특히 와이드 전압 레이지용 출력 드라이버에 관한 것이다.
일반적으로, 전자 회로에 있어서 다양한 전원 전압의 어플리케이션들이 존재한다. 이에 따라서, 입/출력 인터페이스 회로에서 와이드 전원 전압에서 정상적으로 동작할 수 있는 출력 드라이버의 개발이 필요하게 되었다.
본 발명이 해결하고자 하는 과제는 디바이스에 과전압이 걸리는 것을 방지하면서 넓은 범위의 전원에서 동작 가능한 와이드 전압 레인지용 출력 드라이버를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 톨러런트(tolerant) 기능 및 안전(fail-safe) 기능을 갖는 와이드 전압 레인지용 출력 드라이버를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일실시 예에 따른 와이드 전압 레인지용 출력 드라이버는 제1전원 단자와 출력 단자 사이에 하나 이상의 P-채널 트랜지스터를 캐스코드 형태로 연결하고, 상기 출력 단자와 접지 단자 사이에 하나 이상의 N-채널 트랜지스터를 캐스코드 형태로 연결하여, 상기 P-채널 트랜지스터 및 N-채널 트랜지스터의 게이트 단자에 인가되는 신호들의 전압에 따라서 상기 출력 단자의 전압이 결정되는 풀업/풀다운 회로 및, 제1전압과 상기 제1전원 전압보다 낮은 제2전원 전압 사이를 스윙하는 제1신호가 공급되는 단자와 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자 사이에 적어도 하나의 커패시터를 연결하고, 상기 커패시터와 상기 P-채널 트랜지스터의 내부 커패시터의 전하 분배에 근거하여 상기 제1신호를 상기 제1전압보다 높고 상기 제1전원 전압보다 낮은 제2전압과 상기 제1전압 사이를 스윙하는 제2신호 또는 상기 제1전압보다 높고 상기 제2전원 전압보다 낮은 제3전압과 상기 제2전원 전압 사이를 스윙하는 제3신호로 변환하여 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자에 공급하는 게이트 전압 조절 회로를 포함함을 특징으로 한다.
상기 게이트 전압 조절 회로는 상기 제1신호가 인가되는 제1단자와 제1노드 사이에 접속되는 제1커패시터 및, 상기 제1전원 단자에 일 단자를 접속하고, 상기 제1노드에 다른 일 단자를 접속하고, 게이트 단자에는 상기 제1전압보다 높고 상기 제1전원 전압보다 낮은 제4전압과 상기 제1전원 전압 사이를 스윙하는 제4신호가 인가되는 P-채널 트랜지스터를 포함하고, 상기 제1노드는 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자에 접속되며, 상기 제4신호의 위상은 상기 제1신호의 위상과 상반된 위상을 갖도록 설계하는 것이 바람직하다.
상기 게이트 전압 조절 회로는 상기 제1신호가 인가되는 제2단자와 제2노드 사이에 접속되는 제2커패시터 및, 상기 제2전원 단자에 일 단자를 접속하고, 상기 제2노드에 다른 일 단자를 접속하고, 게이트 단자에는 상기 제1전압보다 높고 상기 제2전원 전압보다 낮은 제5전압과 상기 제2전원 전압 사이를 스윙하는 제5신호가 인가되는 P-채널 트랜지스터를 포함하고, 상기 제2노드는 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자에 접속되며, 상기 제5신호의 위상은 상기 제1신호의 위상과 상반된 위상을 갖도록 설계하는 것이 바람직하다.
상기 게이트 전압 조절 회로는 상기 제1신호를 공급받아, 상기 제1신호가 제1전압에서 제2전원 전압으로 천이될 때 제3단자에 제1전원 전압을 발생시키고, 상기 제1신호가 제2전원 전압에서 제1전압으로 천이될 때 상기 제3단자에 제1전압보다 높고 제1전원 전압보다 낮은 전압을 발생시키고, 상기 제1신호의 직류 유지 상태에서는 상기 제3단자를 플로팅 시키는 제1회로 및, 상기 제1신호의 직류 유지 구간 동안에 상기 제3단자를 플로팅 상태에서 초기 설정된 전압으로 유지시키는 안정화 회로를 더 포함하는 것이 바람직하다.
상기 풀업/풀다운 회로는 상기 캐스코드 형태로 접속된 복수의 N-채널 트랜지스터들 중에서 적어도 하나의 N-채널 트랜지스터의 게이트 단자와 제2전원 전압 단자를 연결하는 구조를 갖도록 설계하는 것이 바람직하다.
상기 풀업/풀다운 회로는 상기 캐스코드 형태로 접속된 복수의 N-채널 트랜지스터들 중에서 적어도 하나의 N-채널 트랜지스터의 게이트 단자는 제2전원 전압 단자에 연결하고, 상기 제2전원 전압 단자에 연결된 N-채널 트랜지스터의 일 단자와 게이트 단자 사이에 접속되는 P-채널 트랜지스터를 더 포함하고, 상기 더 포함되는 P-채널 트랜지스터의 게이트 단자에는 상기 제1신호와 동일한 위상을 갖는 제2신호가 인가되도록 설계하는 것이 바람직하다.
상기 트랜지스터들은 상기 제2전원 전압용 소자로 설계하는 것이 바람직하다. 또한, 상기 트랜지스터는 MOS(Metal Oxide Semiconductor) 트랜지스터를 포함하는 것이 바람직하다.
상기 다른 과제를 달성하기 위한 본 발명의 일실시 예에 따른 톨러런트(tolerant) 기능 및 안전(fail-safe) 기능을 갖는 와이드 전압 레인지용 출력 드라이버는 패드와 제1전원 단자 사이에 접속된 복수의 트랜지스터에 의한 전류 경로에 따라 전원의 온/오프 상태에 따라서 제1,2,3제어신호를 발생시키며, 상기 제1전원 및 제2전원이 온 된 상태에서 제1제어신호는 상기 제2전원 전압을 발생시키고, 상기 제2제어신호는 제1전원 전압을 발생시키고, 상기 제3제어신호는 패드의 전압이 제1전원 전압보다 높으면 제1전원 전압을 발생시키고, 그렇지 않으면 상기 패드의 전압과 동일한 전압을 발생시키며, 상기 제1,2전원이 오프 된 상태에서 상기 제1,2제어신호는 각각 상기 패드의 전압보다 초기 설정된 전압만큼 낮은 전압을 발생시키고, 상기 제3제어신호는 패드의 전압과 동일한 전압을 발생시키는 제어신호 발생 회로, 상기 제1전원 단자와 상기 패드 사이에 하나 이상의 P-채널 트랜지스터를 캐스코드 형태로 연결하고, 상기 패드와 접지 단자 사이에 하나 이상의 N-채널 트랜지스터를 캐스코드 형태로 연결되어, 상기 P-채널 트랜지스터 및 N-채널 트랜지 스터의 게이트 단자에 인가되는 신호들의 전압에 따라서 상기 패드의 전압이 결정되는 풀업/풀다운 회로 및, 상기 풀업/풀다운 회로에 결합되는 복수의 스위칭 수단들을 포함하고, 상기 제1,2,3신호로 상기 복수의 스위칭 수단들을 턴 온 시키거나 턴 오프 시켜서, 상기 패드에 상기 제1전원 전압보다 높은 전압이 인가될 때 또는 상기 제1,2전원이 오프된 상태에서 상기 패드에 상기 제1전원 전압이 인가될 때 상기 패드로부터 상기 제1전원 단자 방향으로의 전류 경로를 차단시키는 소자 보호 회로를 포함함을 특징으로 한다.
상기 톨러런트(tolerant) 기능 및 안전(fail-safe) 기능을 갖는 와이드 전압 레인지용 출력 드라이버는 제1전압과 상기 제1전원 전압보다 낮은 상기 제2전원 전압 사이를 스윙하는 제1신호를 상기 제1전압보다 높고 상기 제1전원 전압보다 낮은 제2전압과 상기 제1전원 전압 사이를 스윙하는 제2신호 또는 상기 제1전압보다 높고 상기 제2전원 전압보다 낮은 제3전압과 상기 제2전원 전압 사이를 스윙하는 제3신호로 변환하여 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자에 공급하는 게이트 전압 조절 회로를 더 포함하는 것이 바람직하다.
본 발명에 의하면, 전원 전압 VDD2 ~ VDD1(VDD2 < VDD1)로 인터페이스 하는 출력 드라이브를 전원 전압 VDD1 및 VDD2 이외에 다른 추가적인 전원 전압 없이도 VDD2 전압용 게이트 옥사이드 소자에 과전압이 걸리는 것을 방지할 수 있는 효과가 발생된다.
그리고, 본 발명에 의하면 전원 전압 VDD2 규격의 게이트 옥사이드(gate oxide) MOS 소자를 사용하여 VDD2 ~ VDD1 전압으로 인터페이스 하는 전송 장치에서 전원 온/오프 시에 패드에 인가되는 전압이 전원 단자 측으로 전류가 흐르는 것을 방지할 수 있는 효과가 발생되며, 또한 톨러런트(tolerant) 기능 및 안전(fail-safe) 기능 구현 시에 각 MOS 소자의 옥사이드에 과전압이 걸리는 것을 방지할 수 있는 효과도 발생된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세히 설명하기로 한다.
본 발명은 제2전원 전압용 소자들로 구성된 드라이버를 제2전원 전압부터 제1전원 전압보다 높은 제1전원 전압까지 정상적으로 동작할 수 있는 출력 드라이버 회로를 제안한다.
일 예로서, 제2전원은 1.8V로 설정하고, 제1전원은 3.3V로 설정할 수 있으며, 본 발명의 일실시 예에 대한 도면에서 제1전원을 VDD1로 표시하고, 제2전원을 VDD2로 표시하였다. 물론, 본 발명이 이와 같은 전원 전압에 한정되지 않고 다양한 전원 전압을 적용할 수도 있다.
설명의 편의를 위하여 도면 및 아래의 설명에서 제1전원 전압 VDD1은 3.3V로 설정되고, 제2전원 전압 VDD2는 1.8V로 설정되는 것으로 설명하기로 하기로 한다.
도 1은 본 발명에서 제안하는 출력 드라이버의 동작 원리를 설명하기 위한 도면이다.
도 1에 도시된 모든 MOS 소자들은 VDD2(1.8V)용으로 설계하는 것이 바람직하다.
도 1에 도시된 바와 같이, 본 발명에서 제안하는 출력 드라이버는 제1전원(VDD1) 단자와 패드(10)사이에 PMOS 트랜지스터(P0, P1)들이 캐스코드(cascode) 형태로 접속되고, 패드(10)와 접지 단자 사이에 NMOS 트랜지스터(N1, N0)들이 캐스코드 형태로 접속된다. 이에 따라서, PMOS 트랜지스터(P0, P1)들은 풀업(pull up)용 트랜지스터들이고, NMOS 트랜지스터(N1, N0)들은 풀다운(pull down)용 트랜지스터들이다. PMOS 트랜지스터는 P-채널의 MOS 트랜지스터이고, NMOS 트랜지스터는 N-채널의 MOS 트랜지스터이다.
그리고, PMOS 트랜지스터 P0의 게이트 단자(PG1)에는 PMOS 트랜지스터 P3의 드레인 단자가 연결되고, PMOS 트랜지스터 P3의 소오스 단자는 VDD1에 연결되고, PMOS 트랜지스터 P3의 게이트 단자에는 접지 전압(0V) 보다 높고 VDD1 보다 낮으면서 PMOS 트랜지스터 P3을 턴 온(turn on) 시킬 수 있는 전압부터 VDD1 사이를 스윙하는 신호가 인가된다. 참고적으로, P3의 게이트 단자에 인가되는 신호는 도 3의 레벨 시프터(20)에서 출력되는 신호이다.
또한, PMOS 트랜지스터 P0의 게이트 단자(PG1)에는 커패시터 C0의 일 단자가 연결되고, 커패시터 C0의 다른 일 단자에는 도 1에 도시된 바와 같이 0V와 VDD2 사이를 스윙하는 신호가 인가된다.
PMOS 트랜지스터 P3의 게이트 단자에 인가되는 신호의 위상과 커패시터 C0의 다른 일 단자에 인가되는 신호의 위상은 상호 반전된 위상을 갖도록 설계한다.
다음으로, PMOS 트랜지스터 P1의 게이트 단자(PG2)에는 PMOS 트랜지스터 P2의 드레인 단자가 연결되고, PMOS 트랜지스터 P2의 소오스 단자는 VDD2에 연결되고, PMOS 트랜지스터 P2의 게이트 단자에는 접지 전압(0V) 보다 높고 VDD2 보다 낮으면서 PMOS 트랜지스터 P2를 턴 온(turn on)시킬 수 있는 전압부터 VDD2 사이를 스윙하는 신호가 인가된다.
또한, PMOS 트랜지스터 P1의 게이트 단자(PG2)에는 커패시터 C1의 일 단자가 연결되고, 커패시터 C1의 다른 일 단자에는 도 1에 도시된 바와 같이 0V와 VDD2 사이를 스윙하는 신호가 인가된다.
PMOS 트랜지스터 P2의 게이트 단자에 인가되는 신호의 위상과 커패시터 C1의 다른 일 단자에 인가되는 신호의 위상은 상호 반전된 위상을 갖도록 설계한다.
위와 같이 구성된 도 1의 세부적인 동작을 설명하기로 한다.
패드(10)와 가까운 NMOS 트랜지스터 N1의 게이트 단자와 PMOS 트랜지스터 P1의 게이트 단자에 각각 VDD2를 인가하면 gate-oxide 양단에 과전압이 걸리는 현상은 해결할 수도 있다. 그러나, PMOS 트랜지스터 P1의 게이트 단자에 VDD2를 인가하면 소오스-게이트 전압(Vsg)이 VDD1과 VDD2의 전위차에 의해서 결정되므로 2개의 전원 VDD1과 VDD2 전압 변화에 의하여 직접적으로 영향을 받는다. 예를 들어, VDD1과 VDD2가 각각 ㅁ 10%의 변화량을 갖는다면, PMOS 트랜지스터 P1의 Vsg는 최소 0.99V(2.97V-1.98V)까지 낮아져서 충분한 풀-업 구동 전류를 발생시키기 어렵게 된 다.
이와 같은 이유로 PMOS 트랜지스터 P1의 게이트 단자에 단순히 VDD2를 연결하지 않고, 도 1에 도시된 바와 같이, PMOS 트랜지스터 P2 및 커패시터 C1로 구성된 회로를 통하여 게이트 구동 신호를 발생시킨다.
위에서 언급한 바와 같이, 커패시터 C1의 일 단자에는 0V와 VDD2 사이를 스윙하는 신호가 인가되고, P2의 게이트 단자에 인가되는 신호의 위상과 커패시터 C1의 일 단자에 인가되는 신호의 위상은 반전된다.
우선, 커패시터 C1에 VDD2 전압이 인가되면, PMOS 트랜지스터 P2의 게이트 단자에는 접지 전압(0V) 보다 높고 VDD2 보다 낮으면서 PMOS 트랜지스터 P2를 턴 온 시킬 수 있는 전압이 인가되므로, PMOS 트랜지스터 P2가 턴 온 되어 PMOS 트랜지스터 P1의 게이트 단자에는 VDD2 전압이 공급된다.
다음으로, 커패시터 C1에 OV 전압이 인가되면, PMOS 트랜지스터 P2의 게이트 단자에는 VDD2 전압이 인가되므로, PMOS 트랜지스터 P2가 턴 오프(turn off)되어 PMOS 트랜지스터 P1의 게이트 단자의 전압 PG2_LOW는 수학식 1과 같게 된다.
PG2_LOW = [VDD2-VDD2*C1/(C1+Cg(P1)]
여기에서, Cg(P1)는 PMOS 트랜지스터 P1의 게이트 단자의 내부 커패시터의 값을 의미한다.
따라서, PMOS 트랜지스터 P1의 게이트 단자에는 0V에서 VDD2 전압 사이를 스윙하는 신호 대신에 도 1에 도시된 바와 같이 PG2_LOW 전압과 VDD2 전압 사이를 스 윙하는 신호가 인가된다. 이로 인하여, VDD2 전압 규격의 PMOS 트랜지스터를 사용하더라도 gate-oxide 양단에 과전압이 걸리는 문제를 해결할 수 있게 된다.
또한, 수학식 1을 참조하면, 커패시터 C1 값을 조절하여, PMOS 트랜지스터 P1의 소오스-게이트 전압 Vsg을 정격 전압을 초과하지 않는 범위에서 충분한 풀-업 구동 전류를 생성시킬 수 있도록 최적화시킬 수 있다.
예를 들어, 전원 VDD1의 전압이 3.3V에서 2.5V 또는 1.8V로 낮아질수록 PG2_LOW 전압은 더욱 낮아져야 PMOS 트랜지스터 P1을 충분히 구동할 수 있는 Vsg을 얻을 수 있으므로 커패시터 C1 값을 크게 하여 PG2_LOW 전압을 낮춘다.
다음으로, PMOS 트랜지스터 P0의 gate-oxide 양단에 과전압이 걸리는 문제를 해결하는 원리에 대하여 설명하기로 한다.
도 1에 도시된 바와 같이, PMOS 트랜지스터 P3 및 커패시터 C0으로 구성된 회로를 통하여 게이트 구동 신호를 발생시킨다.
위에서 언급한 바와 같이, 커패시터 C0의 일 단자에는 0V와 VDD2 사이를 스윙하는 신호가 인가되고, P3의 게이트 단자에 인가되는 신호의 위상과 커패시터 C0의 일 단자에 인가되는 신호의 위상은 반전된다.
우선, 커패시터 C0에 VDD2 전압이 인가되면, PMOS 트랜지스터 P3의 게이트 단자에 접지 전압(0V) 보다 높고 VDD1 보다 낮으면서 PMOS 트랜지스터 P3을 턴 온 시킬 수 있는 전압이 인가되므로 PMOS 트랜지스터 P3이 턴 온 되어 PMOS 트랜지스터 P0의 게이트 단자에는 VDD1 전압이 공급된다. 따라서, PMOS 트랜지스터 P0은 턴 오프 된다.
다음으로, 커패시터 C0에 OV 전압이 인가되면, PMOS 트랜지스터 P3의 게이트 단자에 VDD1 전압이 인가되면 PMOS 트랜지스터 P3이 턴 오프 되므로 PMOS 트랜지스터 P0의 게이트 단자의 전압 PG1_LOW는 수학식 2와 같게 된다.
PG1_LOW = [VDD1-VDD2*C0/(C0+Cg(P0)]
여기에서, Cg(P0)는 PMOS 트랜지스터 P0의 게이트 단자의 내부 커패시터의 값을 의미한다.
따라서, PMOS 트랜지스터 P0의 게이트 단자에는 0V에서 VDD1 전압 사이를 스윙하는 신호 대신에 도 1에 도시된 바와 같이 PG1_LOW 전압과 VDD1 전압 사이를 스윙하는 신호가 인가된다. 이로 인하여, VDD2 전압 규격의 PMOS 트랜지스터를 사용하더라도 gate-oxide 양단에 과전압이 걸리는 문제를 해결할 수 있게 된다.
또한, 수학식 2를 참조하면, 커패시터 C0 값을 조절하여, PMOS 트랜지스터 P0의 소오스-게이트 전압 Vsg을 정격 전압을 초과하지 않는 범위에서 충분한 풀-업 구동 전류를 생성시킬 수 있도록 최적화시킬 수 있다.
풀-다운 회로인 NMOS 트랜지스터 N0의 게이트 단자인 노드 NG에 0V ~ VDD2 사이를 스윙하는 신호가 인가되면, 구동하는데 문제가 없다. 또한, 풀-다운 회로의 NMOS 트랜지스터 N0이 구동될 때, NMOS 트랜지스터 N0의 gate-oxide 양단에 과전압이 걸리는 현상이 발생되지 않는다.
다만, NG 노드에 VDD2 전압이 인가되어 풀-다운 회로의 NMOS 트랜지스터 NO 및 N1이 구동될 때, 핫 캐리어(hot carrier)에 의한 N1의 특성 열화를 방지하기 위 하여 게이트-길이(gate-length)를 어느 정도 크게 설계할 필요가 있다.
도 2는 도 1에 도시된 출력 드라이버의 전체적인 회로를 보여준다.
도 2에 도시된 바와 같이, 출력 드라이버는 레벨 시프터(20), 2개의 게이트 드라이버(PG_DRIVER1, PG_DRIVER2), 복수개의 인버터(IN1 ~ IN4), 복수개의 PMOS 트랜지스터(P0 ~ P4) 및 복수개의 NMOS 트랜지스터(N0, N1)를 구비한다.
도 2에 도시된 PMOS 트랜지스터(P0 ~ P3) 및 NMOS 트랜지스터(N0, N1)는 도 1에 도시된 PMOS 트랜지스터(P0 ~ P3) 및 NMOS 트랜지스터(N0, N1)와 동일하다.
다만, 도 1에 비하여 풀-다운 회로에서 PMOS 트랜지스터 P4가 추가되어 있는데, 이는 풀-다운 회로의 NMOS 트랜지스터 N1에 과전압이 걸리는 것을 방지하기 위한 것이다.
즉, NMOS 트랜지스터 NO이 턴 오프 되면 NMOS 트랜지스터 N1의 소오스 단자의 전압이 (VDD2-Vtn)가 되므로, NMOS 트랜지스터 N1의 소오스-드레인 전압인 Vds가 정격 전압 이상이 될 수도 있다. 여기에서, Vtn는 NMOS 트랜지스터 N1의 게이트-소오스 문턱 전압을 의미한다.
따라서, 도 2에 도시된 바와 같이, NMOS 트랜지스터 N1의 게이트 단자 및 소오스 단자에 각각 PMOS 트랜지스터 P4의 소오스 단자 및 드레인 단자를 연결하고, PMOS 트랜지스터 P4의 게이트 단자에 인버터 N2의 출력 단자를 연결한다. 그러면, NMOS 트랜지스터 N0이 턴 오프 될 때, PMOS 트랜지스터 P4가 턴 온 되어 NMOS 트랜지스터 N1의 소오스 단자의 전압은 VDD2 전압이 된다. 따라서, NMOS 트랜지스터 N1의 Vds 전압이 정격을 초과하는 것을 방지할 수 있게 된다.
레벨 시프터(20)는 VDD2 레벨의 신호를 VDD1 레벨의 신호로 레벨 변경시키는 회로이며, 세부적인 회로 구성의 일 예를 도 5에 도시하였다.
도 5에 도시된 바와 같이, 레벨 시프터(20)는 게이트 드라이버(PG_DRIVER3, PG_DRIVER4), 인버터(IN9, IN10), PMOS 트랜지스터(P3, P5 ~ P8) 및 NMOS 트랜지스터(N2, N3)를 구비한다.
게이트 드라이버(PG_DRIVER3, PG_DRIVER4)는 각각 0V와 VDD2 전압사이를 스윙하는 신호를 0V 보다 높고 VDD1 전압보다는 낮으며 PMOS 트랜지스터의 게이트 단자에 인가되어 턴 온 시킬 수 있는 전압과 VDD1 전압 사이를 스윙하는 신호로 변환시키는 회로이다. 세부적인 회로는 도 3과 같이 설계할 수 있으며, 이에 대해서는 아래에서 상세히 설명하기로 한다.
우선, 도 5의 회로 동작을 설명하면 다음과 같다.
신호 S0이 로우(LOW) 레벨인 0V인 경우에, 인버터 IN9의 출력 전압은 하이(HIGH) 레벨인 VDD2이고, 인버터 IN10의 출력 전압은 로우 레벨인 0V가 된다. 이에 따라서, 트랜지스터 N3은 턴 온 되고, N2는 턴 오프 된다. 그리고, 게이트 드라이버 PG_DRIVER3은 0V보다는 높고 트랜지스터 P7 및 P3을 턴 온 시킬 수 있는 전압을 생성시킨다. 이에 따라서, P7 및 P3은 턴 온 되고, N5의 게이트 단자에 VDD2가 인가되어 N5도 턴 온 된다.
이와 함께, 게이트 드라이버 PG_DRIVER4는 VDD2 전압을 입력하여, 출력 단자로 VDD1 전압을 출력시킨다. 따라서, 트랜지스터 P8은 턴 오프 된다.
이에 따라서, P5는 턴 오프, P6은 턴 온 되어, P3의 소오스 단자의 전압은 VDD1이 된다. 그리고, P3이 턴 온 되어 P3의 드레인 단자인 노드 B의 전압은 VDD1이 된다.
다음으로, 신호 S0이 하이 레벨인 VDD2인 경우에, 인버터 IN9의 출력 전압은 로우 레벨인 0V이고, 인버터 IN10의 출력 전압은 하이 레벨인 VDD2가 된다. 이에 따라서, 트랜지스터 N3은 턴 오프 되고, N2는 턴 온 된다. 그리고, 게이트 드라이버 PG_DRIVER3의 출력 단자의 전압은 VDD1이 되고, 게이트 드라이버 PG_DRIVER4의 출력 단자의 전압은 0V보다는 높고 트랜지스터 P8을 턴 온 시킬 수 있는 전압이 된다.
이에 따라서, P7 및 P3은 턴 오프 되고, N2 및 P8은 턴 온 된다. 물론, N5의 게이트 단자에 VDD2가 인가되어 N5도 턴 온 된다. 이로 인하여, P5는 턴 온 되고 P6은 턴 오프 된다.
그리고, 게이트 드라이버 PG_DRIVER3의 출력 단자의 전압이 VDD1이 되어 P3이 턴 오프 된다. 따라서, P3은 하이 임피던스(high impedance) 상태가 되며, 노드 B에 접속된 회로에 따라서 노드 B의 전압은 결정된다.
게이트 드라이버(PG_DRIVER1)는 풀-업 회로의 PMOS 트랜지스터 P0의 게이트 단자에 인가될 신호를 발생시키는 회로로서, 세부적인 회로 구성의 일 예를 도 3에 도시하였다.
도 3에 도시된 바와 같이, 게이트 드라이버(PG_DRIVER1)는 복수개의 PMOS 트랜지스터(P9, P10), 복수개의 NMOS 트랜지스터(N5, N6, N7, N15), 커패시터(C0), 인버터(IN5, IN6) 및 안정화 회로(30-1)를 구비한다. PMOS 트랜지스터 P9 및 P10의 소오스 단자에는 전원 VDD1이 연결된다.
도 3의 회로 동작을 설명하면 다음과 같다.
노드 A는 도 2의 인버터 IN1의 출력 단자에 연결되며, 노드 Y1은 도 2의 P3의 드레인 단자 및 P0의 게이트 단자에 연결된다.
우선, 노드 A의 신호가 로우(LOW) 전압(0V)에서 하이(HIGH) 전압(VDD2)으로 천이될 때, 인버터 IN5의 출력 단자의 전압이 하이 전압(VDD2)에서 로우 전압(0V)으로 전환되기 전까지 N6 및 N7이 턴 온 된다. 그리고, N5는 항상 턴 온 상태에 있으므로 P10이 턴 온 된다. 이에 따라서, P10과 P9는 미러 회로로서, P9도 턴 온 되어 노드 Y1의 전압은 VDD1이 된다.
다음으로, 노드 A의 신호가 하이 전압(VDD2)에서 로우 전압(0V)으로 천이될 때, N7이 턴 오프 되어 P10 및 P9는 턴 오프 된다.
노드 A의 신호가 하이 전압(VDD2)에서 로우 전압(0V)으로 천이되기 전까지 도 2에 도시된 P3이 도통되므로 노드 A의 전압은 VDD1을 유지한다. 물론, 노드 A에 연결된 커패시터 C0의 일 단자의 전압은 VDD2가 된다.
따라서, 노드 A의 신호가 하이 전압(VDD2)에서 로우 전압(0V)으로 천이될 때 노드 A에 연결된 커패시터 C0의 일 단자의 전압은 VDD2에서 0V로 천이된다. 이로 인하여, 노드 Y1에 접속되는 PMOS 트랜지스터 P0(도 1 또는 도 2 참조)의 내부 커패시터 Cg(P0) 및 커패시터 C0에 의한 전하 분배 원리에 근거하여 노드 Y1의 전압은 수학식 2와 같이 표현된다.
안정화 회로(30-1)를 고려하지 않는다면, 노드 A에 인가되는 신호의 AC 구간 에서는 위에서 설명한 바와 같이 P0을 구동하기에 적절한 전압을 발생시킨다. 그러나, 노드 A에 인가되는 신호의 DC 유지 구간에서는 노드 Y1은 플로팅 상태가 되어 노드 Y1에 연결된 소자의 누설 전류(leakage current)에 의해 노드 Y1의 논리 상태가 결정된다.
안정화 회로(30-1)는 노드 A로 입력되는 신호의 DC 유지 구간에서 노드 Y1이 플로팅 상태로 되는 것을 방지하기 위한 회로로서, 세부적인 회로 구성의 일 예를 도 6에 도시하였다.
도 6에서 안정화 회로(30-1)는 논리 게이트 회로(LG1), PMOS 트랜지스터(P11) 및 복수 개의 NMOS 트랜지스터(N9 ~ N14)로 구성되며, NMOS 트랜지스터 N15 및 인버터 IN6과 결합되어 동작한다.
위에서 언급한 도 6의 안정화 회로를 제외한 나머지 구성 수단들은 도 3에 도시된 구성 수단들과 동일하다.
CV1 및 CV2는 플로팅 상태에서 안정화 회로의 출력 단자인 노드 Y1의 전압을 결정하기 위한 제어 신호들이다.
일 예로서 VDD1이 3.3V인 경우에는 CV1 = LOW, CV2 = LOW 로 설정되고, VDD1이 2.5V인 경우에는 CV1 = LOW, CV2 = HIGH 로 설정되고, VDD1이 1.8V인 경우에는 CV1 = HIGH, CV2 = LOW 설정되도록 한다.
단자 FB는 도 9 회로의 노드 T0에 연결된다. 그러면, VDD1이 3.3V이고, 노드 A의 신호가 DC 0V 상태를 유지하는 구간에서 N10 및 N14가 턴 오프되고, LG1은 논리 로우 상태의 신호를 출력한다. 이에 따라서, P11 및 N8이 턴 온 되어, 노드 Y1 의 전압은 VDD2가 된다.
만일, VDD1이 2.5V이고, 노드 A의 신호가 DC 0V 상태를 유지하는 구간에서 LG1은 논리 로우 상태의 신호를 출력하여 P11은 턴 오프된다. 그리고, N10은 턴 오프되고, N14 및 N15는 턴 온 된다. 따라서, 노드 Y1의 전압은 3*Vtn가 된다. Vtn는 N11 ~ N13의 각 다이오드들의 문턱 전압을 나타낸다.
같은 방식으로 만일, VDD1이 1.8V이고, 노드 A의 신호가 DC 0V 상태를 유지하는 구간에서 노드 Y1의 전압은 Vtn가 된다.
따라서, 도 6에 도시된 바와 같은 안정화 회로에 의하여 노드 Y1이 플로팅 상태가 되는 것을 방지할 수 있게 된다.
다시 도 2를 참조하면, 게이트 드라이버(PG_DRIVER2)는 풀-업 회로의 PMOS 트랜지스터 P1의 게이트 단자에 인가될 신호를 발생시키는 회로로서, 세부적인 회로 구성의 일 예를 도 4에 도시하였다.
도 4에 도시된 바와 같이, 게이트 드라이버(PG_DRIVER2)는 복수개의 PMOS 트랜지스터(P12, P13), 복수개의 NMOS 트랜지스터(N16, N17, N18, N26), 복수개의 커패시터(C1, C2, C3), 인버터(IN7, IN8) 및 안정화 회로(30-2)를 구비한다. PMOS 트랜지스터 P12 및 P13의 소오스 단자에는 전원 VDD2가 연결된다.
도 4의 회로 동작을 설명하면 다음과 같다.
노드 A는 도 2의 인버터 IN1의 출력 단자에 연결되며, 노드 Y2는 도 2의 P2의 드레인 단자 및 P1의 게이트 단자에 연결된다.
우선, 노드 A의 신호가 로우(LOW) 전압(0V)에서 하이(HIGH) 전압(VDD2)으로 천이될 때, 인버터 IN7의 출력 단자의 전압이 하이 전압(VDD2)에서 로우 전압(0V)으로 전환되기 전까지 N16 및 N17이 턴 온 된다. 이에 따라서, P13과 P12는 미러 회로로서, P13 및 P12가 턴 온 되어 노드 Y2의 전압은 VDD2가 된다.
다음으로, 노드 A의 신호가 하이 전압(VDD2)에서 로우 전압(0V)으로 천이될 때, N17이 턴 오프되어 P13 및 P12는 턴 오프된다.
노드 A의 신호가 하이 전압(VDD2)에서 로우 전압(0V)으로 천이되기 전까지 도 2에 도시된 P2가 도통되므로 노드 A의 전압은 VDD2를 유지한다. 물론, 노드 A에 연결된 커패시터 C1의 일 단자의 전압은 VDD2가 된다.
따라서, 노드 A의 신호가 하이 전압(VDD2)에서 로우 전압(0V)으로 천이될 때 노드 A에 연결된 커패시터 C1의 일 단자의 전압은 VDD2에서 0V로 천이된다. 이로 인하여, 노드 Y2에 접속되는 PMOS 트랜지스터 P1(도 1 또는 도 2 참조)의 내부 커패시터 Cg(P1) 및 커패시터 C1에 의한 전하 분배 원리에 근거하여 노드 Y2의 전압은 수학식 2와 같이 표현된다.
커패시터 C2 및 C3은 전원 VDD1 전압을 변경할 때 노드 Y2의 전압을 조절하기 위한 용도로 이용된다. 일 예로서, 전원 VDD1의 전압이 3.3V에서 2.5V로 변경되는 경우에 N19가 도통되어 커패시터 C1 및 C3 값에 따라서 노드 Y2의 전압이 결정된다. 그리고, 전원 VDD1의 전압이 3.3V에서 1.8V로 변경되는 경우에 N18이 턴 온 되어 커패시터 C1 및 C2 값에 따라서 노드 Y2의 전압이 결정된다.
안정화 회로(30-2)를 고려하지 않는다면, 노드 A에 인가되는 신호의 AC 구간에서는 위에서 설명한 바와 같이 P1을 구동하기에 적절한 전압을 발생시킨다. 그러 나, 노드 A에 인가되는 신호의 DC 유지 구간에서는 노드 Y2는 플로팅 상태가 되어 노드 Y2에 연결된 소자의 누설 전류(leakage current)에 의해 노드 Y2의 논리 상태가 결정된다.
안정화 회로(30-2)는 노드 A로 입력되는 신호의 DC 유지 구간에서 노드 Y2가 플로팅 상태로 되는 것을 방지하기 위한 회로로서, 세부적인 회로 구성의 일 예를 도 7에 도시하였다.
도 7에서 안정화 회로(30-2)는 논리 게이트 회로(LG2), PMOS 트랜지스터(P11) 및 복수 개의 NMOS 트랜지스터(N20 ~ N25)로 구성되며, NMOS 트랜지스터 N26 및 인버터 IN8과 결합되어 동작한다.
위에서 언급한 도 7의 안정화 회로를 제외한 나머지 구성 수단들은 도 4에 도시된 구성 수단들과 동일하다.
CV1 및 CV2는 플로팅 상태에서 안정화 회로의 출력 단자인 노드 Y2의 전압을 결정하기 위한 제어 신호들이다.
일 예로서 VDD1이 3.3V인 경우에는 CV1 = LOW, CV2 = LOW 로 설정되고, VDD1이 2.5V인 경우에는 CV1 = LOW, CV2 = HIGH 로 설정되고, VDD1이 1.8V인 경우에는 CV1 = HIGH, CV2 = LOW 설정되도록 한다.
그러면, VDD1이 3.3V이고, 노드 A의 신호가 DC 0V 상태를 유지하는 구간에서 N21 및 N25가 턴 오프되고, LG2는 논리 로우 상태의 신호를 출력한다. 이에 따라서, P14가 턴 온 되어, 노드 Y2의 전압은 VDD2가 된다.
만일, VDD1이 2.5V이고, 노드 A의 신호가 DC 0V 상태를 유지하는 구간에서 LG2는 논리 로우 상태의 신호를 출력하여 P14는 턴 오프된다. 그리고, N21은 턴 오프되고, N25 및 N26은 턴 온 된다. 따라서, 노드 Y2의 전압은 3*Vtn가 된다. Vtn는 N22 ~ N24의 각 다이오드들의 문턱 전압을 나타낸다.
같은 방식으로 만일, VDD1이 1.8V이고, 노드 A의 신호가 DC 0V 상태를 유지하는 구간에서 노드 Y2의 전압은 Vtn가 된다.
따라서, 도 7에 도시된 바와 같은 안정화 회로에 의하여 노드 Y2가 플로팅 상태로 되는 것을 방지할 수 있게 된다.
다시 도 2를 참조하면, 신호 S0이 0V와 VDD2를 스윙(토글)하는 신호인 경우에 도 3 및 4에 도시된 게이트 드라이버(PG_DRIVER1, PG_DRIVER2)와 도 5에 도시된 레벨 시스터(20)의 회로 구성에 따라서 다음과 같이 동작한다.
첫 번째로, 신호 S0이 로우 상태인 0V로 천이되는 경우에 다음과 같이 동작한다.
레벨 시프터(20)에 의하여 P3의 게이트 단자에는 0V보다는 높고 VDD1보다는 낮으면서 P3을 턴 온 시킬 수 있는 전압이 인가된다. 따라서, P3이 턴 온 되어 P0의 게이트 단자에는 VDD1 전압이 인가된다. 이에 따라서, P0은 턴 오프된다.
그리고, P2가 턴 온 되어 P1의 게이트 단자에는 VDD2 전압이 인가된다.
이와 더불어, P4의 게이트 단자에는 VDD2 전압이 인가되어 P4는 턴 오프하다. 그리고, N0의 게이트 단자에는 VDD2 전압이 인가되어 N0이 턴 온 되고, N1도 턴 온 되어 패드(10)는 0V 전압으로 풀-다운 된다.
두 번째로, 신호 S0이 하이 상태인 VDD2로 천이되는 경우에 다음과 같이 동 작한다.
레벨 시프터(20)에 의하여 P3의 게이트 단자에는 VDD1 전압이 인가된다. 따라서, P3은 턴 오프 되어 하이 임피던스 상태로 된다. 이 때, PG_DRIVER1에 의하여 P0의 게이트 단자의 전압 PG1_LOW는 수학식 2와 같이 표현된다. PG1_LOW 전압에 의하여 P0은 턴 온 된다. 그리고, PG_DRIVER2에 의하여 P1의 게이트 단자의 전압 PG2_LOW는 수학식 1과 같이 표현된다. PG2_LOW 전압에 의하여 P1은 턴 온 된다.
이와 함께, N0은 턴 오프 되어 패드(10)는 VDD1 전압으로 풀-업 된다.
이와 같이, 수학식 1 및 수학식 2에서 알 수 있듯이 커패시터 C0 및 C1 값을 조절하면 PMOS 트랜지스터의 gate-oxide의 과전압을 방지하면서 PMOS 트랜지스터를 충분히 구동할 수 있는 소오스-게이트 전압을 얻을 수 있다.
그리고, 풀-업 회로의 노드 PG1이 (VDD1-VDD2) ~ VDD2 범위를 가져야 P0의 gate oxide에 문제가 없다. 그와 같이 되면 P0의 게이트-소오스 전압 차와 N0의 게이트-소오스 전압 차가 동일하게 되어 풀-업 회로와 풀-다운 회로의 임피던스를 유사하게 유지할 수 있다. 수학식 2를 참조하면, 이를 위하여 커패시터 C0의 값이 Cg(P0)보다 크게 설정할 필요가 있다.
다음으로, 출력 드라이버의 패드(10)로부터 전원 단자 측으로 전류가 흐르는 것을 방지하기 위한 톨러런트(tolerant) 기능 및 안전(fail-safe) 기능을 갖는 회로에 대하여 설명하기로 한다.
우선, 본 발명에서 제안하는 톨러런트(tolerant) 기능 및 안전(fail-safe) 기능을 갖는 출력 드라이버 회로에서 필요로 하는 제어신호들(VF1, VF3, FW)을 생 성시키기 위한 회로에 대하여 설명하기로 한다.
제어신호(VF1, VF3, FW)들을 생성시키기 위한 회로의 일 예를 도 8에 도시하였다.
전원 VDD1이 ON/OFF 되는 경우에 패드(10)에 VDD1 전압이 인가되었을 때의 동작 원리를 설명하기로 한다.
첫 번째로, 전원 VDD1 및 VDD2가 모두 ON되어 있는 경우에 N0은 ON, P7은 OFF 되고 VF1은 VDD2가 된다. P4의 게이트 단자에 VDD2가 인가되어 P4는 ON 상태가 되어 VDD1은 P4를 통하여 노드 VF3을 충전시켜 VF3의 전압은 VDD1이 된다. 이 때 P2는 항상 OFF 상태에 있으므로 패드(10)에 VDD1 전압이 인가되더라도 VF3은 패드 전압에 영향을 받는다. FW는 패드(10)의 전압이 VDD1보다 작을 경우에는 P0과 P1이 ON되어 VDD1 전압이 되고, 패드(10)의 전압이 VDD1보다 클 경우에는 P1은 OFF 되고, P2 및 P3은 ON 되어 패드의 전압과 같게 된다.
두 번째로, 전원 VDD1 및 VDD2가 모두 OFF 되어 있는 경우에 패드(10)에 VDD1이 인가되는 경우에 N1, N2, N3, N4는 모두 다이오드 연결된 형태이므로 P6의 드레인 단자에는 패드(10)의 전압 V(PAD)로부터 3개의 Vtn 전압만큼 낮아진 전압이 걸리게 된다. 여기에서, Vtn는 다이오드 문턱 전압을 의미한다. 이 때 P7 또한 ON 상태가 되어 VF1 전압은 [V(PAD)-3*Vtn]이 되고 P4의 게이트 단자에도 같은 전압이 걸려서 P4는 OFF 상태가 되어 oxide에 과전이 걸리는 문제를 해결하였다.
도 8의 회로에서 발생되는 제어신호(VF1, VF3, FW)들을 출력 드라이버에 적용하여 본 발명에서 제안하는 톨러런트(tolerant) 기능 및 안전(fail-safe) 기능을 구현하는 회로를 도 9를 참조하여 설명하기로 한다.
도 9는 도 2의 회로에 NMOS 트랜지스터 N27 ~ N30 및 PMOS 트랜지스터 P15 ~ P22를 추가하여 톨러런트 및 안전 기능을 구현하였다.
참고적으로, 도 2에 비하여 프리-드라이버 논리 회로(40)가 추가되어 있는데, 프리-드라이버 논리 회로(40)는 출력 인에이블 신호(OE)가 인가될 때, 데이터(DATA)의 논리 값에 상응하는 신호를 서로 다른 단자를 통하여 출력시키는 회로이다.
톨러런트 및 안전 기능에 관련된 세부적인 동작에 대하여 설명하기로 한다.
패드(10)에 VDD1보다 높은 전압의 신호가 인가될 경우에 VF1은 VDD2, VF3은 VDD1, FW는 패드 전압이 된다. 이에 따라서, P15, P16이 ON되어 노드 PG2는 패드 전압이 된다. 이로 인하여, P1은 OFF되어 전원 VDD1 측으로 전류가 흐르는 것을 차단한다.
전원 VDD1과 VDD2가 OFF되고 패드(10)에 VDD1 전압이 인가되는 경우에는 VF1과 VF3은 [V(PAD)-4*Vth], FW는 패드 전압이 된다. 이에 따라서, P15 및 P16은 ON되어 노드 PG2에는 패드 전압이 된다. 이로 인하여, P1은 OFF되어 전원 VDD1 측으로 전류가 흐르는 것을 차단한다. 이 때 노드 T4의 전압이 0V 근처에 있게 되면 P1의 oxide 양단에 과전압이 걸리는 문제가 있으므로 P19를 통해 노드 T4의 전압을 [V(PAD)-4*Vth]로 잡아준다. 노드 PG1 역시 P20을 통해 [V(PAD)-4*Vth]로 되어 P0을 OFF시킨다. 그리고, P21과 P22의 게이트 단자에도 [V(PAD)-4*Vth]가 인가되어 전원 VDD1 측으로 전류가 흐르는 것을 차단한다. 따라서, 각각의 PMOS 트랜지스터 의 oxide 양단에 과전압이 걸리는 문제는 발생되지 않는다.
위에서 설명한 바와 같은 동작 원리에 따라 레벨 시프터(20-1)에 추가된 P21 및 도 10의 T_PG_DRIVER1에 추가된 P22에 의하여 패드(10)에 인가되는 신호에 의하여 전원 VDD1 단자 측으로 전류가 흐르는 것을 방지할 수 있게 된다.
첨부된 도면에 도시되어 설명된 특정의 실시 예들은 단지 본 발명의 예로서 이해되어 지고, 본 발명의 범위를 한정하는 것이 아니며, 본 발명이 속하는 기술 분야에서 본 발명에 기술된 기술적 사상의 범위에서도 다양한 다른 변경이 발생될 수 있으므로, 본 발명은 보여지거나 기술된 특정의 구성 및 배열로 제한되지 않는 것은 자명하다.
도 1은 본 발명에서 제안하는 출력 드라이버의 동작 원리를 설명하기 위한 회로 구성도이다.
도 2는 본 발명의 일실시 예에 따른 출력 드라이버의 전체적인 구성도이다.
도 3은 도 2에 도시된 PG_DRIVER1의 세부 구성도이다.
도 4는 도 2에 도시된 PG_DRIVER2의 세부 구성도이다.
도 5는 도 2에 도시된 레벨 시프터의 세부 구성도이다.
도 6은 도 3에 도시된 안정화 회로의 세부적인 회로 구성을 보여주는 구성도이다.
도 7은 도 4에 도시된 안정화 회로의 세부적인 회로 구성을 보여주는 구성도이다.
도 8은 본 발명의 일실시 예에 따른 출력 드라이버에 적용하는 톨러런트 및 오동작 방지 기능 구현을 위한 제어신호들을 생성시키기 위한 회로이다.
도 9는 도 8에서 생성되는 제어신호들을 이용하여 톨러런트 및 오동작 방지 기능 구현하는 출력 드라이버의 구성도이다.
도 10은 도 9에 도시된 T_PG_DRIVER1의 세부 구성도이다.

Claims (10)

  1. 제1전원 단자와 출력 단자 사이에 하나 이상의 P-채널 트랜지스터를 캐스코드 형태로 연결하고, 상기 출력 단자와 접지 단자 사이에 하나 이상의 N-채널 트랜지스터를 캐스코드 형태로 연결하여, 상기 P-채널 트랜지스터 및 N-채널 트랜지스터의 게이트 단자에 인가되는 신호들의 전압에 따라서 상기 출력 단자의 전압이 결정되는 풀업/풀다운 회로; 및
    제1전압과 상기 제1전원 전압보다 낮은 제2전원 전압 사이를 스윙하는 제1신호가 공급되는 단자와 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자 사이에 적어도 하나의 커패시터를 연결하고, 상기 커패시터와 상기 P-채널 트랜지스터의 내부 커패시터의 전하 분배에 근거하여 상기 제1신호를 상기 제1전압보다 높고 상기 제1전원 전압보다 낮은 제2전압과 상기 제1전원 전압 사이를 스윙하는 제2신호 또는 상기 제1전압보다 높고 상기 제2전원 전압보다 낮은 제3전압과 상기 제2전원 전압 사이를 스윙하는 제3신호로 변환하여 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자에 공급하는 게이트 전압 조절 회로를 포함하며,
    상기 게이트 전압 조절 회로는
    상기 제1신호가 인가되는 제1단자와 제1노드 사이에 접속되는 제1커패시터; 및
    상기 제1전원 단자에 일 단자를 접속하고, 상기 제1노드에 다른 일 단자를 접속하고, 게이트 단자에는 상기 제1전압보다 높고 상기 제1전원 전압보다 낮은 제4전압과 상기 제1전원 전압 사이를 스윙하는 제4신호가 인가되는 P-채널 트랜지스터를 포함하고, 상기 제1노드는 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자에 접속되며, 상기 제4신호의 위상은 상기 제1신호의 위상과 상반된 위상을 갖는 것을 특징으로 하는 와이드 전압 레인지용 출력 드라이버.
  2. 삭제
  3. 제1항에 있어서, 상기 게이트 전압 조절 회로는
    상기 제1신호가 인가되는 제2단자와 제2노드 사이에 접속되는 제2커패시터; 및
    상기 제2전원 단자에 일 단자를 접속하고, 상기 제2노드에 다른 일 단자를 접속하고, 게이트 단자에는 상기 제1전압보다 높고 상기 제2전원 전압보다 낮은 제5전압과 상기 제2전원 전압 사이를 스윙하는 제5신호가 인가되는 P-채널 트랜지스터를 더 포함하고, 상기 제2노드는 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자에 접속되며, 상기 제5신호의 위상은 상기 제1신호의 위상과 상반된 위상을 갖는 것을 특징으로 하는 와이드 전압 레인지용 출력 드라이버.
  4. 제1항에 있어서, 상기 게이트 전압 조절 회로는
    상기 제1신호를 공급받아, 상기 제1신호가 제1전압에서 제2전원 전압으로 천이될 때 제3단자에 제1전원 전압을 발생시키고, 상기 제1신호가 제2전원 전압에서 제1전압으로 천이될 때 상기 제3단자에 제1전압보다 높고 제1전원 전압보다 낮은 전압을 발생시키고, 상기 제1신호의 직류 유지 상태에서는 상기 제3단자를 플로팅 시키는 제1회로; 및
    상기 제1신호의 직류 유지 구간 동안에 상기 제3단자를 플로팅 상태에서 초기 설정된 전압으로 유지시키는 안정화 회로를 더 포함함을 특징으로 하는 와이드 전압 레인지용 출력 드라이버.
  5. 제1항에 있어서, 상기 풀업/풀다운 회로는
    상기 캐스코드 형태로 접속된 복수의 N-채널 트랜지스터들 중에서 적어도 하나의 N-채널 트랜지스터의 게이트 단자와 제2전원 전압 단자를 연결하는 구조를 갖는 것을 특징으로 하는 와이드 전압 레인지용 출력 드라이버.
  6. 제1항에 있어서, 상기 풀업/풀다운 회로는
    상기 캐스코드 형태로 접속된 복수의 N-채널 트랜지스터들 중에서 적어도 하나의 N-채널 트랜지스터의 게이트 단자는 제2전원 전압 단자에 연결하고, 상기 제2전원 전압 단자에 연결된 N-채널 트랜지스터의 일 단자와 게이트 단자 사이에 접속되는 P-채널 트랜지스터를 더 포함하고, 상기 더 포함되는 P-채널 트랜지스터의 게이트 단자에는 상기 제1신호와 동일한 위상을 갖는 제2신호가 인가되는 것을 특징으로 하는 와이드 전압 레인지용 출력 드라이버.
  7. 제1항에 있어서, 상기 트랜지스터들은 상기 제2전원 전압용 소자로 설계함을 특징으로 하는 와이드 전압 레인지용 출력 드라이버.
  8. 제1항에 있어서, 상기 트랜지스터는 MOS(Metal Oxide Semiconductor) 트랜지스터를 포함함을 특징으로 하는 와이드 전압 레인지용 출력 드라이버.
  9. 패드와 제1전원 단자 사이에 접속된 복수의 트랜지스터에 의한 전류 경로에 따라 전원의 온/오프 상태에 따라서 제1,2,3제어신호를 발생시키며, 상기 제1전원 및 제2전원이 온 된 상태에서 제1제어신호는 상기 제2전원 전압을 발생시키고, 상기 제2제어신호는 제1전원 전압을 발생시키고, 상기 제3제어신호는 패드의 전압이 제1전원 전압보다 높으면 제1전원 전압을 발생시키고, 그렇지 않으면 상기 패드의 전압과 동일한 전압을 발생시키며, 상기 제1,2전원이 오프 된 상태에서 상기 제1,2제어신호는 각각 상기 패드의 전압보다 초기 설정된 전압만큼 낮은 전압을 발생시키고, 상기 제3제어신호는 패드의 전압과 동일한 전압을 발생시키는 제어신호 발생 회로;
    상기 제1전원 단자와 상기 패드 사이에 하나 이상의 P-채널 트랜지스터를 캐스코드 형태로 연결하고, 상기 패드와 접지 단자 사이에 하나 이상의 N-채널 트랜지스터를 캐스코드 형태로 연결되어, 상기 P-채널 트랜지스터 및 N-채널 트랜지스터의 게이트 단자에 인가되는 신호들의 전압에 따라서 상기 패드의 전압이 결정되는 풀업/풀다운 회로;
    상기 풀업/풀다운 회로에 결합되는 복수의 스위칭 수단들을 포함하고, 상기 제1,2,3신호로 상기 복수의 스위칭 수단들을 턴 온 시키거나 턴 오프 시켜서, 상기 패드에 상기 제1전원 전압보다 높은 전압이 인가될 때 또는 상기 제1,2전원이 오프된 상태에서 상기 패드에 상기 제1전원 전압이 인가될 때 상기 패드로부터 상기 제1전원 단자 방향으로의 전류 경로를 차단시키는 소자 보호 회로; 및
    제1전압과 상기 제1전원 전압보다 낮은 제2전원 전압 사이를 스윙하는 제1신호를 상기 제1전압보다 높고 상기 제1전원 전압보다 낮은 제2전압과 상기 제1전원 전압 사이를 스윙하는 제2신호 또는 상기 제1전압보다 높고 상기 제2전원 전압보다 낮은 제3전압과 상기 제2전원 전압 사이를 스윙하는 제3신호로 변환하여 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자에 공급하는 게이트 전압 조절 회로를 포함하며,
    상기 게이트 전압 조절 회로는
    상기 제1신호가 인가되는 제1단자와 제1노드 사이에 접속되는 제1커패시터; 및
    상기 제1전원 단자에 일 단자를 접속하고, 상기 제1노드에 다른 일 단자를 접속하고, 게이트 단자에는 상기 제1전압보다 높고 상기 제1전원 전압보다 낮은 제4전압과 상기 제1전원 전압 사이를 스윙하는 제4신호가 인가되는 P-채널 트랜지스터를 포함하고, 상기 제1노드는 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자에 접속되며, 상기 제4신호의 위상은 상기 제1신호의 위상과 상반된 위상을 갖는 것을 특징으로 하는 와이드 전압 레인지용 출력 드라이버.
  10. 제9항에 있어서, 상기 게이트 전압 조절 회로는
    상기 제1신호가 인가되는 제2단자와 제2노드 사이에 접속되는 제2커패시터; 및
    상기 제2전원 단자에 일 단자를 접속하고, 상기 제2노드에 다른 일 단자를 접속하고, 게이트 단자에는 상기 제1전압보다 높고 상기 제2전원 전압보다 낮은 제5전압과 상기 제2전원 전압 사이를 스윙하는 제5신호가 인가되는 P-채널 트랜지스터를 더 포함하고, 상기 제2노드는 상기 풀업/풀다운 회로에 포함된 P-채널 트랜지스터의 게이트 단자에 접속되며, 상기 제5신호의 위상은 상기 제1신호의 위상과 상반된 위상을 갖는 것을 특징으로 하는 와이드 전압 레인지용 출력 드라이버.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12009821B2 (en) 2021-11-16 2024-06-11 Samsung Electronics Co., Ltd. Output driver and output buffer circuit including the same

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8634256B2 (en) * 2011-03-31 2014-01-21 Apple Inc. Multi-mode interface circuit
KR101287659B1 (ko) * 2011-09-30 2013-07-24 삼성전기주식회사 출력 구동 장치
CN103187955B (zh) * 2011-12-31 2016-08-03 意法半导体研发（上海）有限公司 共栅共源驱动电路
KR101989571B1 (ko) 2012-06-27 2019-06-14 삼성전자주식회사 고전압 및 와이드 랜지 전압 동작을 위한 출력 드라이버 및 그것을 사용한 데이터 출력 드라이빙 회로
KR102048254B1 (ko) * 2013-04-11 2020-01-08 에스케이하이닉스 주식회사 데이터 출력 회로 및 그의 구동 방법
CN104505050B (zh) * 2014-12-31 2017-02-01 深圳市华星光电技术有限公司 用于氧化物半导体薄膜晶体管的扫描驱动电路
CN104638887B (zh) * 2015-01-30 2017-02-22 北京时代民芯科技有限公司 一种可实现输出高电平转换的输出驱动电路
US9941885B2 (en) 2016-09-06 2018-04-10 Stmicroelectronics International N.V. Low power general purpose input/output level shifting driver
US10541679B1 (en) * 2018-10-25 2020-01-21 Avago Technologies International Sales Pte. Limited Pulse amplifier
KR20210143061A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 출력 구동 회로
KR20220001190A (ko) 2020-06-29 2022-01-05 에스케이하이닉스 주식회사 출력 구동 회로
US11799482B2 (en) 2020-06-29 2023-10-24 SK Hynix Inc. Interface circuit and semiconductor output circuit device
TWI770999B (zh) * 2021-05-12 2022-07-11 友達光電股份有限公司 電壓調變電路及其操作方法
US11646737B1 (en) * 2022-07-29 2023-05-09 Hong Kong Applied Science and Technology Research Institute Company Limited Adaptive gate-bias regulator for output buffer with power-supply voltage above core power-supply voltage
CN117477918B (zh) * 2023-12-27 2024-03-29 成都氮矽科技有限公司 驱动信号输入检测电路、GaN栅驱动器和MOSFET栅驱动器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004053990A1 (en) * 2002-12-09 2004-06-24 Advanced Micro Devices, Inc. Emulsation of long delay chain by ring oscillator with floating body-tied body transistors

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5072363A (en) 1989-12-22 1991-12-10 Harris Corporation Multimode resource arbiter providing round robin arbitration or a modified priority arbitration
KR930003929B1 (ko) 1990-08-09 1993-05-15 삼성전자 주식회사 데이타 출력버퍼
JP2000295089A (ja) 1999-04-07 2000-10-20 Hitachi Ltd 出力回路およびそれを用いた半導体装置
US6130557A (en) * 1999-04-26 2000-10-10 Ati Technologies, Inc. Three level pre-buffer voltage level shifting circuit and method
JP2001186006A (ja) 1999-12-27 2001-07-06 Nec Corp 半導体回路
JP2001223575A (ja) 2000-02-14 2001-08-17 Sony Corp レベル変換回路
ATE362684T1 (de) 2000-03-02 2007-06-15 Alcatel Lucent Gekennzeichneter prioritätswarteschlangescheduler
US6647449B1 (en) 2000-10-05 2003-11-11 Hewlett-Packard Development Company, L.P. System, method and circuit for performing round robin arbitration
US6570405B1 (en) * 2001-12-20 2003-05-27 Integrated Device Technology, Inc. Integrated output driver circuits having current sourcing and current sinking characteristics that inhibit power bounce and ground bounce
US6954812B2 (en) 2002-03-05 2005-10-11 Hewlett-Packard Development Company, L.P. Two-stage round robin arbitration system
US7236499B2 (en) 2003-06-23 2007-06-26 Intel Corporation Resource arbitration in accordance with a masked request vector
US7231479B2 (en) 2003-12-17 2007-06-12 International Business Machines Corporation Round robin selection logic improves area efficiency and circuit speed
KR101064489B1 (ko) * 2005-02-12 2011-09-14 삼성전자주식회사 넓은 입출력 범위를 갖는 버스 홀더 및 톨러런트 입출력 버퍼
US7633321B2 (en) * 2007-07-24 2009-12-15 Infineon Technologies Ag Driver circuit; electronic circuit having driver circuit and corresponding method
US8026745B2 (en) * 2009-03-16 2011-09-27 Apple Inc. Input/output driver with controlled transistor voltages

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004053990A1 (en) * 2002-12-09 2004-06-24 Advanced Micro Devices, Inc. Emulsation of long delay chain by ring oscillator with floating body-tied body transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12009821B2 (en) 2021-11-16 2024-06-11 Samsung Electronics Co., Ltd. Output driver and output buffer circuit including the same

Also Published As

Publication number Publication date
US20110025380A1 (en) 2011-02-03
KR20110011987A (ko) 2011-02-09
US8154323B2 (en) 2012-04-10

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