CN113810032A - 一种上电复位电路结构 - Google Patents

一种上电复位电路结构 Download PDF

Info

Publication number
CN113810032A
CN113810032A CN202111119365.2A CN202111119365A CN113810032A CN 113810032 A CN113810032 A CN 113810032A CN 202111119365 A CN202111119365 A CN 202111119365A CN 113810032 A CN113810032 A CN 113810032A
Authority
CN
China
Prior art keywords
reset
power
circuit
signal
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111119365.2A
Other languages
English (en)
Other versions
CN113810032B (zh
Inventor
李建军
黄双
杜涛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN202111119365.2A priority Critical patent/CN113810032B/zh
Publication of CN113810032A publication Critical patent/CN113810032A/zh
Application granted granted Critical
Publication of CN113810032B publication Critical patent/CN113810032B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Electronic Switches (AREA)

Abstract

本发明属于集成电路领域，具体涉及一种上电复位电路结构。在集成电路设计领域中，各种集成电路都可以包括上电复位(POR:Power On Reset)电路。通常情下，当集成电路被上电时，在电源电压还未达到稳定的预期状态时，许多电子元器件以及电路节点的电压和逻辑状态是不稳定的。为了使集成电路系统在每次上电后都能从设计者所期望的状态开始操作，需要利用上电复位电路在电源上电时产生复位信号，强制IC系统处在设计者所期望的初始状态，从而消除上电初始时的不稳定态。本发明包括，启动模块、延时电路模块、去抖动电路模块。在慢上电和快上电情况下均保证产生可靠的复位信号，实现对集成电路系统的上电复位。

Description

一种上电复位电路结构
技术领域
本发明属于集成电路领域，具体涉及一种上电复位电路结构。
背景技术
在集成电路设计领域中，各种集成电路都可以包括上电复位(POR:Power OnReset)电路。通常情下，当集成电路被上电时，在电源电压还未达到稳定的预期状态时，许多电子元器件以及电路节点的电压和逻辑状态是不稳定的。为了使集成电路系统在每次上电后都能从设计者所期望的状态开始操作，需要利用上电复位电路在电源上电时产生复位信号，强制IC系统处在设计者所期望的初始状态，从而消除上电初始时的不稳定态。
常用的上电复位电路由电容电阻结构和电平触发结构。电容电阻结构利用电容电阻乘积的时间常数做延迟产生复位信号，缺点是无法在慢速上升上电过程中产生复位信号。现有的上电复位电路，一般需要接入带隙基准(Bandgap)电压作为参考电压，与电源电压进行比较，当电源电压大于该参考电压时，产生复位信号。然而，此种上电复位电路的功耗较高。
发明内容
本发明的目的，解决上述技术问题，提供一种低功耗上电复位电路，用于芯片上电过程中产生复位信号。
本发明的技术方案：一种上电复位电路结构，可用于集成电路中产生复位信号，其特征在于，电路结构包括启动模块、延时电路模块、去抖动电路模块。在慢上电和快上电情况下均保证产生可靠的复位信号，实现对集成电路系统的上电复位。现有的采用带隙基准驱动器提供参考电压的上电复位电路，通常结构复杂、面积大。而本发明提供的上电复位电路，结构简单，占用面积小，进而更加小巧灵活，适用于各种集成电路芯片中。
本电路结构大量采用除栅极外、源漏衬底均接VDD的PMOS管、除栅极外源漏衬底均接地的NMOS管作为MOS管电容，相比较普通电容，面积更小，更方便，可以在集成电路中直接调用。NMOS管的源漏和衬底连到一起到地，栅极上有一个电压源。当栅极的电压大到一定程度，超过阈值电压VTH，会引起源漏之间出现反型层，即沟道形成，这样栅氧就充当了栅极与沟道之间的绝缘介质，一个电容就形成了。这个电容的单位面积大小，与栅氧的厚度和介电常数有关。如果栅极电压是个比地还低的电压，这个时候源漏之间的N型沟道不能形成，但是却会使P型衬底的空穴在栅氧下方累积。如此一来，栅极与衬底之间仍然会形成电容，此时的绝缘介质仍是栅氧，所以此时与形成沟道时的电容大小几无二致。如果栅极电压处在一个中间的位置，既不能使源漏之间形成沟道，也不能使P型衬底的空穴在上方积累。此时可以认为，栅氧下方会形成一个空间电荷区，这个空间电荷区是电子与空穴结合后形成的区域，所以它不带电，是一个“绝缘体”。“绝缘体”会与栅氧这个绝缘体相叠加，导致等效的绝缘介质厚度增加，所以电容值随之下降。
所述启动电路模块的信号包括反馈输入信号，外接电源(VDD)、地(GND)，内部节点延时信号，作为第一上电复位信号的输出信号。当电源电压从0V上升到最低工作电压期间，启动电路将复位输出信号判断为复位逻辑状态(RESET)。在电源电压高于最低工作电压之后的一段时间，启动电路继续将复位输出判断为复位逻辑状态，因此有一个额外的、有效的复位间隔。在额外的有效复位间隔结束时，复位输出被释放到操作逻辑电平。因此产生第一上电复位信号。在有效复位间隔期满时，即反馈输入信号反馈起作用时，启动电路将复位输出信号判断为非复位逻辑状态，结束复位状态。
所述延时电路模块由三个反向器构成。延时电路的输入端与启动电路的输出端相连接，输出端用于去抖动电路的输入端。由于反相器驱动能力弱，电容上电产生时间延时，利用三级反相器和MOS管电容构成的电路能够增大延时时间。具体的，三个反相器串联，每个反相器的输入端都接有一个由MOS管构成的MOS管电容。有延时和整形的功能将上电触发电压延时输出，同时整形为数字电路所需的数字信号。
所述的去抖动电路结构，其特征在于，复位信号上电时有毛刺，可能会造成逻辑方面的错误导致相关芯片复位时间不够，需要去掉毛刺。所述去抖动电路模块由六个MOS管、五个反向器、一个与门、一个或门构成。延迟单元模块有两个输入端，分别与第二节点延时模块的输出和输出信号延时的信号相连接。具体的，第一与门的两个输入端分别与第二节点延时模块的输出和输出信号延时的信号相连接；第一非门的两个输入端分别与第二节点延时模块的输出和输出信号延时的信号相连接。
附图说明
图1是本发明的上电复位的整体结构示意图；
图2是本发明提出的启动电路模块的结构示意图；
图3是本发明提出的延时电路模块的结构示意图；
图4是本发明提出的去抖动电路模块的结构示意图；
图5是本发明提出去毛刺原理示意图；
图6是本发明提出上电复位电路在快上电时的仿真结果；
图7是本发明提出上电复位电路在慢上电时的仿真结果；
具体实施方式
下面结合附图对本发明进行详细的描述。
如图1所示，为本发明的上电复位电路结构的整体结构示意图，包括启动电路模块、延迟单元模块及去抖动电路模块；
如图2所示，为本发明的启动电路模块结构示意图。所述启动电路模块信号包括反馈输入信号A1，外接A2(VDD)、A3(GND)，内部节点信号A4、D，输出信号Y，输出信号作为第一上电复位信号。第一部分是左边，上面是5个PMOS管串联，下面是7个NMOS管串联,这些MOS管均使用特殊尺寸的MOS管，在本发明具体实施中使用的是倒比管，这样与其后的MOS管电容可以形成充电慢、放电快的延时结构。A1接在NMOS管18的栅极，A4接在NMOS管18的漏极，Y接在PMOS管19的漏极。靠近下方的6个NMOS管栅极接VDD，随VDD升高，NMOS管逐渐导通，因为是倒比管，所以充电慢。第二部分是右边，输出Y接在栅极D相连的NMOS管的漏极端，由NMOS管构成的MOS管电容接在D端，形成延时结构。传输门是将PMOS和NMOS器件并联连接在一起，创建一个基本的双边CMOS开关。传输门与传统的CMOS逻辑门完全不同，因为传输门是对称的，或双边的，即输入和输出是可互换的。由于A3外接GND，A2外接VDD，所以传输门1，3导通，信号可以通过传输门进行传输。每个信号都会接一个NMOS管型电容。
下面对工作原理进行说明，当电源电压由0V逐渐升高，但仍低于复位电压时，对NMOS管18的漏极电压A4下拉，使得NMOS管18的漏极电压A4为0，上面5个PMOS管在A4为低电平时导通，使得PMOS管19的漏极电压Y上拉，电压维持在VDD-VTH1，VTH1为5个PMOS管的阈值电压，系统处于复位状态。随着电源电压VDD升高到大于或等于复位电压，A1是POR信号反馈回来的信号，一开始保持低电平，之后慢慢升高，随VDD同步变化，当VDD升高至复位电压，下面7个NMOS管逐渐导通。由于电容两端电压不能突变，因此A4会保持较长一段时间的0状态，当A1电压突然拉低至零电位，此时A4点的电压随VDD的升高而升高。A4点电压通过两个传输门传输至D点，即Y点处NMOS管的栅极，表现为一开始随VDD升高而升高，到升高至复位电压时，NMOS管导通，Y点变为低电平。Y点电压由高电平突变为低电平。而作为反馈信号的A1点的电压此时也拉低至0，PMOS管Q28导通，此时A4点的电压随VDD的升高而升高。完成系统复位，使得系统的复位状态解除，开始正常工作。Y作为输出端接至延时模块。
如图3所示，为本发明的延迟单元模块的结构示意图。由三个反向器构成。延时电路的输入端与启动电路的输出端相连接，输出端用于去抖动电路。由于反相器驱动能力弱，电容上电产生时间延时，利用三级反相器和MOS管电容构成的电路能够增大延时时间。具体的，三个反相器串联，每个反相器的输入端都接有一个由PMOS管构成的MOS管电容。MOS管对MOS电容缓慢充电，有延时和整形的功能将上电触发电压延时输出，同时整形为数字电路所需的数字信号。第一级反相器输出端信号表现为开始为低电平，延时一段时间后随VDD上升，与延时电路的输出基本一致，后两级反相器起到整形和延迟的作用。优选的，所述延时电路中反相器为倒比反相器。
如图4所示，为本发明的去抖动电路模块的结构示意图。由六个MOS管、五个反向器、一个与门、一个或门构成。延迟单元模块有两个输入端，分别与第二节点延时模块的输出和输出信号延时的信号相连接。具体的，第一与门的两个输入端分别与第二节点延时模块的输出和输出信号延时的信号相连接；第一非门的两个输入端分别与第二节点延时模块的输出和输出信号延时的信号相连接。两个输入端A、B分别接在两个NMOS管的栅极上，这两个NMOS管源端和衬底均接地，A、B输入端所接NMOS管的漏端都需要接MOS管电容以产生延时。第一反相器输入端与B输入端所接NMOS管的漏端相连接；第二非门和第三非门的输入输出端交叉连接，构成触发器，具体的第二非门输入端与第一反向器的输出端相连接，第三非门输入端与M管的漏端相连接；第四反向器的输入端与第一反向器的输出端相连接，输出端Y1反馈至启动电路，以保证复位电路生效；第五反向器的输入端与第四反向器的输出端相连接，输出端作为去抖动电路的输出端输出上电复位信号POR。
如图5所示，对于用细电缆连接电源的电路板，不良的接地连接会具有高阻抗，可能会在上电期间产生毛刺。复位信号上电时有毛刺，可能会造成逻辑方面的错误导致相关芯片复位时间不够。因此需要去掉毛刺。第一或门的作用是去除信号逻辑电平为高时的向下毛刺，毛刺持续的时间小于信号延迟时间t；第一与门可以去除信号逻辑电平为低时的向上毛刺，毛刺持续的时间小于信号延迟时间t，再经过第二非门和第三非门构成的触发器去除抖动，当第一上电复位信号中有持续时间小于延迟时间t的干扰抖动信号时，通过去抖动电路在输出时可以还原未被干扰的信号。
应用实例介绍：电路采用3.3V器件，电源电压VDD所加激励从0到3.3V。当电源电压由0V逐渐升高，但仍小于复位电压(1.66V)时，对NMOS管18的漏极电压A4下拉，使得NMOS管18的漏极电压A4为0，上面5个PMOS管在A4为低电平时导通，使得PMOS管19的漏极电压Y上拉，电压维持在VDD-VTH1(随VDD升高而升高)，VTH1(0.2V)为5个PMOS管的阈值电压，系统处于复位状态。随着电源电压VDD升高到大于或等于复位电压(1.66V)，A1是POR信号反馈回来的信号，一开始保持低电平，之后慢慢升高，随VDD同步变化，当VDD升高至复位电压(1.66V)，下面7个NMOS管逐渐导通。由于电容两端电压不能突变，因此A4会保持较长一段时间的0状态，当A1电压突然拉低至零电位，此时A4点的电压随VDD的升高而升高。A4点电压通过传输门传输至D点，即Y点处NMOS管的栅极，表现为一开始随VDD升高而升高，到升高至复位电压时，NMOS管导通，Y点变为低电平。Y点电压由高电平突变为低电平。而作为反馈信号的A1点的电压此时也拉低至0，PMOS管Q28导通，此时A4点的电压随VDD的升高而升高，完成系统复位。
如图6所示，为本发明的上电复位电路在快上电时的仿真结果。当电源电压从0到10ms，上升至3.3V,复位信号在5ms处突发上升，此时复位电压1.66V,形成复位信号，从而实现系统的上电复位。有图可知复位时间为5ms，在这段时间内复位信号将内部寄存器复位。
如图7所示，为本发明的上电复位电路在慢上电时的仿真结果。当电源电压从0到10us，上升至3.3V,复位信号在100ns处突发上升，形成复位信号，从而实现系统的上电复位。有图可知复位时间为100ns，在这段时间内复位信号将内部寄存器复位。
综上所述，本发明一种上电复位电路通过利用MOS管的本身的阈值电压(VTH),来建立电路的翻转电压，同时利用MOS管作为电容和电容的充放电的特点来改变其输出信号的延时时间，实现了一种可以调整延时时间的上电复位电路，具有功耗低，抗干扰能力强的优点，弥补了现有技术的不足。
以上所述，仅是本发明的具体实施例方式。本发明的保护范围不限于本实施方式记载的内容，例如，能够根据设计需求所需的复位时间，采用其他的延时电路(RC延时电路)得到延时时间信号，也可以使用其他去抖动电路用于除去第一上电复位信号中所有小于延时时间的抖动。在不脱离权利要求的范围内可以有多种变形。

Claims (4)

1.本发明的一种上电复位电路结构，用于芯片上电过程中产生复位信号，其特征在于，电路结构包括启动模块、延时电路模块、去抖动电路模块。在慢上电和快上电情况下均保证产生可靠的复位信号，实现对集成电路系统的上电复位。
2.根据权利要求1所述的启动电路结构，其特征在于，所述启动电路模块的信号包括反馈输入信号，外接电源(VDD)、地(GND)，内部节点延时信号，作为第一上电复位信号的输出信号。当电源电压从0V上升到最低工作电压期间，启动电路将复位输出信号判断为复位逻辑状态(RESET)。在电源电压高于最低工作电压之后的一段时间，启动电路继续将复位输出判断为复位逻辑状态，因此有一个额外的、有效的复位间隔。在额外的有效复位间隔结束时，复位输出被释放到操作逻辑电平。因此产生第一上电复位信号。在有效复位间隔期满时，即反馈输入信号反馈起作用时，启动电路将复位输出信号判断为非复位逻辑状态，结束复位状态。
3.根据权利要求1所述的延时电路结构，其特征在于，所述的延迟校准模块由反相器和MOS管电容两部分构成，延时电路的输入端与启动电路的输出端相连接，输出端用于去抖动电路的输入端。由于反相器驱动能力弱，电容上电产生时间延时，利用三级反相器和MOS管电容构成的电路能够增大延时时间。在启动电路模块产生复位信号后，将第一上电复位信号进行延时和整形。
4.根据权利要求1所述的去抖动电路结构，其特征在于，复位信号上电时有毛刺，可能会造成逻辑方面的错误导致相关芯片复位时间不够，需要去掉毛刺。所述去抖动电路模块由六个MOS管、五个反向器、一个与门、一个或门构成。延迟单元模块有两个输入端，分别与第二节点延时模块的输出和输出信号延时的信号相连接。具体的，第一与门的两个输入端分别与第二节点延时模块的输出和输出信号延时的信号相连接；第一非门的两个输入端分别与第二节点延时模块的输出和输出信号延时的信号相连接。
CN202111119365.2A 2021-09-24 2021-09-24 一种上电复位电路结构 Active CN113810032B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111119365.2A CN113810032B (zh) 2021-09-24 2021-09-24 一种上电复位电路结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111119365.2A CN113810032B (zh) 2021-09-24 2021-09-24 一种上电复位电路结构

Publications (2)

Publication Number Publication Date
CN113810032A true CN113810032A (zh) 2021-12-17
CN113810032B CN113810032B (zh) 2023-08-22

Family

ID=78896540

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111119365.2A Active CN113810032B (zh) 2021-09-24 2021-09-24 一种上电复位电路结构

Country Status (1)

Country Link
CN (1) CN113810032B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117240270A (zh) * 2023-09-15 2023-12-15 深圳市紫光同创电子有限公司 上电复位电路、芯片及电子设备

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102291111A (zh) * 2011-07-04 2011-12-21 上海宏力半导体制造有限公司 基于比例电流源的延迟电路
CN102882497A (zh) * 2012-09-27 2013-01-16 电子科技大学 一种低功耗高可靠性上电复位电路
CN103440027A (zh) * 2013-09-03 2013-12-11 深圳市芯海科技有限公司 单片机及其片内上电复位电路
CN103633974A (zh) * 2013-12-04 2014-03-12 安徽理工大学 一种具有固定阻容时间延迟特性的上电复位电路
CN105515555A (zh) * 2015-12-10 2016-04-20 上海集成电路研发中心有限公司 采用脉冲触发方式实现主电路上电的启动电路
CN106033960A (zh) * 2015-03-16 2016-10-19 上海贝岭股份有限公司 一种低功耗上电复位电路
CN106100621A (zh) * 2016-07-22 2016-11-09 天津大学 一种用于时钟切换过程的自动复位结构
US9515637B1 (en) * 2015-08-24 2016-12-06 Ruizhang Technology Limited Company Power-on reset circuit
US9698770B1 (en) * 2016-04-07 2017-07-04 Texas Instruments Incorporated Low power reset circuit
CN106936414A (zh) * 2015-12-30 2017-07-07 上海贝岭股份有限公司 上电复位电路
CN107707233A (zh) * 2017-11-03 2018-02-16 中国电子科技集团公司第五十四研究所 一种防止瞬间掉电引起二次复位的复位电路
CN108809061A (zh) * 2018-06-15 2018-11-13 电子科技大学 适用于高速GaN功率器件栅驱动的开关MOS自举充电电路
CN111817695A (zh) * 2020-07-28 2020-10-23 成都华微电子科技有限公司 防电源抖动的上电复位电路
CN112886956A (zh) * 2019-11-29 2021-06-01 爱思开海力士有限公司 上电复位信号发生装置

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102291111A (zh) * 2011-07-04 2011-12-21 上海宏力半导体制造有限公司 基于比例电流源的延迟电路
CN102882497A (zh) * 2012-09-27 2013-01-16 电子科技大学 一种低功耗高可靠性上电复位电路
CN103440027A (zh) * 2013-09-03 2013-12-11 深圳市芯海科技有限公司 单片机及其片内上电复位电路
CN103633974A (zh) * 2013-12-04 2014-03-12 安徽理工大学 一种具有固定阻容时间延迟特性的上电复位电路
CN106033960A (zh) * 2015-03-16 2016-10-19 上海贝岭股份有限公司 一种低功耗上电复位电路
US9515637B1 (en) * 2015-08-24 2016-12-06 Ruizhang Technology Limited Company Power-on reset circuit
CN105515555A (zh) * 2015-12-10 2016-04-20 上海集成电路研发中心有限公司 采用脉冲触发方式实现主电路上电的启动电路
CN106936414A (zh) * 2015-12-30 2017-07-07 上海贝岭股份有限公司 上电复位电路
US9698770B1 (en) * 2016-04-07 2017-07-04 Texas Instruments Incorporated Low power reset circuit
CN106100621A (zh) * 2016-07-22 2016-11-09 天津大学 一种用于时钟切换过程的自动复位结构
CN107707233A (zh) * 2017-11-03 2018-02-16 中国电子科技集团公司第五十四研究所 一种防止瞬间掉电引起二次复位的复位电路
CN108809061A (zh) * 2018-06-15 2018-11-13 电子科技大学 适用于高速GaN功率器件栅驱动的开关MOS自举充电电路
CN112886956A (zh) * 2019-11-29 2021-06-01 爱思开海力士有限公司 上电复位信号发生装置
CN111817695A (zh) * 2020-07-28 2020-10-23 成都华微电子科技有限公司 防电源抖动的上电复位电路

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
TIWARI, MK等: "Low Cost Low Power POR Circuit for Low Voltage Sensing using adaptive bulk biasing", 《2016 11TH INTERNATIONAL CONFERENCE ON INDUSTRIAL AND INFORMATION SYSTEMS (ICIIS)》, pages 901 - 904 *
曹正州等: "一种支持宽范围上电时间的上电复位电路设计", 《电子与封装》, vol. 17, no. 7, pages 28 - 30 *
李建军等: "OTP存储器存储单元内寄生电容对读取阈值的影响", 《电子设计工程》, vol. 24, no. 2, pages 82 - 85 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117240270A (zh) * 2023-09-15 2023-12-15 深圳市紫光同创电子有限公司 上电复位电路、芯片及电子设备

Also Published As

Publication number Publication date
CN113810032B (zh) 2023-08-22

Similar Documents

Publication Publication Date Title
CN108063610B (zh) 上电复位脉冲产生电路
JP3650186B2 (ja) 半導体装置および比較回路
US20080074151A1 (en) Dual-edge-triggered, clock-gated logic circuit and method
US7440534B2 (en) Master-slave flip-flop, trigger flip-flop and counter
JPH07326957A (ja) Ｃｍｏｓ回路
US7719319B2 (en) Semiconductor integrated circuit
CN114374377A (zh) 延时电路
CN113810032A (zh) 一种上电复位电路结构
US20230387893A1 (en) Clock gating circuit and method of operating the same
US8026770B2 (en) Relaxation oscillator
US7663411B2 (en) Semiconductor device with a logic circuit
US12015404B2 (en) Logic process-based level conversion circuit of flash field programmable gate array (FPGA)
US7236038B2 (en) Pulse generator and method for pulse generation thereof
US7990190B2 (en) Power-on reset circuit, module including same, and electronic device including same
CN109743041B (zh) 锁存输入数据的电路、芯片、电子产品及方法
US6346841B2 (en) Pulse generator
CN219372408U (zh) 一种上电复位电路和集成电路
US11949409B2 (en) Low-power pulse output circuit
CN117200752B (zh) 一种同步高频方波信号电路
JP2003167030A (ja) 半導体集積回路
CN111313879B (zh) 一种延时电路
CN109327205B (zh) 一种升压时钟发生电路
JP3083654B2 (ja) 出力回路
US5122681A (en) Synchronous BiCMOS logic gate
CN117014002A (zh) 低功耗gpio电路的输出通路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant