CN111817695A - 防电源抖动的上电复位电路 - Google Patents
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Abstract
防电源抖动的上电复位电路,涉及集成电路技术,本发明包括上电触发电路,第三PMOS管、抗干扰延迟电路和计数器电路;所述抗干扰延迟电路包括一个与非门,与非门的输出端接第三PMOS管的栅极,与非门的第一输入端接第二参考点B,第二输入端通过X个串联的反相器接第二参考点B,X为大于1的偶数;与非门的输出端通过一个反相器接计数器的EN端,计数器的输出端作为上电复位电路的输出端,同时连接到一个或非门的一个输入端,或非门的另一个输入端接振荡器,或非门的输出端接计数器的计数脉冲输入端。本发明保证了内部电路的复位时间,提高了电路的可靠性。
Description
技术领域
本发明涉及集成电路技术。
背景技术
众所周知,在大规模的数模混合信号集成电路芯片的设计中,由于芯片中存在大量的控制寄存器,状态寄存器,计数器等数字单元,当系统刚接入电源,电源处于上升阶段时,这些单元的状态是不确定的。这些不确定的状态可能引起芯片的误操作,影响芯片可靠性和稳定性,因此,需要有一种电路,在系统上电的过程中,为芯片提供一个全局复位信号,对整个芯片的初态进行赋值,确保芯片能从确定的状态启动,该电路就是上电复位电路(Power on Reset,简称POR)。
传统的POR电路如图1所示,包含了参考电压单元Vref、比较器comp,电源电压分压电阻R1和R2组成。当电源电压Vdd上升时,A点电压为R1和R2分压Vdd的值,所以A点电压跟随Vdd上升而上升,当A点电压上升到vref的输出电压时,比较器Comp的输出POR由低变高,释放上电复位电压,如果Vdd在上升阶段有其它干扰,比如噪声,来自板级上的串扰等,导致其分压的A点电压在vref电压附近来回抖动,经过比较器后,就会在复位端产生不期望看到的复位脉冲,从而引起芯片内部电路紊乱,输出错误数据。
目前,业界出了许多提高POR抗干扰能力的方案,这些方案虽然能到达一定的效果,但是不足之处是电路结构比较复杂,常常还需要用到运算放大器等电路,功耗较大,且还需要考虑零极点和启动电路。
发明内容
本发明所要解决的技术问题是,提供一种防电源抖动的上电复位POR电路,能够很好的对上电过程中Vdd的异常抖动进行有效滤除,并可有效的控制期望得到的复位时间。
本发明解决所述技术问题采用的技术方案是,防电源抖动的上电复位电路,其特征在于,包括上电触发电路,第三PMOS管、抗干扰延迟电路和计数器电路;
所述上电触发电路包括:
第一NMOS管,其栅极和漏极接高电平端Vdd;
第一PMOS管,其栅极接地,源极接第一NMOS管的源极,漏极接第一参考点A;
第二NMOS管,其栅极和漏极接第一参考点A,源极接地;
第二PMOS管,其栅极接第一参考点A,源极接高电平端Vdd,漏极接第二参考点B,漏极还通过一个电阻接地;
第三PMOS管的源极接高电平端Vdd,漏极接第二参考点B,漏极还通过第一电容C1接地;
所述抗干扰延迟电路包括一个与非门,与非门的输出端接第三PMOS管的栅极,与非门的第一输入端接第二参考点B,第二输入端通过X个串联的反相器接第二参考点B,X为大于1的偶数;
与非门的输出端通过一个反相器接计数器的EN端,计数器的输出端作为上电复位电路的输出端,同时连接到一个或非门的一个输入端,或非门的另一个输入端接振荡器,或非门的输出端接计数器的计数脉冲输入端。
进一步的,所述与非门的第二输入端通过4个串联的反相器接第二参考点B,相邻两个反相器之间的连接点通过电容接地。
本发明的防电源抖动的上电复位POR电路,解决了在芯片上电过程中,如果电源电压vdd不纯净,噪声及其他干扰过大,从而引起芯片的上电复位信号POR进行反复复位,造成内部逻辑信号紊乱的问题,并且可通过设计counter的计数时间,保证了内部电路的复位时间,提高了电路的可靠性。
附图说明
图1是现有技术的示意图。
图2是本发明的实施例电路图。
具体实施方式
本发明的防电源抖动的上电复位电路(POR),见图2,包含上电触发电路(100),反馈迟滞电路PMOS管P3,抗干扰延迟电路(200),计数器counter。其中上电触发电路(100),在电源电压vdd上升到设定点时,产生电压检测信号B,经过抗干扰延迟电路(200)后,传输到反相器inv5,然后再经过inv5传输到计数器counter,控制计数器的使能开关EN,最后经过设定的counter周期时间,得到最终的POR信号,供给芯片需要复位的功能模块,各个电路的节点电压和逻辑电平等进行复位,让其处于确定的值,避免未知的状态造成系统紊乱。
实施例
参见图2。
本实施例包括上电触发电路(100),第三PMOS管(P3)、抗干扰延迟电路(200)和计数器电路;
所述上电触发电路(100)包括:
第一NMOS管(N1),其栅极和漏极接高电平端Vdd;
第一PMOS管(P1),其栅极接地,源极接第一NMOS管(N1)的源极,漏极接第一参考点A;
第二NMOS管(N2),其栅极和漏极接第一参考点A,源极接地;
第二PMOS管(P2),其栅极接第一参考点A,源极接高电平端Vdd,漏极接第二参考点B,漏极还通过一个电阻接地;
第三PMOS管(P3)的源极接高电平端Vdd,漏极接第二参考点B,漏极还通过第一电容C1接地;
所述抗干扰延迟电路(200)包括一个与非门,与非门的输出端接第三PMOS管(P3)的栅极,与非门的第一输入端接第二参考点B,第二输入端通过4个串联的反相器接第二参考点B;
与非门的输出端通过反相器INV5接计数器的EN端,计数器的输出端作为上电复位电路的输出端,同时连接到或非门NOR2的一个输入端,或非门NOR2的另一个输入端接振荡器,或非门的输出端接计数器的计数脉冲输入端。
与非门的第二输入端通过4个串联的反相器inv1、inv2、inv3、inv4接第二参考点B,相邻两个反相器之间的连接点通过电容接地。
芯片在Vdd上电过程中,当vdd未达到第二PMOS管P2的阈值电压时,第二PMOS管P2管关断,此时第二参考点B(简称B点)电压由电阻R下拉到地,从而C点(第三PMOS管P3的栅端)电平为高,第三PMOS管P3关断,计数器counter的EN端经过第五反相器inv5反相后为低电平,从而POR也被使能到低电平。
当Vdd上升到第一NMOS管N1的阈值电压时,第一NMOS管N1开启,然后vdd继续上升到第一PMOS管P1管的阈值电压,第一PMOS管P1开启,此时,第一参考点A(简称A点)的电压开始跟随vdd上升,当A点电压上升到超过N2的阈值电压时,第二NMOS管N2导通,此时第一NMOS管N1、第一PMOS管P1和第二NMOS管N2形成分压电路,并且第二NMOS管N2的导通电阻相对较低,所以A点电压和vdd的差值在上电过程中被逐渐拉大,直到大于第二PMOS管P2管的开启电压时,B点电压就由低变高,与非门nand2的下输入端经过延迟之后,也将由低变高,延迟时间就是滤除短暂无效的杂散复位脉冲的时间,此时C点电压将由高变低,从而经过第五反相器inv5后,计数器counter的EN信号由低变高,计数器开始正常工作,CP端接受来自振荡器OSC的振荡信号,进行计数,当计数到设定值时,POR由低变高,完成复位释放,此时后级芯片才能进入正常工作模式,同时由于POR变高,反馈到nor2的输入端,将切断振荡器OSC的输入,使得POR信号维持在高电平不变。
在vdd掉电时,由于上电完成后C点电压为低,第三PMOS管P3管处于开启状态,此时相当于第二PMOS管P2和第三PMOS管P3并联,管子驱动变得更强,所以vdd只有下降到比上电时更低的电压,第二PMOS管P2管才会关断,B点电压才会降低,从而C点变高,EN变低,复位信号POR变低,又将给后级电路提供复位。
Claims (2)
1.防电源抖动的上电复位电路,其特征在于,包括上电触发电路(100),第三PMOS管(P3)、抗干扰延迟电路(200)和计数器电路;
所述上电触发电路(100)包括:
第一NMOS管(N1),其栅极和漏极接高电平端Vdd;
第一PMOS管(P1),其栅极接地,源极接第一NMOS管(N1)的源极,漏极接第一参考点A;
第二NMOS管(N2),其栅极和漏极接第一参考点A,源极接地;
第二PMOS管(P2),其栅极接第一参考点A,源极接高电平端Vdd,漏极接第二参考点B,漏极还通过一个电阻接地;
第三PMOS管(P3)的源极接高电平端Vdd,漏极接第二参考点B,漏极还通过第一电容C1接地;
所述抗干扰延迟电路(200)包括一个与非门,与非门的输出端接第三PMOS管(P3)的栅极,与非门的第一输入端接第二参考点B,第二输入端通过X个串联的反相器接第二参考点B,X为大于1的偶数;
与非门的输出端通过一个反相器接计数器的EN端,计数器的输出端作为上电复位电路的输出端,同时连接到一个或非门的一个输入端,或非门的另一个输入端接振荡器,或非门的输出端接计数器的计数脉冲输入端。
2.如权利要求1所述的防电源抖动的上电复位电路,其特征在于,所述与非门的第二输入端通过4个串联的反相器接第二参考点B,相邻两个反相器之间的连接点通过电容接地。
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