CN102571065A - 电平转换电路、显示设备和电子装置 - Google Patents

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Abstract

一种电平转换电路包括电平转换部分和偏压部分。该电平转换部分包括至少第一到第四n型场效应晶体管和第一及第二p型场效应晶体管。所述偏压部分包括第五n型场效应晶体管、包括至少一个电阻元件的电压降部分、以及具有连接到比第一电压高的电压的电压源的电源侧端子的电流源。该偏压部分产生比第一电压高了第一和第二n型场效应晶体管的阈值电压的偏压、或者比第一电压高并且比电阻元件的一端侧的阈值电压低的偏压，并将该偏压提供给电平转换部分中的第一和第二n型场效应晶体管的栅极。

Description

电平转换电路、显示设备和电子装置
技术领域
本公开涉及用于输入信号的电压电平的电平转换的电平转换电路、显示设备和使用其的电子装置。
背景技术
电平转换电路(电平偏移电路)将例如其信号电平是地电势GND的电平和第一电压(低供应电压LVDD)的电平的输入信号转换为比地电势GND和第一电压高的第二电压(高供应电压HVDD)的信号电平。
因为电平转换电路使用高供应电压HVDD，所以需要使用高击穿电压晶体管。现有的电平转换电路(电平偏移器，level shifter)都是通过使用高击穿电压晶体管来配置的。
但是，近年来，随着击穿电压的降低，变得难以向高击穿电压NMOS晶体管的栅极提供足够高的过驱动(overdrive)电压ov，因此迫使电平转换电路具有增加的面积用于性能增强。
在这样的情况下，已经提出了将高于低供应电压LVDD的偏压提供给高击穿电压NMOS晶体管的栅极并通过使用低电压供应电压实行电平转换用于速度提高、面积减小和稳定操作的技术(参见例如日本专利公开No.2006-19815、日本专利公开No.2005-311712和日本专利公开No.2003-101405(下文中分别是专利文件1到3))。
图1是示出专利文件1中公开的电平转换电路的配置的电路图。
图1的电平转换电路具有n型场效应晶体管(NMOS晶体管)NT1到NT7以及p型场效应晶体管(PMOS晶体管)PT1到PT3。
NMOS晶体管NT1、NT2和NT5以及PMOS晶体管PT1到PT3由高击穿电压MOSFET晶体管形成。NMOS晶体管NT3、NT4、NT6和NT7由低击穿电压MOSFET晶体管形成。
电平转换电路1具有被施加了0到5V的输入信号的输入端子T1、低电压(5V)电源端子T2、地端子T3、高电压电源端子T4、通过低电压电源工作的反相器IV1和IV2、用于高电压电源的反相器IV3以及输出端子T5。
在电平转换电路1中，形成偏压电路2的PMOS晶体管PT3的栅极电压被设置为使得其源极-漏极电流保持在3μA。形成偏压电路2的PMOS晶体管PT3和NMOS晶体管NT5的晶体管特性被设置为与PMOS晶体管PT1和NMOS晶体管NT1的特性相同。晶体管NT5的电路和晶体管NT1的电路配置成电流镜电路。
由于此特征，NMOS晶体管NT1的源极电压与NMOS晶体管NT5的源极电压相同并保持在5V。这也适用于PMOS晶体管PT2和NMOS晶体管NT2的电路。
NMOS晶体管NT3和NT4的漏极电压等于或低于低电压电源端子T2的电压。结果，即使当低电压电源端子T2的电压降低时，也允许大的电流流动作为NMOS晶体管NT3和NT4的源极-漏极电流，并且使得能够由较低输入信号进行驱动。
图2是示出专利文件2中公开的电平转换电路的配置的电路图。
为了容易理解，图2的电平转换电路1A中与图1中相同的构成部分由相同的符号表示。
在图2的电平转换电路1A中，在偏压电路2A中流动的电流由通过反相器IV6反相来自外部的控制信号ENX而获得的控制信号EN来控制。
图3是示出专利文件3中公开的电平转换电路的配置的电路图。
为了容易理解，图3的电平转换电路1B中与图1和图2中相同的构成部分由相同的符号表示。
在图3的电平转换电路1B中，偏压电路(中间电压产生电路)2B被形成为源极跟随器电路，并用PMOS晶体管PT8和电阻器R2来配置。
发明内容
在图1到图3所示的所有技术中，在电平偏移操作中可以防止与供应电压的降低相关联的操作速度的降低。
但是，出现诸如功耗增加、添加控制信号和面积增加的问题。这些问题的起因是在这些技术中都不能恰当地设计提供给电平转换部分(电平偏移部分)的偏压。
在图1的电平转换电路中，在除了电平偏移操作的时段之外的时段中也有稳定的电流流动。即，图1的电平转换电路1被配置为以功耗降低为代价设计的电路。
在图2的电平转换电路1A中，尽管当电路未通过控制信号而操作时没有稳定的电流流动，但是用于控制的电路和信号是必需的。
此外，当另一电平转换部分接通时，在不工作的电平转换部分中也有稳定的电流流动。
在图3的电平转换电路1B中，可以向使用的电平转换部分给出合理的偏压。此外，可以防止在电路不工作时以及在另一电平转换部分接通时的稳定电流的流动。
但是，图3的电平转换电路1B具有几个问题。
具体地，例如，需要考虑高电压侧电源的设置电压中的变化以及在使用电压作为偏压电路中的源极跟随器的PMOS晶体管PT8的电压和用于电平转换部分的NMOS晶体管之间的工艺变化。
为了解决这些问题，迫使电平转换电路具有增加的面积。
期望提供可以防止电路配置的复杂性的增加、功耗的增加和特性的降低并被允许实现布局面积的减小的电平转换电路、显示设备和使用其的电子装置的技术。
根据本公开的实施例，提供了一种电平转换电路，包括：至少一个电平转换部分，被配置为接收偏压的供应并将其信号电平是参考电压和第一电压的电平的输入信号转换成比该参考电压和第一电压高的第二电压的信号电平；以及偏压部分，被配置为产生所述偏压并将所述偏压提供给电平转换部分。该电平转换部分包括至少第一n型场效应晶体管、第二n型场效应晶体管、第三n型场效应晶体管、第四n型场效应晶体管、第一p型场效应晶体管和第二p型场效应晶体管。第一n型场效应晶体管的漏极连接到第一p型场效应晶体管的漏极和第二p型场效应晶体管的栅极，以及第一n型场效应晶体管具有连接到第三n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极。第二n型场效应晶体管的漏极连接到第二p型场效应晶体管的漏极和第一p型场效应晶体管的栅极，并且第二n型场效应晶体管具有连接到第四n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极。第一p型场效应晶体管的源极和第二p型场效应晶体管的源极连接到第二电压源。第三n型场效应晶体管的源极和第四n型场效应晶体管的源极连接到参考电压源。以互补方式取参考电压电平和第一电压电平的输入信号被提供给第三n型场效应晶体管的栅极和第四n型场效应晶体管的栅极。所述偏压部分包括第五n型场效应晶体管、包括至少一个电阻元件的电压降部分、以及具有连接到比第一电压高的电压的电压源的电源侧端子的电流源。第五n型场效应晶体管具有连接到第一电压源的源极以及具有连接到该电阻元件的一端的漏极。所述电阻元件的另一端连接到电流源的电流供应端子侧。所述第五n型场效应晶体管的栅极连接到电阻元件的另一端侧。所述偏压部分在电阻元件的一端侧产生比第一电压高了第一n型场效应晶体管和第二n型场效应晶体管的阈值电压的偏压、或者比第一电压高并且比阈值电压低的偏压，并将该偏压提供给电平转换部分中的第一n型场效应晶体管的栅极和第二n型场效应晶体管的栅极。
根据本公开的另一实施例，提供了一种显示设备，包括：显示部分，被配置为具有按矩阵方式布置的显示单元；以及信号线驱动电路，被配置为包括电平转换电路，该电平转换电路将输入信号转换为取决于驱动电平的电平，并且该信号线驱动电路被配置为由通过使用电平转换后的信号所产生的驱动信号来驱动连接到显示单元的信号线。该信号线驱动电路中的电平转换电路包括至少一个电平转换部分，接收偏压的供应，并将其信号电平是参考电压和第一电压的电平的输入信号转换成比该参考电压和第一电压高的第二电压的信号电平；以及偏压部分，产生所述偏压并将所述偏压提供给电平转换部分。该电平转换部分包括至少第一n型场效应晶体管、第二n型场效应晶体管、第三n型场效应晶体管、第四n型场效应晶体管、第一p型场效应晶体管和第二p型场效应晶体管。第一n型场效应晶体管的漏极连接到第一p型场效应晶体管的漏极和第二p型场效应晶体管的栅极，以及第一n型场效应晶体管具有连接到第三n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极。第二n型场效应晶体管的漏极连接到第二p型场效应晶体管的漏极和第一p型场效应晶体管的栅极，并且第二n型场效应晶体管具有连接到第四n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极。第一p型场效应晶体管的源极和第二p型场效应晶体管的源极连接到第二电压源。第三n型场效应晶体管的源极和第四n型场效应晶体管的源极连接到参考电压源。以互补方式取参考电压电平和第一电压电平的输入信号被提供给第三n型场效应晶体管的栅极和第四n型场效应晶体管的栅极。所述偏压部分包括第五n型场效应晶体管、包括至少一个电阻元件的电压降部分、以及具有连接到比第一电压高的电压的电压源的电源侧端子的电流源。第五n型场效应晶体管具有连接到第一电压源的源极以及具有连接到该电阻元件的一端的漏极。所述电阻元件的另一端连接到电流源的电流供应端子侧。所述第五n型场效应晶体管的栅极连接到电阻元件的另一端侧。所述偏压部分在电阻元件的一端侧产生比第一电压高了第一n型场效应晶体管和第二n型场效应晶体管的阈值电压的偏压、或者比第一电压高并且比阈值电压低的偏压，并将该偏压提供给电平转换部分中的第一n型场效应晶体管的栅极和第二n型场效应晶体管的栅极。
根据本公开的另一实施例，提供了一种具有显示设备的电子装置。该显示设备包括：显示部分，被配置为具有按矩阵方式布置的显示单元；以及信号线驱动电路，被配置为包括电平转换电路，该电平转换电路将输入信号转换为取决于驱动电平的电平，并且该信号线驱动电路被配置为由通过使用电平转换后的信号所产生的驱动信号来驱动连接到显示单元的信号线。该信号线驱动电路中的电平转换电路包括至少一个电平转换部分，接收偏压的供应，并将其信号电平是参考电压和第一电压的电平的输入信号转换成比该参考电压和第一电压高的第二电压的信号电平；以及偏压部分，产生所述偏压并将所述偏压提供给电平转换部分。该电平转换部分包括至少第一n型场效应晶体管、第二n型场效应晶体管、第三n型场效应晶体管、第四n型场效应晶体管、第一p型场效应晶体管和第二p型场效应晶体管。第一n型场效应晶体管的漏极连接到第一p型场效应晶体管的漏极和第二p型场效应晶体管的栅极，以及第一n型场效应晶体管具有连接到第三n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极。第二n型场效应晶体管的漏极连接到第二p型场效应晶体管的漏极和第一p型场效应晶体管的栅极，并且第二n型场效应晶体管具有连接到第四n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极。第一p型场效应晶体管的源极和第二p型场效应晶体管的源极连接到第二电压源。第三n型场效应晶体管的源极和第四n型场效应晶体管的源极连接到参考电压源。以互补方式取参考电压电平和第一电压电平的输入信号被提供给第三n型场效应晶体管的栅极和第四n型场效应晶体管的栅极。所述偏压部分包括第五n型场效应晶体管、包括至少一个电阻元件的电压降部分、以及具有连接到比第一电压高的电压的电压源的电源侧端子的电流源。第五n型场效应晶体管具有连接到第一电压源的源极以及具有连接到该电阻元件的一端的漏极。所述电阻元件的另一端连接到电流源的电流供应端子侧。所述第五n型场效应晶体管的栅极连接到电阻元件的另一端侧。所述偏压部分在电阻元件的一端侧产生比第一电压高了第一n型场效应晶体管和第二n型场效应晶体管的阈值电压的偏压、或者比第一电压高并且比阈值电压低的偏压，并将该偏压提供给电平转换部分中的第一n型场效应晶体管的栅极和第二n型场效应晶体管的栅极。
本公开的实施例可以防止电路配置的复杂性的增加、功耗的增加以及特性的降低，并被允许实现布局面积的减小。
附图说明
图1是示出专利文件1中公开的电平转换电路的配置的电路图；
图2是示出专利文件2中公开的电平转换电路的配置的电路图；
图3是示出专利文件3中公开的电平转换电路的配置的电路图；
图4是示出根据本公开的第一实施例的电平转换电路的配置例子的电路图；
图5是示出根据本公开的第二实施例的电平转换电路的配置例子的电路图；
图6是示出根据本公开的第三实施例的电平转换电路的配置例子的电路图；
图7是示出根据本公开的第四实施例的电平转换电路的配置例子的电路图；
图8是示出根据本公开的第五实施例的电平转换电路的配置例子的电路图；
图9是示出根据本公开的第六实施例的电平转换电路的配置例子的电路图；
图10是示出根据本公开的第七实施例的电平转换电路的配置例子的电路图；
图11是示出根据本公开的实施例的显示设备的配置例子的图；
图12是示出液晶显示设备的有效显示部分的配置例子的电路图；
图13是示出根据实施例的信号线驱动电路的配置例子的框图；
图14是示出实施例应用于的电视的透视图；
图15A和15B是示出实施例应用于的数码相机的透视图；
图16是示出实施例应用于的笔记本型个人计算机的透视图；
图17是示出实施例应用于的摄像机的透视图；以及
图18A-18G是示出实施例应用于的便携式终端设备、具体地例如蜂窝电话的图。
具体实施方式
以下将结合附图详细描述本公开的实施例。
描述顺序如下。
1.第一实施例(电平转换电路的第一配置例子)
2.第二实施例(电平转换电路的第二配置例子)
3.第三实施例(电平转换电路的第三配置例子)
4.第四实施例(电平转换电路的第四配置例子)
5.第五实施例(电平转换电路的第五配置例子)
6.第六实施例(电平转换电路的第六配置例子)
7.第七实施例(电平转换电路的第七配置例子)
8.显示设备的配置例子
9.信号线驱动电路的配置例子
10.电子装置的配置例子
<1.第一实施例>
图4是示出根据本公开的第一实施例的电平转换电路的配置例子的电路图。
如图4所示，根据第一实施例的电平转换电路10包括电平转换部分(电平偏移器部分)11和偏压部分12。在图4中，数字20表示信号电源。
电平转换部分11通过由偏压部分12接收偏压NB的供应，将其信号电平是参考电压和来自信号电源20的第一电压的电平的输入信号SIN转换为比参考电压和第一电压高的第二电压的信号电平，并输出转换的信号电平。
在本实施例中，作为一个例子，参考电压是地电势GND(0V)。第一电压是低供应电压LVDD，例如1.8V。第二电压是高供应电压HVDD，例如18V。
在图4中，参考电压源(地电势源)由数字13表示。第一电压源(低供应电压源)由数字14表示。第二电压源(高供应电压源)由数字15表示。
“高击穿电压”指n型和p型场效应晶体管即使通过高电压(在本例子中大约18V)也可以发挥其功能而不影响其栅极绝缘膜的这种特性。
“低击穿电压”指n型和p型场效应晶体管可以通过低电压(在本例子中大约1.8V)发挥其功能而不影响其栅极绝缘膜的这种特性。
电平转换部分11具有第一NMOS晶体管NT11、第二NMOS晶体管NT12、第三NMOS晶体管NT13和第四NMOS晶体管NT14。
电平转换部分11具有第一PMOS晶体管PT11、第二PMOS晶体管PT12、第三PMOS晶体管PT13和第四PMOS晶体管PT14。
电平转换部分11具有反相器INV11和INV12、输入端子TI11和输出端子TO11和TO12。
在这些构成元件中，第一NMOS晶体管NT11、第二NMOS晶体管NT12、第一PMOS晶体管PT11和第二PMOS晶体管PT12由高击穿电压MOS晶体管形成。
第三NMOS晶体管NT13、第四NMOS晶体管NT14、第三PMOS晶体管PT13和第四PMOS晶体管PT14由低击穿电压MOS晶体管形成。
反相器INV11和INV12被配置为用于低供应电压操作的反相器。
尽管在本例子中示出了其中提供了两个输出端子TO11和TO12的配置，但是也可以采用其中提供它们中的任意一个作为输出端子的配置。
第一NMOS晶体管NT11等同于第一n型场效应晶体管，并且第二NMOS晶体管NT12等同于第二n型场效应晶体管。
第三NMOS晶体管NT13等同于第三n型场效应晶体管，并且第四NMOS晶体管NT14等同于第四n型场效应晶体管。
第一PMOS晶体管PT11等同于第一p型场效应晶体管，并且第二PMOS晶体管PT12等同于第二p型场效应晶体管。
第三PMOS晶体管PT13等同于第三p型场效应晶体管，并且第四PMOS晶体管PT14等同于第四p型场效应晶体管。
在电平转换部分11中，第一NMOS晶体管NT11的漏极连接到第一PMOS晶体管PT11的漏极和第二PMOS晶体管PT12的栅极，并且该连接节点形成节点ND11。节点ND11连接到输出端子TO11。
第一NMOS晶体管NT11的源极连接到第三NMOS晶体管NT13的漏极和第三PMOS晶体管PT13的漏极，并且栅极连接到偏压NB(偏压部分12)的供应源。
第二NMOS晶体管NT12的漏极连接到第二PMOS晶体管PT12的漏极和第一PMOS晶体管PT11的栅极，并且该连接节点形成节点ND12。该节点ND12连接到输出端子TO12。
第二NMOS晶体管NT12的源极连接到第四NMOS晶体管NT14的漏极和第四PMOS晶体管PT14的漏极，并且该栅极连接到偏压NB(偏压部分12)的供应源。
第一PMOS晶体管PT11的源极和后栅极(back gate)以及第二PMOS晶体管PT12的源极和后栅极连接到第二电压源(高供应电压源)15。
第三PMOS晶体管PT13的源极和后栅极以及第四PMOS晶体管PT14的源极和后栅极连接到第一电压源(低供应电压源)14。
第三NMOS晶体管NT13的源极和后栅极以及第四NMOS晶体管NT14的源极和后栅极连接到参考电压源(地电势源)13。
第一NMOS晶体管NT11的后栅极以及第二NMOS晶体管NT12的后栅极连接到参考电压源(地电势源)13。
反相器INV11的输入端子连接到信号的输入端子TI11，并且输出端子连接到第三PMOS晶体管PT13的栅极、第三NMOS晶体管NT13的栅极和反相器INV12的输入端子。
反相器INV12的输出端子连接到第四PMOS晶体管PT14的栅极和第四NMOS晶体管NT14的栅极。
基于此配置，通过反相器INV11反相来自信号源20的其信号电平是参考电压和第一电压的电平的输入信号SIN获得的信号被提供给第三PMOS晶体管PT13的栅极和第三NMOS晶体管NT13的栅极。
通过进一步由反相器INV12反相来自反相器INV11的反相的信号而获得的信号被提供给第四PMOS晶体管PT14的栅极和第四NMOS晶体管NT14的栅极。
即，以互补方式取GND和LVDD电平的信号被提供给第三PMOS晶体管PT13和第三NMOS晶体管NT13的栅极以及第四PMOS晶体管PT14和第四NMOS晶体管NT14的栅极。
偏压部分12产生用于电平转换部分11的电平转换处理的偏压NB，并将该偏压NB提供供给电平转换部分11中的第一NMOS晶体管NT11和第二NMOS晶体管NT12的栅极。
偏压部分12包括第五NMOS晶体管NT15、形成电压降部分16的电阻元件R11、以及其电源侧端子TV连接到第二电压源15的电流源I11。
第五NMOS晶体管NT15等同于第五n型场效应晶体管。
电流源I11连接到的电压源不限于第二电压源，并且电流源I11可以连接到任意的电压源，只要其是例如具有比第一电压高出若干电压的电压的电压源即可。
第五NMOS晶体管NT15的源极连接到第一电压源(低供应电压源)14。漏极连接到电阻元件R11的一端，并且该连接节点形成偏压NB的供电接点(供应源)ND13。
电阻元件R11的另一端连接到电流源I11的电流供应端子TS，并且该连接节点形成节点ND14。
第五NMOS晶体管NT15的栅极连接到节点ND14，其在电阻元件R11的另一端侧上。
具有这样的配置的偏压部分12在节点ND13处产生比第一电压LVDD高了第一NMOS晶体管NT11和第二NMOS晶体管NT12的阈值电压Vth的偏压NB，节点ND13在电阻元件R11的一端侧上。
此外，偏压部分12在节点ND13处产生比第一电压LVDD高并且比上述电压低的偏压NB，该上述电压比第一电压LVDD高了第一NMOS晶体管NT11和第二NMOS晶体管NT12的阈值电压Vth的，节点ND13在电阻元件R11的一端侧。
偏压部分12通过致使电流流向第五NMOS晶体管NT15的漏极以流经电阻元件R11由此降低电压来产生偏压NB。
作为该偏压的供应源的节点ND13连接到电平转换部分11中的第一NMOS晶体管NT11的栅极和第二NMOS晶体管NT12的栅极。
作为高击穿电压晶体管的第一NMOS晶体管NT11、第二NMOS晶体管NT12和第五NMOS晶体管NT15的阈值电压Vth是大约1V。
如上所述，在本实施例中，偏压部分12产生比数字电路的供应电压LVDD(例如1.8V)高了近似高击穿电压NMOS晶体管的阈值电压Vth的偏压NB(NB≈LVDD+Vth)。此外，偏压部分12将产生的偏压电势NB提供给电平转换部分11中的第一NMOS晶体管NT11的栅极和第二NMOS晶体管NT12的栅极。
如果利用像现有技术那样的二极管配置原样输出该电势，则偏压输出电压是{LVDD+Vth+ov}。ov表示过驱动电压，其取决于作为晶体管特性的晶体管尺寸和电流量。
由于在偏压部分中产生的此过驱动电压ov，当在电平转换部分11中的NMOS晶体管NT11和NT12处于截止状态时，过驱动电压ov在这些晶体管处也升高，使得取决于尺寸和过驱动电压ov的电流流动。
或者，需要准备控制信号以偏移偏压点，使得当晶体管未被使用时可以防止它们工作。
相反，在本实施例中，电压通过电阻元件R11而降低，由此减去过驱动电压ov而得到的电压可以被提供给电平转换部分11。
关系表达式如下：
LVDD+Vth+ov-IR≈LVDD+Vth
以此方式，电压因此经历了IR降，以至于产生的过驱动电压ov被消除。I表示电流源I11的电流，R表示电阻元件R11的电阻。
具体地，参数被设计以便满足关系ov＜IR。
由于此特征，当电平转换部分11中的NMOS晶体管NT11和NT12处于截止状态时，等于或低于阈值电压的电压可以被施加到这些晶体管，使得在正常状态下没有电流流动。
以下将关注电平转换部分的操作来描述根据第一实施例的电平转换电路10的操作。
首先，将描述其中提供给输入端子TI11的输入信号SIN处于低(L)电平(地电平0V)的情况。
输入信号SIN被反相器INV11反相并被提供给第三PMOS晶体管PT13的栅极和第三NMOS晶体管NT13的栅极作为处于高(H)电平(LVDD)的信号。
这将第三PMOS晶体管PT13设置为不导电状态，并将第三NMOS晶体管NT13设置为导电状态。结果，第一NMOS晶体管NT11的源极S11经由第三NMOS晶体管NT13电连接到参考电压源13，并且偏移到L电平(0V)。
此时，被设置为满足关系LVDD＜NB≤(LVDD+Vth)的偏压NB从偏压部分12被提供到第一NMOS晶体管NT11的栅极。该偏压NB经历跨过作为偏压部分12中的电压降部分的电阻元件R11的IR降，使得由于晶体管产生的过驱动电压ov可以被消除。因此，这样提供偏压NB使得抵消过驱动电压ov的影响。
在此情况下，第一NMOS晶体管NT11的栅极-源极电压VGS高于阈值电压Vth，因此第一NMOS晶体管NT11被设置为导电状态。因而，节点ND11偏移到L电平(0V)。
由此，处于地电平的输入信号SIN从输出端子TO11输出，其地电平被保持。
从反相器INV11的反相而上升的H-电平信号被反相器INV12反相，并被提供给第四PMOS晶体管PT14的栅极和第四NMOS晶体管NT14的栅极作为L-电平信号。
这将第四PMOS晶体管PT14设置为导电状态，并将第四NMOS晶体管NT14设置为不导电状态。结果，第二NMOS晶体管NT12的源极S12经由第四PMOS晶体管PT14电连接到第一电压源(低供应电压LVDD的源)并偏移到H电平(LVDD)。
此时，被设置为满足关系LVDD＜NB≤(LVDD+Vth)的偏压NB从偏压部分12提供到第二NMOS晶体管NT12的栅极。该偏压NB经历跨过作为偏压部分12中的电压降部分的电阻元件R11的IR降，使得由于晶体管产生的过驱动电压ov可以被消除。因此，这样提供偏压NB使得抵消过驱动电压ov的影响。
在此情况下，第二NMOS晶体管NT12的栅极-源极电压VGS低于阈值电压Vth，因此第二NMOS晶体管NT12被设置为不导电状态。
与节点ND11到L电平的转变相关地，第二PMOS晶体管PT12被设置为导电状态，并且节点ND12电连接到第二电压源(高供应电压HVDD的源)，并且偏移到第二电压电平(HVDD电平)。
由此，处于地电平的输入信号SIN被转换为第二电压电平并从输出端子TO12输出。
此外，与节点ND12到第二电压电平(HVDD电平)的转变相关地，第一PMOS晶体管PT11被设置为不导电状态，并且节点ND11稳定保持在地电平。
结果，第二PMOS晶体管PT12稳定保持在导电状态，并且输出节点ND12稳定保持在第二电压电平(HVDD电平)。
接下来，将描述其中被提供给输入端子TI11的输入信号SIN处于H电平(LVDD电平)的情况。
输入信号SIN被反相器INV11反相并被提供给第三PMOS晶体管PT13的栅极和第三NMOS晶体管NT13的栅极作为处于L电平(地电平)的信号。
这将第三PMOS晶体管PT13设置为导电状态，并将第三NMOS晶体管NT13设置为不导电状态。结果，第一NMOS晶体管NT11的源极S11经由第三PMOS晶体管PT13电连接到第一电压源(低供应电压LVDD的源)14，并且偏移到H电平(LVDD电平)。
此时，被设置为满足关系LVDD＜NB≤(LVDD+Vth)的偏压NB从偏压部分12提供到第一NMOS晶体管NT11的栅极。该偏压NB经历跨过作为偏压部分12中的电压降部分的电阻元件R11的IR降，使得由于晶体管产生的过驱动电压ov可以被消除。因此，这样提供偏压NB使得抵消过驱动电压ov的影响。
在此情况下，第一NMOS晶体管NT11的栅极-源极电压VGS低于阈值电压Vth，因此第一NMOS晶体管NT11被设置为不导电状态。
从反相器INV11的反相而上升的L-电平信号被反相器INV12反相，并被提供给第四PMOS晶体管PT14的栅极和第四NMOS晶体管NT14的栅极作为H-电平信号。
这将第四PMOS晶体管PT14设置为不导电状态，并将第四NMOS晶体管NT14设置为导电状态。结果，第二NMOS晶体管NT12的源极S12经由第四NMOS晶体管NT14电连接到参考电压源(地电势)13并偏移到L电平(地电平)。
此时，被设置为满足关系LVDD＜NB≤(LVDD+Vth)的偏压NB从偏压部分12被提供到第二NMOS晶体管NT12的栅极。该偏压NB经历跨过作为偏压部分12中的电压降部分的电阻元件R11的IR降，使得由于晶体管产生的过驱动电压ov可以被消除。因此，这样提供偏压NB使得抵消过驱动电压ov的影响。
在此情况下，第二NMOS晶体管NT12的栅极-源极电压VGS高于阈值电压Vth，因此第二NMOS晶体管NT12被设置为导电状态。因而，节点ND12偏移到L电平(地电平0V)。
由此，处于第一电压电平(LVDD电平，H电平)的输入信号SIN被转换为地电平并从输出端子TO12输出。
与节点ND12到L电平的偏移相关地，第一PMOS晶体管PT11被设置为导电状态，并且节点ND11电连接到第二电压源(高供应电压HVDD的源)15，并且偏移到第二电压电平(HVDD电平)。
由此，处于LVDD电平(H电平)的输入信号SIN被转换为第二电压电平(HVDD电平)并从输出端子TO11输出。
此外，与节点ND11到第二电压电平(HVDD电平)的偏移相关地，第二PMOS晶体管PT12稳定保持在不导电状态，并且输出节点ND12稳定保持在L电平(地电平0V)。
如上所述，在第一实施例中，偏压NB经历跨过作为偏压部分12中的电压降部分的电阻元件R11的IR降，使得由于晶体管产生的过驱动电压ov可以被消除。因此，这样提供偏压NB使得抵消过驱动电压ov的影响。
从而，不受过驱动电压ov影响并且满足关系LVDD＜NB≤(LVDD+Vth)的偏压NB可以被提供给第一NMOS晶体管NT11和第二NMOS晶体管NT12的栅极。
此外，在根据第一实施例的电平转换电路10中，当输入信号SIN的极性被反相时，可以使得有大电流流动，并且不流动稳定电流。因此，在除了电平偏移操作的时段之外的时段中电流不流动，使得可以降低功耗。
另外，因为稳定电流不流动，所以不需要过多的控制信号，并且不需要仅在操作时工作的控制电路和信号。
此外，当另一电平转换部分开启时，能够防止在不工作的电平转换部分中的稳定电流的流动。
此外，因为不使用源极跟随器电路等，所以不需要考虑高电压侧电源的设置电压的变化以及偏压部分中的晶体管和在电平转换部分中使用的NMOS晶体管NT11和NT12之间的工艺变化。
结果，可以防止布局面积的增加，因此可以实现布局面积的减小。
<2.第二实施例>
图5是示出根据本公开的第二实施例的电平转换电路的配置例子的电路图。
根据第二实施例的电平转换电路10A与根据第一实施例的电平转换电路10不同在于，电压降部分16A由串联连接的多个电阻元件R11到R14组成。
节点ND13到ND16由电阻元件R11的一端侧和第五NMOS晶体管NT15的漏极之间的连接节点以及串联连接的电阻元件R11到R14之中的连接节点形成。
节点ND13由电阻元件R11的一端和第五NMOS晶体管NT15的漏极之间的连接节点形成。节点ND14由电阻元件R11的另一端和电阻元件E12的一端之间的连接节点形成。节点ND15由电阻元件R12的另一端和电阻元件R13的一端之间的连接节点形成。节点ND16由电阻元件R13的另一端和电阻元件R14的一端之间的连接节点形成。电阻元件R14的另一端连接到电流源I11和第五NMOS晶体管NT15的栅极。
这些节点ND13到ND16之一可以被用作通过电阻分压获得的偏压NB的输出节点。
在图5的例子中，由电阻元件R12的另一端和电阻元件R13的一端之间的连接节点形成的节点ND15被用作输出节点。
在第二实施例中，其他的配置与上述第一实施例中的相同。
第二实施例可以实现与上述第一实施例相同的有益效果。
<3.第三实施例>
图6是示出根据本公开的第三实施例的电平转换电路的配置例子的电路图。
根据第三实施例的电平转换电路10B在以下方面不同于根据第二实施例的电平转换电路10A。
在电平转换电路10B中，节点ND13到ND16的输出被提取为偏压NB11、B12、NB13和NB14，并且这些电压的供应线连接到选择器SEL11使得可以因此选择电压。
由选择器SEL11选择的偏压NB11、B12、NB13和NB14之一被提供给电平转换电路11B中的第一NMOS晶体管NT11和第二NMOS晶体管NT12的栅极。
在第三实施例中，其他配置与上述第二实施例中的相同。
第三实施例可以实现与上述第一和第二实施例相同的有益效果，并且可以实现向电平转换部分提供最优偏压。
<4.第四实施例>
图7是示出根据本公开的第四实施例的电平转换电路的配置例子的电路图。
根据第四实施例的电平转换电路10C与根据第三实施例的电平转换电路10B不同在于，缓冲器BF11被布置在选择器SEL11的输出侧上。
在第四实施例中，其他配置与上述第三实施例中的相同。
第四实施例可以实现与上述第三实施例相同的有益效果。
<5.第五实施例>
图8是示出根据本公开的第五实施例的电平转换电路的配置例子的电路图。
根据第五实施例的电平转换电路10D与根据第一实施例的电平转换电路10不同在于，在电平转换部分11D中省略了第三PMOS晶体管PT13和第四PMOS晶体管PT14。
在第五实施例中，其他配置与上述第一实施例中的相同。
第五实施例可以实现与上述第一实施例相同的有益效果。
<6.第六实施例>
图9是示出根据本公开的第六实施例的电平转换电路的配置例子的电路图。
根据第六实施例的电平转换电路10E与根据第一实施例的电平转换电路10不同在于，第五PMOS晶体管PT15和第六PMOS晶体管PT16被添加在电平转换部分11E中。
第五PMOS晶体管PT15的漏极连接到第一NMOS晶体管NT11的漏极，并且该连接节点形成节点ND11。第五PMOS晶体管PT15的源极连接到第一PMOS晶体管PT11的漏极，并且后栅极连接到第二电压源(高供应电压HVDD的源)15。
第六PMOS晶体管PT16的漏极连接到第二NMOS晶体管NT12的漏极，并且该连接节点形成节点ND12。第六PMOS晶体管PT16的源极连接到第二PMOS晶体管PT12的漏极，并且后栅极连接到第二电压源(高供应电压HVDD的源)15。
偏压部分(未示出)产生的偏压VB被提供给第五PMOS晶体管PT15的栅极和第六PMOS晶体管PT16的栅极。
布置第五PMOS晶体管PT15和第六PMOS晶体管PT16以便在其栅极处接收偏压VB并调整流到节点ND11和ND12的电流量，使得可以充分地实行电平转换(电平偏移)。
在第六实施例中，其他配置与上述第一实施例中的相同。
第六实施例可以实现与上述第一实施例相同的有益效果，并且可以实现电平转换部分中的最佳电平转换。
<7.第七实施例>
图10是示出根据本公开的第七实施例的电平转换电路的配置例子的电路图。
根据第七实施例的电平转换电路10F与根据第一实施例的电平转换电路不同在于，多个电平转换部分并行连接到来自偏压部分12的偏压NB的供应线。
在第七实施例中，其他配置与上述第五实施例中的相同。
第七实施例可以实现与上述第一和第五实施例相同的有益效果，并且可以在另一电平转换部分接通时防止在不工作的电平转换部分中的稳定电流的流动。
尽管在第七实施例中采用了第五实施例的电平转换部分，但是也能够采用具有另一实施例的配置的电平转换部分。
<8.显示设备的配置例子>
图11是示出根据本公开的实施例的显示设备的配置例子的图。
将通过采取应用于其中液晶单元被用作各个像素的电光元件的有源矩阵液晶显示设备的情况作为例子来描述该配置例子。
如图11所示，该液晶显示设备100具有通过在诸如玻璃基板的透明绝缘基板上以矩阵方式布置包括液晶单元的多个像素而获得的有效显示部分(ACDSP)110。
液晶显示设备100具有用于驱动信号线的信号线驱动电路(水平驱动电路，源极驱动器：HDRV)120。
液晶显示设备100具有驱动用于扫描和选择液晶单元的栅极线(扫描线)的栅极线驱动电路(垂直驱动电路，栅极驱动器：VDRV)130以及数据处理电路(DATAPRC)140。
以下将依次描述本公开的液晶显示设备100中的各个构成元件的配置和功能。
在有效显示部分(下文中简称为显示部分)110中，按矩阵排列包括液晶单元的多个像素。
此外，在显示部分110中，由信号线驱动电路120和栅极线驱动电路130驱动的信号线(数据线)和栅极线(垂直扫描线)以矩阵方式(栅格方式)连线。
图12是示出显示部分110的具体配置的一个例子的图。
在图12中，为了简化该图，示出了三行(第n-1行到第n+1行)和四列(第m-2列到第m+1列)的像素排列作为例子。
参考图12，在显示部分110中，栅极线(垂直扫描线)......、111n-1、111n、111n+1、......和信号线(数据线)......、112m-2、112m-1、112m、112m+1、......以矩阵方式连线。单位像素113被布置在栅极线和信号线的交叉处。
单位像素113具有作为像素晶体管的薄膜晶体管TFT、液晶单元LC和保持电容Cs。
液晶单元LC意味在由薄膜晶体管TFT形成的像素电极(一个电极)和与其相对地形成的对立电极(另一电极)之间产生的电容。
薄膜晶体管TFT的栅极电极连接到栅极线(垂直扫描线)......、111n-1、111n、111n+1、......，并且源极电极连接到信号线......、112m-2、112m-1、112m、112m+1、......。
液晶单元LC的像素电极连接到薄膜晶体管TFT的漏极电极，并且对立电极连接到公共线114。保持电容Cs连接在薄膜晶体管TFT的漏极电极和公共线114之间。
由公共电压供应电路(VCOM电路)150给出预定AC电压作为到公共线114的公共电压Vcom。
每个栅极线(垂直扫描线)......、111n-1、111n、111n+1、......的一端连接到对应行上的图11所示的栅极线驱动电路130的输出端子的相应一个。
栅极线驱动电路130包括例如移位寄存器。其与垂直传送时钟VCK(未示出)同步地依次产生垂直选择脉冲，并将该脉冲给予栅极线(垂直扫描线)......、111n-1、111n、111n+1、......，由此进行垂直扫描。
此外，在显示部分110中，例如，每条信号线......、112m-2、112m-1、112m、112m+1、......的一端连接到对应列上的图11所示的信号线驱动电路120的输出端子的相应一个。
信号线驱动电路120具有将用于驱动偏移到与驱动电平对应的电平的信号线的驱动数据从数字数据转换为取决于灰度电压的模拟数据并将模拟驱动数据放大以产生正极性的信号电压和负极性的信号电压的功能。
此外，信号线驱动电路120具有选择性地将正极性的信号电压和负极性的信号电压提供给彼此相邻的信号线的功能。
数据处理电路140包括将例如从外部输入的并行数据的电平偏移到预定电平的电平偏移器(电平转换部分)。
数据处理电路140包括将电平偏移后的数据从串行数据转换成并行数据用于相位调整和频率降低，并将该并行数据输出到信号线驱动电路120的串行-并行转换器。
以下将具体描述根据本实施例的信号线驱动电路120的配置和功能。
<9.信号线驱动电路的配置例子>
图13是示出根据本公开的信号线驱动电路的配置例子的框图。
图13所示的信号线驱动电路120具有高速接口部分(I/F)121、逻辑电路122和偏压部分123。
信号线驱动电路120具有线缓冲器124、电平偏移器125、选择器126、缓冲器放大器127和寄存器128。
输出缓冲器由缓冲器放大器127配置。
在信号线驱动电路120中，可以使用根据第一到第七实施例的电平转换电路10、10A-10F。
例如，根据第一到第七实施例的电平转换电路中的任一偏压部分12被用作偏压部分123的部分，并且根据第一到第七实施例的电平转换电路中的任一电平转换部分11被用作电平偏移器125。
优选采用像第七实施例那样的其中多个电平转换部分并行连接到一个偏压部分12的配置。
逻辑电路122将通过高速接口部分121输入的串行数据转换成并行数据，并将该转换后的并行数据作为驱动数据提供给线缓冲器124。
逻辑电路122控制缓冲器放大器127的输出级放大器的偏压状态。
偏压部分123在逻辑电路122的控制下选择性地向缓冲器放大器127输出输出级放大器的偏压信号。
线缓冲器124存储从逻辑电路122的串行-并行转换得到并用于驱动信号线的驱动数据。
电平偏移器125将线缓冲器124的数据的电平转换成取决于驱动电平的电平。
线缓冲器124的数据的信号电平是参考电压(地电平)和第一电压(低供应电压LVDD)的电平。
电平偏移器125接收偏压部分123供应的偏压NB以将输入信号电平转换为比参考电压和第一电压高的第二电压(高供应电压HVDD)的电平。
如上所述，在本实施例中，作为一个例子，参考电压是例如地电势GND(0V)。第一电压是低供应电压LVDD，例如1.8V。第二电压是高供应电压HVDD，例如18V。
选择器126包括接收在寄存器128中保持的灰度电压并将驱动数据从数字数据转换为模拟数据的多个数字-模拟转换器(DAC)。
作为输出缓冲器的缓冲器放大器127将从选择器126输出的驱动数据放大并产生正极性的信号电压和负极性的信号电压。
缓冲器放大器127选择性地将正极性的信号电压和负极性的信号电压提供给在液晶面板160上连线并配成对的相邻信号线。
实际上，缓冲器放大器127的信道的数量n是100或更多，并且与这些信道对应的信号线被驱动。
通过采取应用于有源矩阵液晶显示设备的情况作为例子来描述以上实施例。但是，本公开的实施例不限于此。例如，本公开的实施例可以类似地应用于诸如其中电致发光(EL)元件被用作各个像素的电光元件的EL显示设备的其他有源矩阵显示设备。
此外，本公开的实施例还可以类似地应用于无源显示设备。
<10.电子装置的配置例子>
由根据上述实施例的有源矩阵液晶显示设备代表的有源矩阵显示设备可以应用于各件电子装置。
即，有源矩阵显示设备可以应用于将输入到电子装置的视频信号或者在电子装置中产生的视频信号显示为图像或视频的所有领域的电子装置中的显示设备。
电子装置的例子包括数码相机、笔记本型个人计算机、诸如蜂窝电话的便携式终端设备(移动装置)、桌上型个人计算机和摄像机。
以下将描述本实施例应用于的电子装置的一个例子。
图14是是初步实施例的应用于的电视机的透视图。
根据本应用例子的电视机200包括由前面板220、滤光玻璃230等组成的视频显示屏幕部分210，并且通过使用根据本实施例的显示设备作为视频显示屏幕部分210而制造。
图15A和15B是示出本实施例应用于的数码相机的透视图。图15A是从前侧看的透视图，图15B是从后侧看的透视图。
根据本应用例子的数码相机200A包括用于闪光的发光器211、显示部分212、菜单开关213、快门按钮214等，并通过使用根据本实施例的显示设备作为显示部分212而制造。
图16是示出本实施例应用于的笔记本型个人计算机的透视图。
根据本应用例子的笔记本型个人计算机200B包括在其主体221中的在输入字符等时操作的键盘222、显示图像的显示部分223等等，并且通过使用根据本实施例的显示设备作为显示部分223而制造。
图17是示出本实施例应用于的摄像机的透视图。
根据本应用例子的摄像机200C包括主体部分231、布置在前侧并用于物体拍摄的镜头232、关于拍摄的开始/停止开关233、显示部分234等等，并且通过使用根据本实施例的显示设备作为显示部分234而制造。
图18A到18G是本实施例应用于的便携式终端设备，具体地是蜂窝电话。图18A是打开状态的前视图，图18B是打开状态的侧视图。如18C是闭合状态的前视图。图18D是左侧视图，图18E是右侧视图。图18F是顶视图，图18G是底视图。
根据本应用例子的蜂窝电话200D包括上部框架241、下部框架242、连接部分(在此例子中是铰链部分)243、显示器244、子显示器245、画面灯246、照相机247等等。
通过使用根据本实施例的显示设备作为显示器244和子显示器245来制造蜂窝电话200D。
本公开包含与2010年10月8日在日本专利局提交的日本优先权专利申请JP 2010-228896中的公开有关的主题，通过引用将其全部内容合并于此。
本领域技术人员应当理解，取决于设计要求和其他因素，可以发生各种修改、组合、子组合和变更，只要其在所附权利要求或其等效物的范围内即可。

Claims (17)

1.一种电平转换电路，包括：
至少一个电平转换部分，被配置为接收偏压的供应并将其信号电平是参考电压和第一电压的电平的输入信号转换成比该参考电压和第一电压高的第二电压的信号电平；以及
偏压部分，被配置为产生所述偏压并将所述偏压提供给电平转换部分，
其中
该电平转换部分包括至少第一n型场效应晶体管、第二n型场效应晶体管、第三n型场效应晶体管、第四n型场效应晶体管、第一p型场效应晶体管和第二p型场效应晶体管，
第一n型场效应晶体管的漏极连接到第一p型场效应晶体管的漏极和第二p型场效应晶体管的栅极，以及第一n型场效应晶体管具有连接到第三n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极，
第二n型场效应晶体管的漏极连接到第二p型场效应晶体管的漏极和第一p型场效应晶体管的栅极，并且第二n型场效应晶体管具有连接到第四n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极，
第一p型场效应晶体管的源极和第二p型场效应晶体管的源极连接到第二电压源，
第三n型场效应晶体管的源极和第四n型场效应晶体管的源极连接到参考电压源，
以互补方式取参考电压电平和第一电压电平的输入信号被提供给第三n型场效应晶体管的栅极和第四n型场效应晶体管的栅极，
所述偏压部分包括第五n型场效应晶体管、包括至少一个电阻元件的电压降部分、以及具有连接到比第一电压高的电压的电压源的电源侧端子的电流源，
第五n型场效应晶体管具有连接到第一电压源的源极以及具有连接到该电阻元件的一端的漏极，
所述电阻元件的另一端连接到电流源的电流供应端子侧，
所述第五n型场效应晶体管的栅极连接到电阻元件的另一端侧，以及
所述偏压部分在电阻元件的一端侧产生比第一电压高了第一n型场效应晶体管和第二n型场效应晶体管的阈值电压的偏压、或者比第一电压高并且比阈值电压低的偏压，并将该偏压提供给电平转换部分中的第一n型场效应晶体管的栅极和第二n型场效应晶体管的栅极。
2.根据权利要求1的电平转换电路，其中
由电压降部分的电阻元件降低的电压是能够消除产生的过驱动电压的电压。
3.根据权利要求1的电平转换电路，其中
该电平转换部分还包括第三p型场效应晶体管和第四p型场效应晶体管，
该第三p型场效应晶体管具有连接到第三n型场效应晶体管的漏极的漏极以及具有连接到第一电压源的源极，并且处于提供给第三n型场效应晶体管的栅极的信号电平处的输入信号被提供给第三p型场效应晶体管的栅极，以及
该第四p型场效应晶体管具有连接到第四n型场效应晶体管的漏极的漏极以及具有连接到第一电压源的源极，并且处于被提供给第四n型场效应晶体管的栅极的信号电平处的输入信号被提供给第四p型场效应晶体管的栅极。
4.根据权利要求1的电平转换电路，其中
多个电阻元件串联连接在电压降部分中，以及
在偏压部分中，由电阻元件的一端侧和第五n型场效应晶体管的漏极之间的连接节点以及串联连接的电阻元件之间的连接节点形成的多个节点中的任一节点被形成为通过电阻分压获得的偏压的输出节点。
5.根据权利要求4的电平转换电路，还包括
选择器，被配置为选择从多个节点输出的多个偏压中的任一偏压并将所选偏压提供给电平转换部分中的第一n型场效应晶体管的栅极和第二n型场效应晶体管的栅极。
6.根据权利要求5的电平转换电路，其中
缓冲器连接到所述选择器的输出侧。
7.根据权利要求1的电平转换电路，其中
电平转换部分包括第五p型场效应晶体管和第六p型场效应晶体管，
该第五p型场效应晶体管具有连接到第一n型场效应晶体管的漏极的漏极以及具有连接到第一p型场效应晶体管的漏极的源极，
第六p型场效应晶体管具有连接到第二n型场效应晶体管的漏极的漏极以及具有连接到第二p型场效应晶体管的漏极的源极，以及
预定偏压被提供给第五p型场效应晶体管的栅极和第六p型场效应晶体管的栅极。
8.根据权利要求1的电平转换电路，其中
多个电平转换部分并行连接到一个偏压部分的偏压的供应线。
9.一种显示设备，包括：
显示部分，被配置为具有按矩阵方式布置的显示单元；以及
信号线驱动电路，被配置为包括电平转换电路，该电平转换电路将输入信号转换为取决于驱动电平的电平，并且该信号线驱动电路被配置为由通过使用电平转换后的信号所产生的驱动信号来驱动连接到显示单元的信号线，
其中该信号线驱动电路中的电平转换电路包括
至少一个电平转换部分，接收偏压的供应，并将其信号电平是参考电压和第一电压的电平的输入信号转换成比该参考电压和第一电压高的第二电压的信号电平；以及
偏压部分，产生所述偏压并将所述偏压提供给电平转换部分，
该电平转换部分包括至少第一n型场效应晶体管、第二n型场效应晶体管、第三n型场效应晶体管、第四n型场效应晶体管、第一p型场效应晶体管和第二p型场效应晶体管，
第一n型场效应晶体管的漏极连接到第一p型场效应晶体管的漏极和第二p型场效应晶体管的栅极，以及第一n型场效应晶体管具有连接到第三n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极，
第二n型场效应晶体管的漏极连接到第二p型场效应晶体管的漏极和第一p型场效应晶体管的栅极，并且第二n型场效应晶体管具有连接到第四n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极，
第一p型场效应晶体管的源极和第二p型场效应晶体管的源极连接到第二电压源，
第三n型场效应晶体管的源极和第四n型场效应晶体管的源极连接到参考电压源，
以互补方式取参考电压电平和第一电压电平的输入信号被提供给第三n型场效应晶体管的栅极和第四n型场效应晶体管的栅极，
所述偏压部分包括第五n型场效应晶体管、包括至少一个电阻元件的电压降部分、以及具有连接到比第一电压高的电压的电压源的电源侧端子的电流源，
第五n型场效应晶体管具有连接到第一电压源的源极以及具有连接到该电阻元件的一端的漏极，
所述电阻元件的另一端连接到电流源的电流供应端子侧，
所述第五n型场效应晶体管的栅极连接到电阻元件的另一端侧，以及
所述偏压部分在电阻元件的一端侧产生比第一电压高了第一n型场效应晶体管和第二n型场效应晶体管的阈值电压的偏压、或者比第一电压高并且比阈值电压低的偏压，并将该偏压提供给电平转换部分中的第一n型场效应晶体管的栅极和第二n型场效应晶体管的栅极。
10.根据权利要求9的显示设备，其中
由电压降部分的电阻元件降低的电压是能够消除产生的过驱动电压的电压。
11.根据权利要求9的显示设备，其中
该电平转换部分还包括第三p型场效应晶体管和第四p型场效应晶体管，
该第三p型场效应晶体管具有连接到第三n型场效应晶体管的漏极的漏极以及具有连接到第一电压源的源极，并且处于提供给第三n型场效应晶体管的栅极的信号电平处的输入信号被提供给第三p型场效应晶体管的栅极，以及
该第四p型场效应晶体管具有连接到第四n型场效应晶体管的漏极的漏极以及具有连接到第一电压源的源极，并且处于被提供给第四n型场效应晶体管的栅极的信号电平处的输入信号被提供给第四p型场效应晶体管的栅极。
12.根据权利要求9的显示设备，其中
多个电阻元件串联连接在电压降部分中，以及
在偏压部分中，由电阻元件的一端侧和第五n型场效应晶体管的漏极之间的连接节点以及串联连接的电阻元件之间的连接节点形成的多个节点中的任一节点被形成为通过电阻分压获得的偏压的输出节点。
13.根据权利要求12的显示设备，其中
所述电平转换电路包括选择器，该选择器选择从多个节点输出的多个偏压中的任一偏压，并将所选偏压提供给电平转换部分中的第一n型场效应晶体管的栅极和第二n型场效应晶体管的栅极。
14.根据权利要求13的显示设备，其中
缓冲器连接到所述选择器的输出侧。
15.根据权利要求9的显示设备，其中
电平转换部分包括第五p型场效应晶体管和第六p型场效应晶体管，
该第五p型场效应晶体管具有连接到第一n型场效应晶体管的漏极的漏极以及具有连接到第一p型场效应晶体管的漏极的源极，
第六p型场效应晶体管具有连接到第二n型场效应晶体管的漏极的漏极以及具有连接到第二p型场效应晶体管的漏极的源极，以及
预定偏压被提供给第五p型场效应晶体管的栅极和第六p型场效应晶体管的栅极。
16.根据权利要求9的显示设备，其中
多个电平转换部分并行连接到一个偏压部分的偏压的供应线。
17.一种具有显示设备的电子装置，该显示设备包括：
显示部分，被配置为具有按矩阵方式布置的显示单元；以及
信号线驱动电路，被配置为包括电平转换电路，该电平转换电路将输入信号转换为取决于驱动电平的电平，并且该信号线驱动电路被配置为由通过使用电平转换后的信号所产生的驱动信号来驱动连接到显示单元的信号线，
其中该信号线驱动电路中的电平转换电路包括
至少一个电平转换部分，接收偏压的供应，并将其信号电平是参考电压和第一电压的电平的输入信号转换成比该参考电压和第一电压高的第二电压的信号电平；以及
偏压部分，产生所述偏压并将所述偏压提供给电平转换部分，
该电平转换部分包括至少第一n型场效应晶体管、第二n型场效应晶体管、第三n型场效应晶体管、第四n型场效应晶体管、第一p型场效应晶体管和第二p型场效应晶体管，
第一n型场效应晶体管的漏极连接到第一p型场效应晶体管的漏极和第二p型场效应晶体管的栅极，以及第一n型场效应晶体管具有连接到第三n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极，
第二n型场效应晶体管的漏极连接到第二p型场效应晶体管的漏极和第一p型场效应晶体管的栅极，并且第二n型场效应晶体管具有连接到第四n型场效应晶体管的漏极的源极以及具有连接到偏压的供应源的栅极，
第一p型场效应晶体管的源极和第二p型场效应晶体管的源极连接到第二电压源，
第三n型场效应晶体管的源极和第四n型场效应晶体管的源极连接到参考电压源，
以互补方式取参考电压电平和第一电压电平的输入信号被提供给第三n型场效应晶体管的栅极和第四n型场效应晶体管的栅极，
所述偏压部分包括第五n型场效应晶体管、包括至少一个电阻元件的电压降部分、以及具有连接到比第一电压高的电压的电压源的电源侧端子的电流源，
第五n型场效应晶体管具有连接到第一电压源的源极以及具有连接到该电阻元件的一端的漏极，
所述电阻元件的另一端连接到电流源的电流供应端子侧，
所述第五n型场效应晶体管的栅极连接到电阻元件的另一端侧，以及
所述偏压部分在电阻元件的一端侧产生比第一电压高了第一n型场效应晶体管和第二n型场效应晶体管的阈值电压的偏压、或者比第一电压高并且比阈值电压低的偏压，并将该偏压提供给电平转换部分中的第一n型场效应晶体管的栅极和第二n型场效应晶体管的栅极。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105099435A (zh) * 2015-08-27 2015-11-25 深圳市华星光电技术有限公司 电平转换电路及其电平转换方法
CN110706635A (zh) * 2019-03-28 2020-01-17 友达光电股份有限公司 电平移位电路与显示面板
CN113595546A (zh) * 2021-07-01 2021-11-02 深圳市汇芯通信技术有限公司 宽带高速电平转换电路及高速时钟芯片
TWI827249B (zh) * 2021-09-13 2023-12-21 聯發科技股份有限公司 電平轉換器及具有過驅動能力的晶片

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9628080B2 (en) * 2012-06-29 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage generating circuits based on a power-on control signal
JP2014096758A (ja) * 2012-11-12 2014-05-22 Sony Corp 半導体集積回路、電流制御方法、ａｄ変換装置、固体撮像素子、及び、電子機器
KR101420538B1 (ko) 2012-12-27 2014-07-16 삼성전기주식회사 게이트 드라이버
CN105632438B (zh) * 2016-01-08 2017-12-08 京东方科技集团股份有限公司 电平偏移单元、电平偏移电路及驱动方法、栅极驱动电路
US10707845B2 (en) * 2018-11-13 2020-07-07 Marvell International Ltd. Ultra-low voltage level shifter
CN117477918B (zh) * 2023-12-27 2024-03-29 成都氮矽科技有限公司 驱动信号输入检测电路、GaN栅驱动器和MOSFET栅驱动器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1398045A (zh) * 2001-07-16 2003-02-19 松下电器产业株式会社 电平移动电路
US20050237099A1 (en) * 2004-04-21 2005-10-27 Fujitsu Limited Level conversion circuit
JP2006019815A (ja) * 2004-06-30 2006-01-19 Yamaha Corp レベルシフト回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59223027A (ja) * 1983-06-02 1984-12-14 Oki Electric Ind Co Ltd 半導体論理回路
JPH02280413A (ja) * 1989-04-20 1990-11-16 Sharp Corp 基本論理回路
JP2964971B2 (ja) * 1997-01-24 1999-10-18 日本電気株式会社 プルアップ回路及びプルダウン回路
JP2993462B2 (ja) * 1997-04-18 1999-12-20 日本電気株式会社 出力バッファ回路
JP2003101405A (ja) 2001-07-16 2003-04-04 Matsushita Electric Ind Co Ltd レベルシフト回路
WO2003091979A1 (fr) * 2002-04-26 2003-11-06 Toshiba Matsushita Display Technology Co., Ltd. Procede de commande d'un dispositif d'affichage el
US7023241B2 (en) * 2004-04-14 2006-04-04 Winbond Electronics Corporation Two-ended voltage level shifter for TFT LCD gate driver
CN101471048B (zh) * 2007-12-27 2011-04-20 比亚迪股份有限公司 一种tft-lcd驱动电路及液晶显示装置
CA2688870A1 (en) * 2009-11-30 2011-05-30 Ignis Innovation Inc. Methode and techniques for improving display uniformity
JP5737893B2 (ja) * 2010-09-27 2015-06-17 株式会社ジャパンディスプレイ 駆動回路及び画像表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1398045A (zh) * 2001-07-16 2003-02-19 松下电器产业株式会社 电平移动电路
US20050237099A1 (en) * 2004-04-21 2005-10-27 Fujitsu Limited Level conversion circuit
JP2006019815A (ja) * 2004-06-30 2006-01-19 Yamaha Corp レベルシフト回路

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105099435A (zh) * 2015-08-27 2015-11-25 深圳市华星光电技术有限公司 电平转换电路及其电平转换方法
WO2017031794A1 (zh) * 2015-08-27 2017-03-02 深圳市华星光电技术有限公司 电平转换电路及其电平转换方法
CN105099435B (zh) * 2015-08-27 2018-04-10 深圳市华星光电技术有限公司 电平转换电路及其电平转换方法
CN110706635A (zh) * 2019-03-28 2020-01-17 友达光电股份有限公司 电平移位电路与显示面板
CN110706635B (zh) * 2019-03-28 2022-09-13 友达光电股份有限公司 电平移位电路与显示面板
CN113595546A (zh) * 2021-07-01 2021-11-02 深圳市汇芯通信技术有限公司 宽带高速电平转换电路及高速时钟芯片
CN113595546B (zh) * 2021-07-01 2022-05-17 深圳市汇芯通信技术有限公司 宽带高速电平转换电路及高速时钟芯片
TWI827249B (zh) * 2021-09-13 2023-12-21 聯發科技股份有限公司 電平轉換器及具有過驅動能力的晶片

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