KR20120036749A - 레벨 변환 회로, 표시 장치, 및 전자 기기 - Google Patents
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Abstract
본 발명은 회로 구성의 복잡화, 소비 전류의 증가, 특성 저하를 방지할 수 있고, 레이아웃 면적의 삭감을 도모할 수 있는 레벨 변환 회로 및 표시 장치, 및 전자 기기를 제공한다.
바이어스부(12)는, 제 5의 NMOS 트랜지스터(NT15)와, 저항 소자(R11)를 포함하는 강압부(16)와, 전압원(15)에 접속된 전류원(I11)을 포함하고, 제 5의 NMOS 트랜지스터(NT15)의 소스가 제 1 전압원(14)에 접속되고, 드레인이 저항 소자(R11)의 일단에 접속되고, 저항 소자(R11)의 타단이 전류원(I11)에 접속되고, 제 5의 NMOS 트랜지스터(NT15)의 게이트가 저항 소자(R11)의 타단측에 접속되고, 제 1 전압으로부터 제 1 및 제 2의 NMOS 트랜지스터(NT11, NT12)의 임계전압분만큼 높고, 또는 제 1 전압보다 높고 이 임계치 전압보다 낮은 바이어스 전압을 저항 소자의 일단측에 생성하고, 레벨 변환부(11)의 제 1 및 제 2의 NMOS 트랜지스터(NT11, NT12)의 게이트에 공급한다.
바이어스부(12)는, 제 5의 NMOS 트랜지스터(NT15)와, 저항 소자(R11)를 포함하는 강압부(16)와, 전압원(15)에 접속된 전류원(I11)을 포함하고, 제 5의 NMOS 트랜지스터(NT15)의 소스가 제 1 전압원(14)에 접속되고, 드레인이 저항 소자(R11)의 일단에 접속되고, 저항 소자(R11)의 타단이 전류원(I11)에 접속되고, 제 5의 NMOS 트랜지스터(NT15)의 게이트가 저항 소자(R11)의 타단측에 접속되고, 제 1 전압으로부터 제 1 및 제 2의 NMOS 트랜지스터(NT11, NT12)의 임계전압분만큼 높고, 또는 제 1 전압보다 높고 이 임계치 전압보다 낮은 바이어스 전압을 저항 소자의 일단측에 생성하고, 레벨 변환부(11)의 제 1 및 제 2의 NMOS 트랜지스터(NT11, NT12)의 게이트에 공급한다.
Description
본 발명은, 입력 신호의 전압 레벨을 레벨 변환하는 레벨 변환 회로, 표시 장치, 및 그것을 이용한 전자 기기에 관한 것이다.
레벨 변환 회로(레벨 시프트 회로)는, 예를 들면 접지 전위(GND) 레벨과 제 1 전압(저내압 전원 전압(LVDD))의 레벨을 신호 레벨로 하는 입력 신호를, 접지 전위(GND)와 제 1 전압보다 높은 제 2 전압(고내압 전원 전압(HVDD))의 신호 레벨로 변환한다.
이와 같이, 레벨 변환 회로는, 고내압 전원 전압(HVDD)을 이용하기 때문에, 고내압의 트랜지스터를 사용할 필요가 있는데, 종래의 레벨 변환 회로(레벨 시프터)는, 전부 고내압 트랜지스터를 사용하여 구성되어 있다.
그러나, 근래 저내압화에 수반하여, 고내압 NMOS 트랜지스터의 게이트에 충분히 큰 오버드라이브 전압(ov)을 공급할 수가 없기 때문에, 능력을 올리기 위해 면적의 증가를 희생하여 왔다.
이와 같은 상황에 있어서, 고속화, 소면적화, 안정 동작을 위해 고내압 NMOS 트랜지스터의 게이트에 저내압 전원 전압(LVDD)보다 큰 바이어스를 공급하고, 저내압의 전원을 사용하여 레벨 변환한 기술이 제안되어 있다(예를 들면 특허 문헌 1, 2, 3 참조).
도 1은, 특허 문헌 1에 개시된 레벨 변환 회로의 구성을 도시하는 회로도이다.
도 1의 레벨 변환 회로(1)는, n형의 전계효과 트랜지스터(NMOS 트랜지스터)(NT1 내지 NT7), 및 p형의 전계효과 트랜지스터(PMOS 트랜지스터)(PT1 내지 PT3)를 갖는다.
NMOS 트랜지스터(NT1, NT2, NT5), PMOS 트랜지스터(PT1 내지 PT3)는 고내압 MOS 트랜지스터에 의해 형성되고, NMOS 트랜지스터(NT3, NT4, NT6, NT7)는 저내압 MOS 트랜지스터에 의해 형성되어 있다.
또한, 레벨 변환 회로(1)는, 0 내지 5V의 입력 신호가 가하여지는 입력 단자(T1), 저전압(5V) 전원 단자(T2), 접지 단자(T3), 고전압 전원 단자(T4), 저전압 전원으로 동작하는 인버터(IV1, IV2), 고전압 전원용 인버터(IV3), 출력 단자(T5)를 갖는다.
레벨 변환 회로(1)에서, 바이어스 회로(2)를 형성하는 PMOS 트랜지스터(PT3)는 그 소스-드레인 전류가 항상 3㎂가 되도록 게이트 전압이 설정되어 있다. 또한, 바이어스 회로(2)를 형성하는 PMOS 트랜지스터(PT3), NMOS 트랜지스터(NT5)의 트랜지스터 특성과, PMOS 트랜지스터(PT1), NMOS 트랜지스터(NT1)의 트랜지스터 특성이 동일 특성으로 정돈되어 있다. 그리고, 트랜지스터(NT5)의 회로와 트랜지스터(NT1)의 회로가 커런트 미러 회로를 구성하고 있다.
이에 의해, NMOS 트랜지스터(NT1)의 소스 전압이, NMOS 트랜지스터(NT5)의 소스 전압과 동일하게 되고, 5V로 유지된다. PMOS 트랜지스터(PT2)와 NMOS 트랜지스터(NT2)의 회로도 마찬가지이다.
그리고, NMOS 트랜지스터(NT3, NT4)의 드레인 전압이, 항상, 저전압 전원 단자(T2)의 전압과 동전위 이하가 된다. 이 결과, 저전압 전원 단자(T2)의 전압이 저하된 경우에도 NMOS 트랜지스터(NT3, NT4)의 소스-드레인 전류를 많이 흘리는 것이 가능해지고, 보다 낮은 입력 신호에 의해 구동하는 것이 가능해진다.
도 2는, 특허 문헌 2에 개시된 레벨 변환 회로의 구성을 도시하는 회로도이다.
또한, 이해를 용이하게 하기 위해, 도 2의 레벨 변환 회로(1A)에서, 도 1과 같은 구성 부분은 동일 부호로써 나타내고 있다.
도 2의 레벨 변환 회로(1A)는, 외부로부터 제어 신호(ENX)를 인버터(IV6)에서 반전시킨 제어 신호(EN)에 의해, 바이어스 회로(2A)에 흐르는 전류를 제어하고 있다.
도 3은, 특허 문헌 3에 개시된 레벨 변환 회로의 구성을 도시하는 회로도이다.
또한, 이해를 용이하게 하기 위해, 도 3의 레벨 변환 회로(1B)에서, 도 1 및 도 2와 동일한 구성 부분은 동일 부호로써 나타내고 있다.
도 3의 레벨 변환 회로(1B)는, 바이어스 회로(중간 전압 발생 회로)(2B)는 소스 팔로워 회로로서 형성되고, PMOS 트랜지스터(PT8)와 저항(R2)에 의해 구성되어 있다.
도 1 내지 도 3에 도시하는 어느 기술도, 레벨 시프트 동작을 한 다음, 전원 전압의 저하에 수반하는 동작 속도의 저하를 방지할 수 있다.
그러나, 소비 전력의 증대, 제어 신호의 추가, 면적의 증대 등의 문제가 발생한다. 이들의 기술은 전부 레벨 변환부(레벨 시프트 부)에 공급하는 바이어스 전압을 완전히 만들지 못하는 것이 원인이다.
도 1의 레벨 변환 회로(1)는, 정상 전류가 레벨 시프트의 동작시 이외에도 항상 흐른다. 즉, 도 1의 레벨 변환 회로(1)는, 소비 전력을 희생으로 한 회로로서 구성되어 있다.
도 2의 레벨 변환 회로(1A)는, 제어 신호에 의해 동작하지 않는 때에 정상 전류는 흐르지 않게 되지만, 제어용의 회로나 신호가 필요해진다.
또한, 다른 레벨 변환부가 ON 한 때는 동작하지 않는 레벨 변환부에도 정상 전류가 흘러 버린다.
도 3의 레벨 변환 회로(1B)는, 사용하는 레벨 변환부에 적당한 바이어스 전압을 줄 수 있다. 또한, 동작하지 않는 때나, 다른 레벨 변환부도 정상 전류가 흐르지 않도록 할 수 있다.
그렇지만, 도 3의 레벨 변환 회로(1B)는, 이하에 나타내는 바와 같이, 몇가지의 문제를 안고 있다.
고내압측의 전원의 설정 전압의 변동이나, 바이어스 회로에서 전압을 소스 팔로워로 사용하고 있는 PMOS 트랜지스터(PT8)의 전압과 레벨 변환부에 사용하고 있는 NMOS 트랜지스터와의 프로세스 편차를 고려하여야 하는 등의 문제가 있다.
이들을 해결하기 위해서는 면적이 커져 버린다.
본 발명은, 회로 구성의 복잡화, 소비 전류의 증가, 특성 저하를 방지할 수 있고, 레이아웃 면적의 삭감을 도모하는 것이 가능한 레벨 변환 회로 및 표시 장치, 및 그것을 이용한 전자 기기를 제공하는 것에 있다.
본 발명의 제 1의 관점의 레벨 변환 회로는, 기준 전압과 제 1 전압을 신호 레벨로 하는 입력 신호를, 바이어스 전압의 공급을 받아서 상기 기준 전압과 제 1 전압보다도 높은 제 2 전압의 신호 레벨로 변환하는 적어도 하나의 레벨 변환부와, 상기 바이어스 전압을 발생하고, 상기 레벨 변환부에 공급하는 바이어스부를 가지며, 상기 레벨 변환부는, 적어도 제 1의 n형 전계효과 트랜지스터와, 제 2의 n형 전계효과 트랜지스터와, 제 3의 n형 전계효과 트랜지스터와, 제 4의 n형 전계효과 트랜지스터와, 제 1의 p형 전계효과 트랜지스터와, 제 2의 p형 전계효과 트랜지스터를 포함하고, 상기 제 1의 n형 전계효과 트랜지스터의 드레인이 상기 제 1의 p형 전계효과 트랜지스터의 드레인 및 상기 제 2의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 3의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고, 상기 제 2의 n형 전계효과 트랜지스터의 드레인이 상기 제 2의 p형 전계효과 트랜지스터의 드레인 및 상기 제 1의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 4의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고, 상기 제 1의 p형 전계효과 트랜지스터의 소스 및 상기 제 2의 p형 전계효과 트랜지스터의 소스가 제 2 전압원에 접속되고, 상기 제 3의 n형 전계효과 트랜지스터의 소스 및 상기 제 4의 n형 전계효과 트랜지스터의 소스가 기준 전압원에 접속되고, 상기 제 3의 n형 전계효과 트랜지스터의 게이트와 상기 제 4의 n형 전계효과 트랜지스터의 게이트에는, 기준 전압 레벨과 제 1 전압 레벨을 상보적으로 취하는 입력 신호가 각각 공급되고, 상기 바이어스부는, 제 5의 n형 전계효과 트랜지스터와, 적어도 하나의 저항 소자를 포함하는 강압부와, 전원측 단자가 상기 제 1 전압보다 높은 전압원에 접속된 전류원을 포함하고, 상기 제 5의 n형 전계효과 트랜지스터의 소스가 제 1 전압원에 접속되고, 드레인이 상기 저항 소자의 일단에 접속되고, 상기 저항 소자의 타단이 상기 전류원의 전류 공급 단자측에 접속되고, 상기 제 5의 n형 전계효과 트랜지스터의 게이트가 상기 저항 소자의 타단측에 접속되고, 제 1 전압으로부터 상기 제 1의 n형 전계효과 트랜지스터 및 상기 제 2의 n형 전계효과 트랜지스터의 임계치 전압분만큼 높고, 또는 제 1 전압보다 높고 당해 임계치 전압보다 낮은 바이어스 전압을 상기 저항 소자의 일단측에 생성하고, 상기 레벨 변환부의 상기 제 1의 n형 전계효과 트랜지스터의 게이트 및 상기 제 2의 n형 전계효과 트랜지스터의 게이트에 공급한다.
본 발명의 제 2의 관점의 표시 장치는, 표시 셀이 매트릭스형상으로 배치되는 표시부와, 입력 신호를 구동 레벨에 응한 레벨로 변환하는 레벨 변환 회로를 포함하고, 레벨 변환한 신호를 이용하여 생성된 구동 신호에 의해 상기 표시 셀에 접속된 신호선을 구동하는 신호선 구동 회로를 가지며, 상기 신호선 구동 회로의 상기 레벨 변환 회로는, 기준 전압과 제 1 전압을 신호 레벨로 하는 입력 신호를, 바이어스 전압의 공급을 받아서 상기 기준 전압과 제 1 전압보다도 높은 제 2 전압의 신호 레벨로 변환하는 적어도 하나의 레벨 변환부와, 상기 바이어스 전압을 발생하고, 상기 레벨 변환부에 공급하는 바이어스부를 가지며, 상기 레벨 변환부는, 적어도 제 1의 n형 전계효과 트랜지스터와, 제 2의 n형 전계효과 트랜지스터와, 제 3의 n형 전계효과 트랜지스터와, 제 4의 n형 전계효과 트랜지스터와, 제 1의 p형 전계효과 트랜지스터와, 제 2의 p형 전계효과 트랜지스터를 포함하고, 상기 제 1의 n형 전계효과 트랜지스터의 드레인이 상기 제 1의 p형 전계효과 트랜지스터의 드레인 및 상기 제 2의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 3의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고, 상기 제 2의 n형 전계효과 트랜지스터의 드레인이 상기 제 2의 p형 전계효과 트랜지스터의 드레인 및 상기 제 1의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 4의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고, 상기 제 1의 p형 전계효과 트랜지스터의 소스 및 상기 제 2의 p형 전계효과 트랜지스터의 소스가 제 2 전압원에 접속되고, 상기 제 3의 n형 전계효과 트랜지스터의 소스 및 상기 제 4의 n형 전계효과 트랜지스터의 소스가 기준 전압원에 접속되고, 상기 제 3의 n형 전계효과 트랜지스터의 게이트와 상기 제 4의 n형 전계효과 트랜지스터의 게이트에는, 기준 전압 레벨과 제 1 전압 레벨을 상보적으로 취하는 입력 신호가 각각 공급되고, 상기 바이어스부는, 제 5의 n형 전계효과 트랜지스터와, 적어도 하나의 저항 소자를 포함하는 강압부와, 전원측 단자가 상기 제 1 전압보다 높은 전압원에 접속된 전류원을 포함하고, 상기 제 5의 n형 전계효과 트랜지스터의 소스가 제 1 전압원에 접속되고, 드레인이 상기 저항 소자의 일단에 접속되고, 상기 저항 소자의 타단이 상기 전류원의 전류 공급 단자측에 접속되고, 상기 제 5의 n형 전계효과 트랜지스터의 게이트가 상기 저항 소자의 타단측에 접속되고, 제 1 전압으로부터 상기 제 1의 n형 전계효과 트랜지스터 및 상기 제 2의 n형 전계효과 트랜지스터의 임계치 전압분만큼 높고, 또는 제 1 전압보다 높고 당해 임계치 전압보다 낮은 바이어스 전압을 상기 저항 소자의 일단측에 생성하고, 상기 레벨 변환부의 상기 제 1의 n형 전계효과 트랜지스터의 게이트 및 상기 제 2의 n형 전계효과 트랜지스터의 게이트에 공급한다.
본 발명의 제 3의 관점의 전자 기기는, 표시 장치를 가지며, 상기 표시 장치는, 표시 셀이 매트릭스형상으로 배치되는 표시부와, 입력 신호를 구동 레벨에 응한 레벨로 변환하는 레벨 변환 회로를 포함하고, 레벨 변환한 신호를 이용하여 생성된 구동 신호에 의해 상기 표시 셀에 접속된 신호선을 구동하는 신호선 구동 회로를 가지며, 상기 신호선 구동 회로의 상기 레벨 변환 회로는, 기준 전압과 제 1 전압을 신호 레벨로 하는 입력 신호를, 바이어스 전압의 공급을 받아서 상기 기준 전압과 제 1 전압보다도 높은 제 2 전압의 신호 레벨로 변환하는 적어도 하나의 레벨 변환부와, 상기 바이어스 전압을 발생하고, 상기 레벨 변환부에 공급하는 바이어스부를 가지며, 상기 레벨 변환부는, 적어도 제 1의 n형 전계효과 트랜지스터와, 제 2의 n형 전계효과 트랜지스터와, 제 3의 n형 전계효과 트랜지스터와, 제 4의 n형 전계효과 트랜지스터와, 제 1의 p형 전계효과 트랜지스터와, 제 2의 p형 전계효과 트랜지스터를 포함하고, 상기 제 1의 n형 전계효과 트랜지스터의 드레인이 상기 제 1의 p형 전계효과 트랜지스터의 드레인 및 상기 제 2의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 3의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고, 상기 제 2의 n형 전계효과 트랜지스터의 드레인이 상기 제 2의 p형 전계효과 트랜지스터의 드레인 및 상기 제 1의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 4의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고, 상기 제 1의 p형 전계효과 트랜지스터의 소스 및 상기 제 2의 p형 전계효과 트랜지스터의 소스가 제 2 전압원에 접속되고, 상기 제 3의 n형 전계효과 트랜지스터의 소스 및 상기 제 4의 n형 전계효과 트랜지스터의 소스가 기준 전압원에 접속되고, 상기 제 3의 n형 전계효과 트랜지스터의 게이트와 상기 제 4의 n형 전계효과 트랜지스터의 게이트에는, 기준 전압 레벨과 제 1 전압 레벨을 상보적으로 취하는 입력 신호가 각각 공급되고, 상기 바이어스부는, 제 5의 n형 전계효과 트랜지스터와, 적어도 하나의 저항 소자를 포함하는 강압부와, 전원측 단자가 상기 제 1 전압보다 높은 전압원에 접속된 전류원을 포함하고, 상기 제 5의 n형 전계효과 트랜지스터의 소스가 제 1 전압원에 접속되고, 드레인이 상기 저항 소자의 일단에 접속되고, 상기 저항 소자의 타단이 상기 전류원의 전류 공급 단자측에 접속되고, 상기 제 5의 n형 전계효과 트랜지스터의 게이트가 상기 저항 소자의 타단측에 접속되고, 제 1 전압으로부터 상기 제 1의 n형 전계효과 트랜지스터 및 상기 제 2의 n형 전계효과 트랜지스터의 임계치 전압분만큼 높고, 또는 제 1 전압보다 높고 당해 임계치 전압보다 낮은 바이어스 전압을 상기 저항 소자의 일단측에 생성하고, 상기 레벨 변환부의 상기 제 1의 n형 전계효과 트랜지스터의 게이트 및 상기 제 2의 n형 전계효과 트랜지스터의 게이트에 공급한다.
본 발명에 의하면, 회로 구성의 복잡화, 소비 전류의 증가, 특성 저하를 방지할 수 있고, 레이아웃 면적의 삭감을 도모할 수 있다.
도 1은 특허 문헌 1에 개시된 레벨 변환 회로의 구성을 도시하는 회로도.
도 2는 특허 문헌 2에 개시된 레벨 변환 회로의 구성을 도시하는 회로도.
도 3은 특허 문헌 3에 개시된 레벨 변환 회로의 구성을 도시하는 회로도.
도 4는 본 발명의 제 1의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 5는 본 발명의 제 2의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 6은 본 발명의 제 3의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 7은 본 발명의 제 4의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 8은 본 발명의 제 5의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 9는 본 발명의 제 6의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 10은 본 발명의 제 7의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 11은 본 발명의 실시 형태에 관한 표시 장치의 구성례를 도시하는 도면.
도 12는 액정 표시 장치의 유효 표시부의 구성례를 도시하는 회로도.
도 13은 본 실시 형태에 관한 신호선 구동 회로의 구성례를 도시하는 블록도.
도 14는 본 실시 형태가 적용되는 텔레비전을 도시하는 사시도.
도 15는 본 실시 형태가 적용되는 디지털 카메라를 도시하는 사시도.
도 16은 본 실시 형태가 적용되는 노트형 퍼스널 컴퓨터를 도시하는 사시도.
도 17은 본 실시 형태가 적용되는 비디오 카메라를 도시하는 사시도.
도 18은 본 실시 형태가 적용되는 휴대 단말 장치, 예를 들면 휴대 전화기를 도시하는 도면.
도 2는 특허 문헌 2에 개시된 레벨 변환 회로의 구성을 도시하는 회로도.
도 3은 특허 문헌 3에 개시된 레벨 변환 회로의 구성을 도시하는 회로도.
도 4는 본 발명의 제 1의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 5는 본 발명의 제 2의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 6은 본 발명의 제 3의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 7은 본 발명의 제 4의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 8은 본 발명의 제 5의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 9는 본 발명의 제 6의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 10은 본 발명의 제 7의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도.
도 11은 본 발명의 실시 형태에 관한 표시 장치의 구성례를 도시하는 도면.
도 12는 액정 표시 장치의 유효 표시부의 구성례를 도시하는 회로도.
도 13은 본 실시 형태에 관한 신호선 구동 회로의 구성례를 도시하는 블록도.
도 14는 본 실시 형태가 적용되는 텔레비전을 도시하는 사시도.
도 15는 본 실시 형태가 적용되는 디지털 카메라를 도시하는 사시도.
도 16은 본 실시 형태가 적용되는 노트형 퍼스널 컴퓨터를 도시하는 사시도.
도 17은 본 실시 형태가 적용되는 비디오 카메라를 도시하는 사시도.
도 18은 본 실시 형태가 적용되는 휴대 단말 장치, 예를 들면 휴대 전화기를 도시하는 도면.
이하, 본 발명의 실시의 형태에 관해 도면에 관련지어서 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1. 제 1의 실시 형태(레벨 변환 회로의 제 1의 구성례)
2. 제 2의 실시 형태(레벨 변환 회로의 제 2의 구성례)
3. 제 3의 실시 형태(레벨 변환 회로의 제 3의 구성례)
4. 제 4의 실시 형태(레벨 변환 회로의 제 4의 구성례)
5. 제 5의 실시 형태(레벨 변환 회로의 제 5의 구성례)
6. 제 6의 실시 형태(레벨 변환 회로의 제 6의 구성례)
7. 제 7의 실시 형태(레벨 변환 회로의 제 7의 구성례)
8. 표시 장치의 구성례
9. 신호선 구동 회로의 구성례
10. 전자 기기의 구성례
<1. 제 1의 실시 형태>
도 4는, 본 발명의 제 1의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도이다.
본 제 1의 실시 형태에 관한 레벨 변환 회로(10)는, 도 4에 도시하는 바와 같이, 레벨 변환부(레벨 시프터부)(11), 및 바이어스부(12)를 포함하여 구성되어 있다. 또한, 도 4에서 부호 20은 신호 전원을 나타내고 있다.
레벨 변환부(11)는, 기준 전압과 제 1 전압을 신호 레벨로 하는 신호원(20)에 의한 입력 신호(SIN)를, 바이어스부(12)에 의한 바이어스 전압(NB)의 공급을 받아서 기준 전압과 제 1 전압보다도 높은 제 2 전압의 신호 레벨로 변환하여 출력한다.
본 실시 형태에서, 한 예로서, 기준 전압은 예를 들면 접지 전위(GND)(0V)이고, 제 1 전압은 저내압 전원 전압(LVDD), 예를 들면 1.8V이고, 제 2 전압은 고내압 전원 전압(HVDD), 예를 들면 18V이다.
도 4에서, 기준 전압원(접지 전위원)을 부호 13으로 나타내고, 제 1 전압원(저내압 전원 전압원)을 부호 14로 나타내고, 제 2 전압원(고내압 전원 전압원)을 부호 15로 나타내고 있다.
또한, 고내압이란, n형 및 p형의 전계효과 트랜지스터의 게이트 절연막이 고전압(본 예에서는 18V 정도)에서 영향을 받지 않고서 전계효과 트랜지스터의 기능을 발현하는 것이 가능한 것을 말한다.
저내압이란, n형 및 p형의 전계효과 트랜지스터의 게이트 절연막이 저내압 전압(본 예에서는 1.8V 정도)에서 영향을 받지 않고서 전계효과 트랜지스터의 기능을 발현하는 것이 가능한 것을 말한다.
레벨 변환부(11)는, 제 1의 NMOS 트랜지스터(NT11), 제 2의 NMOS 트랜지스터(NT12), 제 3의 NMOS 트랜지스터(NT13), 및 제 4의 NMOS 트랜지스터(NT14)를 갖는다.
레벨 변환부(11)는, 제 1의 PMOS 트랜지스터(PT11), 제 2의 PMOS 트랜지스터(PT12), 제 3의 PMOS 트랜지스터(PT13), 및 제 4의 PMOS 트랜지스터(PT14)를 갖는다.
레벨 변환부(11)는, 인버터(INV11, INV12), 입력 단자(TI11), 및 출력 단자(TO11, TO12)를 갖는다.
이들의 구성 요소중, 제 1의 NMOS 트랜지스터(NT11), 제 2의 NMOS 트랜지스터(NT12), 및, 제 1의 PMOS 트랜지스터(PT11), 제 2의 PMOS 트랜지스터(PT12)는 고내압 MOS 트랜지스터에 의해 형성되어 있다.
제 3의 NMOS 트랜지스터(NT13), 제 4의 NMOS 트랜지스터(NT14), 및, 제 3의 PMOS 트랜지스터(PT14), 제 4의 PMOS 트랜지스터(PT14)는 저내압 MOS 트랜지스터에 의해 형성되어 있다.
또한, 인버터(INV11, INV12)는 저전원 전압 동작용 인버터로서 구성되어 있다.
또한, 본 예에서는, 2개의 출력 단자(TO11, TO12)를 마련한 구성을 나타내고 있지만, 출력 단자로서 어느 하나를 마련한 구성도 채용하는 것이 가능하다.
제 1의 NMOS 트랜지스터(NT11)가 제 1의 n형 전계효과 트랜지스터에 상당하고, 제 2의 NMOS 트랜지스터(NT12)가 제 2의 n형 전계효과 트랜지스터에 상당한다.
제 3의 NMOS 트랜지스터(NT13)가 제 3의 n형 전계효과 트랜지스터에 상당하고, 제 4의 NMOS 트랜지스터(NT14)가 제 4의 n형 전계효과 트랜지스터에 상당한다.
제 1의 PMOS 트랜지스터(PT11)가 제 1의 p형 전계효과 트랜지스터에 상당하고, 제 2의 PMOS 트랜지스터(PT12)가 제 2의 p형 전계효과 트랜지스터에 상당한다.
제 3의 PMOS 트랜지스터(PT13)가 제 3의 p형 전계효과 트랜지스터에 상당하고, 제 4의 PMOS 트랜지스터(PT14)가 제 4의 p형 전계효과 트랜지스터에 상당한다.
레벨 변환부(11)에서, 제 1의 NMOS 트랜지스터(NT11)의 드레인이 제 1의 PMOS 트랜지스터(PT11)의 드레인 및 제 2의 PMOS 트랜지스터(PT12)의 게이트에 접속되고, 그 접속점에 의해 노드(ND11)가 형성되어 있다. 노드(ND11)는 출력 단자(TO11)에 접속되어 있다.
제 1의 NMOS 트랜지스터(NT11)의 소스가 제 3의 NMOS 트랜지스터의 드레인 및 제 3의 PMOS 트랜지스터(PT13)의 드레인에 접속되고, 게이트가 바이어스 전압(NB)의 공급원(바이어스부(12))에 접속되어 있다.
제 2의 NMOS 트랜지스터(NT12)의 드레인이 제 2의 PMOS 트랜지스터(PT12)의 드레인 및 제 1의 PMOS 트랜지스터(PT11)의 게이트에 접속되고, 그 접속점에 의해 노드(ND12)가 형성되어 있다. 노드(ND12)는 출력 단자(TO12)에 접속되어 있다.
제 2의 NMOS 트랜지스터(NT12)의 소스가 제 4의 NMOS 트랜지스터(NT14)의 드레인 및 제 4의 PMOS 트랜지스터(PT14)의 드레인에 접속되고, 게이트가 바이어스 전압(NB)의 공급원(바이어스부(12))에 접속되어 있다.
제 1의 PMOS 트랜지스터(PT11)의 소스 및 백 게이트, 및, 제 2의 PMOS 트랜지스터(PT12)의 소스 및 백 게이트가 제 2 전압원(고내압 전원 전압원)(15)에 접속되어 있다.
제 3의 PMOS 트랜지스터(PT13)의 소스 및 백 게이트, 및, 제 4의 PMOS 트랜지스터(PT14)의 소스 및 백 게이트가 제 1 전압원(저내압 전원 전압원)(14)에 접속되어 있다.
제 3의 NMOS 트랜지스터(NT13)의 소스 및 백 게이트, 및, 제 4의 NMOS 트랜지스터(NT14)의 소스 및 백 게이트가 기준 전압원(접지 전위원)(13)에 접속되어 있다.
제 1의 NMOS 트랜지스터(NT11)의 백 게이트, 및, 제 2의 NMOS 트랜지스터(NT12)의 백 게이트가 기준 전압원(접지 전위원)(13)에 접속되어 있다.
인버터(INV11)의 입력 단자가 신호의 입력 단자(TI11)에 접속되고, 출력 단자가 제 3의 PMOS 트랜지스터(PT13)의 게이트 및 제 3의 NMOS 트랜지스터(NT13)의 게이트, 및 인버터(INV12)의 입력 단자에 접속되어 있다.
인버터(INV12)의 출력 단자가 제 4의 PMOS 트랜지스터(PT14)의 게이트 및 제 4의 NMOS 트랜지스터(NT14)의 게이트에 접속되어 있다.
이와 같이, 제 3의 PMOS 트랜지스터(PT13)의 게이트 및 제 3의 NMOS 트랜지스터(NT13)의 게이트에는, 기준 전압과 제 1 전압을 신호 레벨로 하는 신호원(20)에 의한 입력 신호(SIN)가 인버터(INV11)에서 반전되어 공급된다.
제 4의 PMOS 트랜지스터(PT14)의 게이트 및 제 4의 NMOS 트랜지스터(NT14)의 게이트에는, 인버터(INV11)의 반전 신호가 다시 인버터(INV12)에서 반전된 신호가 공급된다.
즉, 제 3의 PMOS 트랜지스터(PT13) 및 제 3의 NMOS 트랜지스터(NT13)의 게이트와, 제 4의 PMOS 트랜지스터(PT14) 및 제 4의 NMOS 트랜지스터(NT14)의 게이트에는, GND와 LVDD 레벨을 상보적으로 취하는 신호가 공급된다.
바이어스부(12)는, 레벨 변환부(11)의 레벨 변환 처리에 필요로 하는 바이어스 전압(NB)을 발생하고, 이 바이어스 전압(NB)을 레벨 변환부(11)의 제 1의 NMOS 트랜지스터(NT11) 및 제 2의 NMOS 트랜지스터(NT12)의 게이트에 공급한다.
바이어스부(12)는, 제 5의 NMOS 트랜지스터(NT15), 강압부(16)를 형성하는 저항 소자(R11), 및 전원측 단자(TV)가 제 2 전압원(15)에 접속된 전류원(I11)을 포함하여 구성되어 있다.
제 5의 NMOS 트랜지스터(NT15)가 제 5의 n형 전계효과 트랜지스터에 상당한다. 또한, 전류원(I11)이 접속되는 전원은, 제 2 전압원으로 한하지 않고, 예를 들면 제 1 전압보다 수V 이상으로 높은 전압의 전압원이면 좋다.
제 5의 NMOS 트랜지스터(NT15)의 소스가 제 1 전압원(저내압 전원 전압원)(14)에 접속되고, 드레인이 저항 소자(R11)의 일단에 접속되고, 그 접속점에 의해 바이어스 전압(NB)의 공급 노드(공급원)(ND13)가 형성되어 있다.
저항 소자(R11)의 타단이 전류원(I11)의 전류 공급 단자(TS)측에 접속되고, 그 접속점에 의해 노드(ND14)가 형성되어 있다.
제 5의 NMOS 트랜지스터(NT15)의 게이트가 저항 소자(R11)의 타단측인 노드(ND14)에 접속되어 있다.
이와 같은 구성을 갖는 바이어스부(12)는, 제 1 전압(LVDD)으로부터 제 1의 NMOS 트랜지스터(NT11) 및 제 2의 NMOS 트랜지스터(NT12)의 임계전압(Vth)분 높은 바이어스 전압(NB)을 저항 소자(R11)의 일단측의 노드(ND13)에 생성(발생)한다.
또한, 바이어스부(12)는, 제 1 전압(LVDD)보다 높고 제 1의 NMOS 트랜지스터(NT11) 및 제 2의 NMOS 트랜지스터(NT12)의 임계전압(Vth)분 높은 전압보다 낮은 바이어스 전압(NB)을 저항 소자(R11)의 일단측의 노드(ND13)에 생성(발생)한다.
바이어스부(12)는, 제 5의 NMOS 트랜지스터(NT15)의 드레인에 흘러 오는 전류를 저항 소자(R11)에 흘려서 전압을 강압(드롭)시켜서 바이어스 전압(NB)을 생성한다.
이 바이어스 전압의 공급원으로서의 노드(ND13)는, 레벨 변환부(11)의 제 1의 NMOS 트랜지스터(NT11)의 게이트 및 제 2의 NMOS 트랜지스터(NT12)의 게이트에 접속되어 있다.
또한, 고내압 트랜지스터인 제 1의 NMOS 트랜지스터(NT11), 제 2의 NMOS 트랜지스터(NT12), 및 제 5의 NMOS 트랜지스터(NT15)의 임계전압(Vth)은 1V 정도이다.
상술한 바와 같이, 본 실시 형태에서, 바이어스부(12)는, 디지털 회로의 전원 전압(LVDD)(예를 들면 1.8V)으로부터 고내압의 NMOS 트랜지스터의 임계치 전압(Vth) 정도 높은 바이어스 전압(NB)(LVDD+Vth)을 발생한다. 그리고, 바이어스부(12)는, 생성한 바이어스 전위(NB)를, 레벨 변환부(11)의 제 1의 NMOS 트랜지스터(NT11)의 게이트 및 제 2의 NMOS 트랜지스터(NT12)의 게이트에 공급하고 있다.
기존 기술과 같이 다이오드 구성인 채로 전위를 그대로 출력하여 버리면, 바이어스의 출력 전압은 {LVDD+Vth+ov}가 되어 버린다. 여기서 ov는 트랜지스터의 특성인 사이즈와 전류량으로 정해지는 오버드라이브 전압을 나타낸다.
이 바이어스부에서 발생한 오버드라이브 전압(ov)분에 의해, 레벨 변환부(11)측의 NMOS 트랜지스터(NT11, NT12)에도 OFF시에 오버드라이브 전압(ov)이 생겨나고, 사이즈와 오버드라이브 전압(ov)에 의존한 전류가 흘러 버린다.
또는, 사용하지 않을 때는 동작하지 않도록 바이어스 포인트를 시프트하는 제어 신호가 필요하게 되어 버린다.
이에 대해, 본 실시 형태에서는, 저항 소자(R11)에서 강압(드롭)시킴으로써 레벨 변환부(11)측에는 오버드라이브 전압(ov)을 공제한 전압을 공급할 수 있다.
관계식은 다음과 같이 된다
LVDD+Vth+ov-IR≒LVDD+Vth
이와 같이, 발생하는 오버드라이브 전압(ov)을 지우도록 IR 드롭시킨다. 여기서, I는 전류원(I11)의 전류를, R은 저항 소자(R11)의 저항치를 나타낸다.
구체적으로는, ov<IR이 되도록 한다.
이에 의해, 레벨 변환부(11)측의 NMOS 트랜지스터(NT11, NT12)에는 OFF시에 임계치 전압 정도의 전위, 또는 그 이하의 전압을 인가할 수 있고 항상 전류가 흐르지 않게 된다.
다음에, 제 1의 실시 형태에 관한 레벨 변환 회로(10)의 동작에 관해, 레벨 변환부의 동작을 중심으로 설명한다.
우선, 입력 단자(T11)에 공급되는 입력 신호(SIN)가 로우(L)레벨(접지 레벨, 0V)인 경우에 관해 설명한다.
입력 신호(SIN)는, 인버터(INV11)에서 반전되어, 하이(H)레벨(LVDD)의 신호로서 제 3의 PMOS 트랜지스터(PT13)의 게이트 및 제 3의 NMOS 트랜지스터(NT13)의 게이트에 공급된다.
이에 의해, 제 3의 PMOS 트랜지스터(PT13)가 비도통 상태가 되고, 제 3의 NMOS 트랜지스터(NT13)가 도통 상태가 된다. 그 결과, 제 1의 NMOS 트랜지스터(NT11)의 소스(S11)는 제 3의 NMOS 트랜지스터(NT13)를 통하여 기준 전압원(13)에 전기적으로 접속되고, L레벨(0V)로 천이한다.
이때, 제 1의 NMOS 트랜지스터(NT11)의 게이트에는, 바이어스부(12)로부터 LVDD<NB≤(LVDD+Vth)의 값을 만족하도록 설정된 바이어스 전압(NB)이 공급되고 있다. 또한, 이 바이어스 전압(NB)은, 바이어스부(12)에서, 트랜지스터에 기인하여 발생하는 오버드라이브 전압(ov)을 지우도록 강압부로서의 저항 소자(R11)에서 IR 드롭시키고 있다. 따라서 바이어스 전압(NB)은, 오버드라이브 전압(ov)의 영향이 상쇄되어 공급되고 있다.
이 경우, 제 1의 NMOS 트랜지스터(NT11)의 게이트?소스 사이 전압(VGS)이 임계치 전압(Vth)보다도 크기 때문에, 제 1의 NMOS 트랜지스터(NT11)는 도통 상태가 된다. 그 때문에, 노드(ND11)는 L레벨(0V)로 천이한다.
이에 의해, 접지 레벨의 입력 신호(SIN)가 접지 레벨인 채로 출력 단자(TO11)로부터 출력된다.
인버터(INV11)에서 반전된 H레벨의 신호는 인버터(INV12)에서 반전되어 L레벨의 신호로서 제 4의 PMOS 트랜지스터(PT14)의 게이트 및 제 4의 NMOS 트랜지스터(NT14)의 게이트에 공급된다.
이에 의해, 제 4의 PMOS 트랜지스터(PT14)가 도통 상태가 되고, 제 4의 NMOS 트랜지스터(NT14)가 비도통 상태가 된다. 그 결과, 제 2의 NMOS 트랜지스터(NT11)의 소스(S12)는 제 4의 PMOS 트랜지스터(PT14)를 통하여 제 1 전압원(저내압 전원 전압(LVDD)원)(14)에 전기적으로 접속되고, H레벨(LVDD)로 천이한다.
이때, 제 2의 NMOS 트랜지스터(NT12)의 게이트에는, 바이어스부(12)로부터 LVDD<NB≤(LVDD+Vth)의 값을 만족하도록 설정된 바이어스 전압(NB)이 공급되고 있다. 또한, 이 바이어스 전압(NB)은, 바이어스부(12)에서, 트랜지스터에 기인하여 발생하는 오버드라이브 전압(ov)을 지우도록 강압부로서의 저항 소자(R11)에서 IR 드롭시키고 있다. 따라서 바이어스 전압(NB)은, 오버드라이브 전압(ov)의 영향이 상쇄되어 공급되고 있다.
이 경우, 제 2의 NMOS 트랜지스터(NT12)의 게이트?소스 사이 전압(VGS)이 임계치 전압(Vth)보다도 작기 때문에, 제 2의 NMOS 트랜지스터(NT12)는 비도통 상태가 된다.
노드(ND11)가 L레벨로 천이한 것에 수반하여, 제 2의 PMOS 트랜지스터(PT12)가 도통 상태가 되고, 노드(ND12)가 제 2 전압원(고내압 전원 전압(HVDD)원)(15)에 전기적으로 접속되고, 제 2 전압 레벨(HVDD 레벨)로 천이한다.
이에 의해, 접지 레벨의 입력 신호(SIN)가 제 2 전압 레벨로 변환되어 출력 단자(T12)로부터 출력된다.
또한, 노드(ND12)가 제 2 전압 레벨(HVDD 레벨)로 천이하는 것에 수반하여, 제 1의 PMOS 트랜지스터(PT11)가 비도통 상태가 되고, 노드(ND11)는 접지 레벨로 안정하게 유지된다.
그 결과, 제 2의 PMOS 트랜지스터(PT12)가 안정하게 도통 상태로 유지되고, 출력 노드(ND12)가 제 2 전압 레벨(HVDD 레벨)로 안정하게 유지된다.
다음에, 입력 단자(T11)에 공급되는 입력 신호(SIN)가 H레벨(LVDD 레벨)인 경우에 관해 설명한다.
입력 신호(SIN)는, 인버터(INV11)에서 반전되어, L레벨(접지 레벨)의 신호로서 제 3의 PMOS 트랜지스터(PT13)의 게이트 및 제 3의 NMOS 트랜지스터(NT13)의 게이트에 공급된다.
이에 의해, 제 3의 PMOS 트랜지스터(PT13)가 도통 상태가 되고, 제 3의 NMOS 트랜지스터(NT13)가 비도통 상태가 된다. 그 결과, 제 1의 NMOS 트랜지스터(NT11)의 소스(S11)는 제 3의 PMOS 트랜지스터(PT13)를 통하여 제 1 전압원(저내압 전원 전압(LVDD)원)(14)에 전기적으로 접속되고, H레벨(LVDD 레벨)로 천이한다.
이때, 제 1의 NMOS 트랜지스터(NT11)의 게이트에는, 바이어스부(12)로부터 LVDD<NB≤(LVDD+Vth)의 값을 만족하도록 설정된 바이어스 전압(NB)이 공급되고 있다. 또한, 이 바이어스 전압(NB)은, 바이어스부(12)에서, 트랜지스터에 기인하여 발생하는 오버드라이브 전압(ov)을 지우도록 강압부로서의 저항 소자(R11)에서 IR 드롭시키고 있다. 따라서 바이어스 전압(NB)은, 오버드라이브 전압(ov)의 영향이 상쇄되어 공급되고 있다.
이 경우, 제 1의 NMOS 트랜지스터(NT11)의 게이트?소스 사이 전압(VGS)이 임계치 전압(Vth)보다도 작기 때문에, 제 1의 NMOS 트랜지스터(NT11)는 비도통 상태가 된다.
인버터(INV11)에서 반전된 L레벨의 신호는 인버터(INV12)에서 반전되어 H레벨의 신호로서 제 4의 PMOS 트랜지스터(PT14)의 게이트 및 제 4의 NMOS 트랜지스터(NT14)의 게이트에 공급된다.
이에 의해, 제 4의 PMOS 트랜지스터(PT14)가 비도통 상태가 되고, 제 4의 NMOS 트랜지스터(NT14)가 도통 상태가 된다. 그 결과, 제 2의 NMOS 트랜지스터(NT12)의 소스(S12)는 제 4의 NMOS 트랜지스터(NT14)를 통하여 기준 전압원(접지 전위)(13)에 전기적으로 접속되고, L레벨(접지 레벨)로 천이한다.
이때, 제 2의 NMOS 트랜지스터(NT12)의 게이트에는, 바이어스부(12)로부터 LVDD<NB≤(LVDD+Vth)의 값을 만족하도록 설정된 바이어스 전압(NB)이 공급되고 있다. 또한, 이 바이어스 전압(NB)은, 바이어스부(12)에서, 트랜지스터에 기인하여 발생하는 오버드라이브 전압(ov)을 지우도록 강압부로서의 저항 소자(R11)에서 IR 드롭시키고 있다. 따라서 바이어스 전압(NB)은, 오버드라이브 전압(ov)의 영향이 상쇄되어 공급되고 있다.
이 경우, 제 2의 NMOS 트랜지스터(NT12)의 게이트?소스 사이 전압(VGS)이 임계치 전압(Vth)보다도 크기 때문에, 제 2의 NMOS 트랜지스터(NT12)는 도통 상태가 된다. 그 때문에, 노드(ND12)는 L레벨(접지 레벨, 0V)로 천이한다.
이에 의해, 제 1 전압 레벨(LVDD 레벨, H레벨)의 입력 신호(SIN)가 접지 레벨로 변환되어 출력 단자(TO12)로부터 출력된다.
노드(ND12)가 L레벨로 천이한 것에 수반하여, 제 1의 PMOS 트랜지스터(PT11)가 도통 상태가 되고, 노드(ND11)가 제 2 전압원(고내압 전원 전압(HVDD)원)(15)에 전기적으로 접속되고, 제 2 전압 레벨(HVDD 레벨)로 천이한다.
이에 의해, LVDD 레벨(H레벨)의 입력 신호(SIN)가 제 2 전압 레벨(HVDD 레벨)로 변환되어 출력 단자(TO11)로부터 출력된다.
또한, 노드(ND11)가 제 2 전압 레벨(HVDD 레벨)로 천이한 것에 수반하여, 제 2의 PMOS 트랜지스터(PT12)가 비도통 상태로 안정하게 유지되고, 출력 노드(ND12)는 L레벨(접지 레벨, 0V)로 안정하게 유지된다.
이상 설명한 바와 같이, 본 제 1의 실시 형태에 의하면, 바이어스 전압(NB)은, 바이어스부(12)에서, 트랜지스터에 기인하여 발생하는 오버드라이브 전압(ov)을 지우도록 강압부로서의 저항 소자(R11)에서 IR 드롭시키고 있다. 따라서 바이어스 전압(NB)은, 오버드라이브 전압(ov)의 영향이 상쇄되어 공급되고 있다.
따라서 오버드라이브 전압(ov)에 영향받지 않는 LVDD<NB≤(LVDD+Vth)의 값을 만족한 바이어스 전압(NB)을, 제 1의 NMOS 트랜지스터(NT11) 및 제 2의 NMOS 트랜지스터(NT12)의 게이트에 공급할 수 있다.
그리고, 본 제 1의 실시 형태에 관한 레벨 변환 회로(10)는, 입력 신호(SIN)의 극성이 반전할 때에는 전류를 많이 흘릴 수 있고, 게다가 정상 전류가 흐르지 않기 때문에, 레벨 시프트의 동작시 이외에 전류가 흐르는 일이 없고, 소비 전력을 삭감하는 것이 가능하다.
또한, 정상 전류가 흐르지 않기 때문에, 쓸데없은 제어 신호가 불필요하고, 동작시에만 작동하는 제어용의 회로나 신호가 불필요해진다.
또한, 다른 레벨 변환부가 ON 한 때는 동작하지 않는 레벨 변환부에는 정상 전류가 흐르는 것을 방지할 수 있다.
또한, 소스 팔로워 회로 등을 사용하지 않기 때문에, 고내압측의 전원의 설정 전압의 변동이나, 바이어스부의 트랜지스터와 레벨 변환부에 사용하고 있는 NMOS 트랜지스터(11, 12)와의 프로세스 편차를 고려할 필요가 없어진다.
그 결과, 레이아웃 면적이 커지는 것을 방지할 수 있고, 더 나아가서는 레이아웃 면적의 삭감을 도모하는 것이 가능해진다.
<2. 제 2의 실시 형태>
도 5는, 본 발명의 제 2의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도이다.
본 제 2의 실시 형태에 관한 레벨 변환 회로(10A)가 제 1의 실시 형태에 관한 레벨 변환 회로(10)와 다른 점은, 강압부(16A)가 직렬 접속된 복수의 저항 소자(R11 내지 R14)에 의해 구성되어 있는 것에 있다.
저항 소자(R11)의 일단측과 제 5의 NMOS 트랜지스터(NT15)의 드레인과의 접속점 및 직렬 접속된 저항 소자(R11 내지 R14)의 접속점에 의해 노드(ND13 내지 ND16)가 형성되어 있다.
저항 소자(R11)의 일단과 제 5의 NMOS 트랜지스터(NT15)의 드레인과의 접속점에 의해 노드(ND13)가 형성되어 있다. 저항 소자(R11)의 타단과 저항 소자(R12)의 일단과의 접속점에 의해 노드(ND14)가 형성되고, 저항 소자(R12)의 타단과 저항 소자(R13)의 일단과의 접속점에 의해 노드(ND15)가 형성되어 있다. 저항 소자(R13)의 타단과 저항 소자(R14)의 일단과의 접속점에 의해 노드(ND16)가 형성되어 있다. 그리고, 저항 소자(R14)의 타단이 전류원(I11) 및 제 5의 NMOS 트랜지스터(NT15)의 게이트에 접속되어 있다.
이 노드(ND13 내지 ND16)중의 어느 하나를 저항분할하여 얻어지는 바이어스 전압(NB)의 출력 노드로서 적용하는 것이 가능하다.
도 5의 예에서는, 저항 소자(R12)의 타단과 저항 소자(R13)의 일단과의 접속점에 의해 형성된 노드(ND15)가 출력 노드로서 적용되어 있다.
본 제 2의 실시 형태에서, 그 밖의 구성은 상술한 제 1의 실시 형태와 마찬가지이다.
본 제 2의 실시 형태에 의하면, 상술한 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
<3. 제 3의 실시 형태>
도 6은, 본 발명의 제 3의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도이다.
본 제 3의 실시 형태에 관한 레벨 변환 회로(10B)가 제 2의 실시 형태에 관한 레벨 변환 회로(10A)와 다른 점은, 다음과 같다.
레벨 변환 회로(10B)에서는, 노드(ND13 내지 ND16)의 출력을 바이어스 전압(NB11, NB12, NB13, NB14)으로서 취출하여, 그들의 공급 라인을 셀렉터(SEL11)에 접속하고, 적절히 선택할 수 있도록 구성되어 있다.
레벨 변환부(11B)의 제 1의 NMOS 트랜지스터(NT11) 및 제 2의 NMOS 트랜지스터(NT12)의 게이트에는, 셀렉터(SEL11)에서 선택된 바이어스 전압(NB11, NB12, NB13, NB14)의 어느 하나가 공급된다.
본 제 3의 실시 형태에서, 그 밖의 구성은 상술한 제 2의 실시 형태와 마찬가지이다.
본 제 3의 실시 형태에 의하면, 상술한 제 1 및 제 2의 실시 형태와 같은 효과를 얻을 수 있고, 또한, 레벨 변환부에 대해 최적의 바이어스 전압의 공급을 실현하는 것이 가능해진다.
<4. 제 4의 실시 형태>
도 7은, 본 발명의 제 4의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도이다.
본 제 4의 실시 형태에 관한 레벨 변환 회로(10C)가 제 3의 실시 형태에 관한 레벨 변환 회로(10B)와 다른 점은, 셀렉터(SEL11)의 출력측에 버퍼(BF11)를 배치한 것에 있다.
본 제 4의 실시 형태에서, 그 밖의 구성은 상술한 제 3의 실시 형태와 마찬가지이다.
본 제 4의 실시 형태에 의하면, 상술한 제 3의 실시 형태와 같은 효과를 얻을 수 있다.
<5. 제 5의 실시 형태>
도 8은, 본 발명의 제 5의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도이다.
본 제 5의 실시 형태에 관한 레벨 변환 회로(10D)가 제 1의 실시 형태에 관한 레벨 변환 회로(10)와 다른 점은, 레벨 변환부(11D)에서, 제 3의 PMOS 트랜지스터(PT13)와 제 4의 PMOS 트랜지스터(PT14)를 생략한 구성으로 한 것에 있다.
본 제 5의 실시 형태에서, 그 밖의 구성은 상술한 제 1의 실시 형태와 마찬가지이다.
본 제 5의 실시 형태에 의하면, 상술한 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
<6. 제 6의 실시 형태>
도 9는, 본 발명의 제 6의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도이다.
본 제 6의 실시 형태에 관한 레벨 변환 회로(10E)가 제 1의 실시 형태에 관한 레벨 변환 회로(10)와 다른 점은, 레벨 변환부(11E)에서, 제 5의 PMOS 트랜지스터(PT15) 및 제 6의 PMOS 트랜지스터(PT16)를 추가한 구성으로 한 것에 있다.
제 5의 PMOS 트랜지스터(PT15)의 드레인이 제 1의 NMOS 트랜지스터(NT11)의 드레인과 접속되고, 그 접속점에 의해 노드(ND11)가 형성되어 있다. 제 5의 PMOS 트랜지스터(PT15)의 소스가 제 1의 PMOS 트랜지스터(PT11)의 드레인에 접속되고, 백 게이트가 제 2 전압원(고내압 전원 전압(HVDD)원)(15)에 접속되어 있다.
제 6의 PMOS 트랜지스터(PT16)의 드레인이 제 2의 NMOS 트랜지스터(NT12)의 드레인과 접속되고, 그 접속점에 의해 노드(ND12)가 형성되어 있다. 제 6의 PMOS 트랜지스터(PT16)의 소스가 제 2의 PMOS 트랜지스터(PT12)의 드레인에 접속되고, 백 게이트가 제 2 전압원(고내압 전원 전압(HVDD)원)(15)에 접속되어 있다.
그리고, 제 5의 PMOS 트랜지스터(PT15)의 게이트 및 제 6의 PMOS 트랜지스터(PT16)의 게이트에, 도시하지 않은 바이어스부에 의해 생성된 바이어스 전압(VB)이 공급된다.
제 5의 PMOS 트랜지스터(PT15) 및 제 6의 PMOS 트랜지스터(PT16)는, 바이어스 전압(VB)을 게이트에 받아서, 노드(ND11, ND12)에 흐르는 전류량을 조정하고, 레벨 변환(레벨 시프트)이 정확하게 행하여지도록 하기 위해 배치되어 있다.
본 제 6의 실시 형태에서, 그 밖의 구성은 상술한 제 1의 실시 형태와 마찬가지이다.
본 제 6의 실시 형태에 의하면, 상술한 제 1의 실시 형태와 같은 효과를 얻을 수 있고, 또한, 레벨 변환부에서 최적의 레벨 변환을 실현하는 것이 가능해진다.
<7. 제 7의 실시 형태>
도 10은, 본 발명의 제 7의 실시 형태에 관한 레벨 변환 회로의 구성례를 도시하는 회로도이다.
본 제 7의 실시 형태에 관한 레벨 변환 회로(10F)가 제 5의 실시 형태에 관한 레벨 변환 회로(10D)와 다른 점은, 하나의 바이어스부(12)의 바이어스 전압(NB)의 공급 라인에 대해, 복수의 레벨 변환부를 병렬로 접속한 구성에 한 것에 있다.
본 제 7의 실시 형태에서, 그 밖의 구성은 상술한 제 5의 실시 형태와 마찬가지이다.
본 제 7의 실시 형태에 의하면, 상술한 제 1 및 제 5의 실시 형태와 같은 효과를 얻을 수 있고, 또한, 다른 레벨 변환부가 ON한 때는 동작하지 않는 레벨 변환부에는 정상 전류가 흐르는 것을 방지할 수 있다.
또한, 제 7의 실시 형태에서는 제 5의 실시 형태의 레벨 변환부를 적용하였지만, 다른 실시 형태의 구성의 레벨 변환부를 적용하는 것도 가능하다.
<8. 표시 장치의 구성례>
도 11은, 본 발명의 실시 형태에 관한 표시 장치의 구성례를 도시하는 도면이다.
여기서는, 예를 들면, 각화소의 전기광학 소자로서 액정 셀을 이용한 액티브 매트릭스형 액정 표시 장치에 적용한 경우를 예로 채택하여 설명한다.
이 액정 표시 장치(100)는, 도 11에 도시하는 바와 같이, 투명 절연 기판, 예를 들면 유리 기판상에, 액정 셀을 포함하는 복수의 화소가 매트릭스형상으로 배치된 유효 표시부(ACDSP)(110)를 갖는다.
액정 표시 장치(100)는, 신호선을 구동하기 위한 신호선 구동 회로(수평 구동 회로, 소스 드라이버 : HDRV)(120)를 갖는다.
액정 표시 장치(100)는, 액정 셀을 주사하여 선택하기 위한 게이트선(주사선)을 구동하는 게이트선 구동 회로(수직 구동 회로, 게이트 드라이버 : VDRV)(130), 및 데이터 처리 회로(DATAPRC)(140)를 갖는다.
이하, 본 실시 형태의 액정 표시 장치(100)의 각 구성 요소의 구성 및 기능에 관해 순서를 쫓아 설명한다.
유효 표시부(이하, 단지 표시부라고 한다)(110)는, 액정 셀을 포함하는 복수의 화소가 매트릭스형상으로 배열되어 있다.
그리고, 표시부(110)는, 신호선 구동 회로(120), 및 게이트선 구동 회로(130)에 의해 구동되는 신호선(데이터선) 및 게이트선(수직 주사선)이 매트릭스형상(격자형상)으로 배선되어 있다.
도 12는, 표시부(110)의 구체적인 구성의 한 예를 도시하는 도면이다.
여기서는, 도면의 간략화를 위해, 3행(n-1행 내지 n+1행) 4열(m-2열 내지 m+1열)의 화소 배열의 경우를 예로 채택하여 나타내고 있다.
도 12에서, 표시부(110)에는, 게이트선(수직 주사선)(…, 111n-1, 111n, 111n+1, …)과, 신호선(데이터선)(…, 112m-2, 112m-1, 112m, 112m+1, …)이 매트릭스형상으로 배선되어 있다. 그리고 게이트선 및 신호선의 교점 부분에 단위 화소(113)가 배치되어 있다.
단위 화소(113)는, 화소 트랜지스터인 박막 트랜지스터(TFT)(Thin Film Transistor), 액정 셀(LC) 및 보존 용량(Cs)을 갖는다.
여기서, 액정 셀(LC)은, 박막 트랜지스터(TFT)에서 형성되는 화소 전극(한쪽의 전극)과 이에 대향하여 형성되는 대향 전극(다른쪽의 전극)과의 사이에서 발생하는 용량을 의미한다.
박막 트랜지스터(TFT)는, 게이트 전극이 게이트선(수직 주사선)(…, 111n-1, 111n, 111n+1, …)에 접속되고, 소스 전극이 신호선(…, 112m-2, 112m-1, 112m, 112m+1, …)에 접속되어 있다.
액정 셀(LC)은, 화소 전극이 박막 트랜지스터(TFT)의 드레인 전극에 접속되고, 대향 전극이 공통선(114)에 접속되어 있다. 보존 용량(Cs)은, 박막 트랜지스터(TFT)의 드레인 전극과 공통선(114)과의 사이에 접속되어 있다.
공통선(114)에는, 커먼 전압 공급 회로(VCOM 회로)(150)에 의해 소정의 교류 전압이 커먼 전압(Vcom)으로서 주어진다.
게이트선(수직 주사선)(…, 111n-1, 111n, 111n+1, …)의 각 일단은, 도 11에 도시하는 게이트선 구동 회로(130)의 대응하는 행의 각 출력단에 각각 접속된다.
게이트선 구동 회로(130)는, 예를 들면 시프트 레지스터를 포함하여 구성되고, 수직 전송 클록(VCK)(도시 생략)에 동기하여 순차적으로 수직 선택 펄스를 발생하여 게이트선(수직 주사선)(…, 111n-1, 111n, 111n+1, …)에 줌에 의해 수직 주사를 행한다.
또한, 표시부(110)에서, 예를 들면, 신호선(…, 112m-1, 112m+1, …)의 각 일단이 도 11에 도시하는 신호선 구동 회로(120)의 대응하는 열의 각 출력단에 접속된다.
신호선 구동 회로(120)는, 구동 레벨에 응한 레벨로 변환된 신호선을 구동하기 위한 구동 데이터를 계조 전압에 응하여 디지털 데이터로부터 아날로그 데이터로 변환하고, 아날로그 구동 데이터를 증폭하고, 정극성의 신호 전압 및 부극성의 신호 전압을 생성하는 기능을 갖는다.
또한, 신호선 구동 회로(120)는, 서로 인접하는 신호선에 정극성의 신호 전압 및 부극성의 신호 전압을 선택적으로 공급하는 기능을 갖고 있다.
데이터 처리 회로(140)는, 예를 들면 외부로부터 입력된 패럴렐의 데이터의 레벨을 소정 레벨로 시프트하는 레벨 시프터(레벨 변환부)를 포함한다.
데이터 처리 회로(140)는, 레벨 시프트된 데이터를 위상 조정이나 주파수를 내리기 위해(때문에), 시리얼 데이터로부터 패럴렐 데이터로 변환하는 시리얼?패럴렐 컨버터를 포함하고, 패럴렐 데이터를 신호선 구동 회로(120)에 출력한다.
이하, 본 실시 형태에 관한 신호선 구동 회로(120)의 구성 및 기능에 관해 구체적으로 설명한다.
<9. 신호선 구동 회로의 구성례>
도 13은, 본 실시 형태에 관한 신호선 구동 회로의 구성례를 도시하는 블록도다.
도 13에 도시하는 신호선 구동 회로(120)는, 고속 인터페이스부(I/F)(121), 로직 회로(122), 및 바이어스부(123)를 갖는다.
신호선 구동 회로(120)는, 라인 버퍼(124), 레벨 시프터(125), 셀렉터부(126), 버퍼 앰프부(127), 및 레지스터부(128)를 갖는다.
버퍼 앰프부(127)에 의해 출력 버퍼부가 구성된다.
신호선 구동 회로(120)에서, 전술한 제 1 내지 제 7의 실시 형태에 관한 레벨 변환 회로(10, 10A 내지 10F)가 적용 가능하다.
예를 들면, 바이어스부(123)의 일부로 하고, 제 1 내지 제 7의 실시 형태에 관한 레벨 변환 회로의 바이어스부(12)의 어느 하나가 적용되고, 레벨 시프터(125)로서, 제 1 내지 제 7의 실시 형태에 관한 레벨 변환 회로의 레벨 변환부(11)의 어느 하나가 적용된다.
알맞게는, 제 7의 실시 형태와 같이, 하나의 바이어스부(12)에 대해, 복수의 레벨 변환부를 병렬로 접속한 구성이 채용된다.
로직 회로(122)는, 고속 인터페이스부(121)에 의해 입력된 시리얼 데이터를 패럴렐 데이터로 변환하고, 변환 데이터를 구동 데이터로서 라인 버퍼(124)에 공급한다.
로직 회로(122)는, 버퍼 앰프부(127)의 출력단 앰프의 바이어스 상태를 제어한다.
바이어스부(123)는, 로직 회로(122)의 제어하에서, 버퍼 앰프부(127)에 출력단 앰프의 바이어스 신호를 선택적으로 출력한다.
라인 버퍼(124)는, 로직 회로(122)에서 시리얼 패럴렐 변환된 신호선을 구동하기 위한 구동 데이터를 격납한다.
레벨 시프터(125)는, 라인 버퍼(124)의 데이터의 레벨을 구동 레벨에 응한 레벨로 변환한다.
라인 버퍼(124)의 데이터는, 기준 전압(접지 레벨)과 제 1 전압(저내압 전원 전압(LVDD))을 신호 레벨로 한다.
그리고, 레벨 시프터(125)는, 바이어스부(123)에 의한 바이어스 전압(NB)의 공급을 받아서 기준 전압과 제 1 전압보다도 높은 제 2 전압(고내압 전원 전압(HVDD))의 신호 레벨로 변환하여 출력한다.
전술한 바와 같이, 본 실시 형태에서, 한 예로서, 기준 전압은 예를 들면 접지 전위(GND)(0V)이고, 제 1 전압은 저내압 전원 전압(LVDD), 예를 들면 1.8V이고, 제 2 전압은 고내압 전원 전압(HVDD), 예를 들면 18V이다.
셀렉터부(126)는, 레지스터부(128)에 보존된 계조 전압을 받아서 구동 데이터를 디지털 데이터로부터 아날로그 데이터로 변환하는 디지털 아날로그 컨버터(DAC)를 복수 포함한다.
출력 버퍼부로서의 버퍼 앰프부(127)는, 셀렉터부(126)로부터 출력된 구동 데이터를 증폭하고, 정극성의 신호 전압 및 부극성의 신호 전압을 생성한다.
버퍼 앰프부(127)는, 액정 패널(160)에 배선된, 쌍을 이루는 서로에 인접하는 신호선에 정극성의 신호 전압 및 부극성의 신호 전압을 선택적으로 공급한다.
실제로는, 버퍼 앰프부(127)의 채널 수(n)는 수백이상 있고, 이들의 채널에 대응하는 신호선이 구동된다.
또한, 상기 실시 형태에서는, 액티브 매트릭스형 액정 표시 장치에 적용한 경우를 예로 채택하여 설명하였지만, 이것으로 한정되는 것이 아니다. 예를 들면 본 발명은, 일렉트로루미네선스(EL) 소자를 각화소의 전기광학 소자로서 이용한 EL 표시 장치 등의 다른 액티브 매트릭스형 표시 장치에도 마찬가지로 적용 가능하다.
또한, 본 발명은, 패시브형 표시 장치에도 마찬가지로 적용 가능하다.
<10. 전자 기기의 구성례>
또한, 상기 실시 형태에 관한 액티브 매트릭스형 액정 표시 장치로 대표되는 액티브 매트릭스형 표시 장치는, 다양한 전자 기기에 적용 가능하다.
즉, 액티브 매트릭스형 표시 장치는, 전자 기기에 입력된 영상 신호, 또는, 전자 기기 내에서 생성한 영상 신호를, 화상 또는 영상으로서 표시하는 모든 분야의 전자 기기의 표시 장치에 적용하는 것이 가능하다.
또한, 전자 기기로서는, 디지털 카메라, 노트형 퍼스널 컴퓨터, 휴대 전화 등의 휴대 단말 장치(모바일 기기), 데스크톱형 퍼스널 컴퓨터, 비디오 카메라 등이 예시된다.
이하에, 본 실시 형태가 적용되는 전자 기기의 한 예에 관해 설명한다.
도 14는, 본 실시 형태가 적용되는 텔레비전을 도시하는 사시도다.
본 적용례에 관한 텔레비전(200)은, 프런트 패널(220)이나 필터 유리(230) 등으로 구성되는 영상 표시 화면부(210)를 포함하고, 그 영상 표시 화면부(210)로서 본 실시 형태에 관한 표시 장치를 이용함에 의해 제작된다.
도 15는, 본 실시 형태가 적용되는 디지털 카메라를 도시하는 사시도이고, 도 15의 (A)는 앞에서 본 사시도, 도 15의 (B)는 뒤편에서 본 사시도이다.
본 적용례에 관한 디지털 카메라(200A)는, 플래시용의 발광부(211), 표시부(212), 메뉴 스위치(213), 셔터 버튼(214) 등을 포함하고, 그 표시부(212)로서 본 실시 형태에 관한 표시 장치를 이용함에 의해 제작된다.
도 16은, 본 실시 형태가 적용되는 노트형 퍼스널 컴퓨터를 도시하는 사시도다.
본 적용례에 관한 노트형 퍼스널 컴퓨터(200B)는, 본체(221)에 문자 등을 입력할 때 조작되는 키보드(222), 화상을 표시하는 표시부(223) 등을 포함하고, 그 표시부(223)로서 본 실시 형태에 관한 표시 장치를 이용함에 의해 제작된다.
도 17은, 본 실시 형태가 적용되는 비디오 카메라를 도시하는 사시도다.
본 적용례에 관한 비디오 카메라(200C)는, 본체부(231), 앞쪽을 향한 측면에 피사체 촬영용의 렌즈(232), 촬영시의 스타트/스톱 스위치(233), 표시부(234) 등을 포함하고, 그 표시부(234)로서 본 실시 형태에 관한 표시 장치를 이용함에 의해 제작된다.
도 18은, 본 실시 형태가 적용되는 휴대 단말 장치, 예를 들면 휴대 전화기를 도시하는 도면이다. 도 18의 (A)는 연 상태에서의 정면도, 도 18의 (B)는 그 측면도, 도 18의 (C)는 닫은 상태에서의 정면도, 도 18의 (D)는 좌측면도, 도 18의 (E)는 우측면도, 도 18의 (F)는 상면도, 도 18의 (G)는 하면도이다.
본 적용례에 관한 휴대 전화기(200D)는, 상측 몸체(241), 하측 몸체(242), 연결부(여기서는 힌지부)(243), 디스플레이(244), 서브 디스플레이(245), 픽처 라이트(246), 카메라(247) 등을 포함한다.
그 디스플레이(244)나 서브 디스플레이(245)로서 본 실시 형태에 관한 표시 장치를 이용함에 의해 제작된다.
10, 10A 내지 10F : 레벨 변환 회로
11, 11D 내지 11F : 레벨 변환부
12, 12A 내지 12C : 바이어스부
16 : 강압부
R11 내지 R14 : 저항 소자
NT11 : 제 1의 NMOS 트랜지스터(제 1의 n형 전계효과 트랜지스터)
NT12 : 제 2의 NMOS 트랜지스터(제 2의 n형 전계효과 트랜지스터)
NT13 : 제 3의 NMOS 트랜지스터(제 3의 n형 전계효과 트랜지스터)
NT14 : 제 4의 NMOS 트랜지스터(제 4의 n형 전계효과 트랜지스터)
NT15 : 제 5의 NMOS 트랜지스터(제 5의 n형 전계효과 트랜지스터)
PT11 : 제 1의 PMOS 트랜지스터(제 1의 p형 전계효과 트랜지스터)
PT12 : 제 2의 PMOS 트랜지스터(제 2의 p형 전계효과 트랜지스터)
PT13 : 제 3의 PMOS 트랜지스터(제 3의 p형 전계효과 트랜지스터)
PT14 : 제 4의 PMOS 트랜지스터(제 4의 p형 전계효과 트랜지스터)
PT15 : 제 5의 PMOS 트랜지스터(제 5의 p형 전계효과 트랜지스터)
PT16 : 제 6의 PMOS 트랜지스터(제 6의 p형 전계효과 트랜지스터)
SEL11 : 셀렉터
BF11 : 버퍼
100 : 액정 표시 장치
110 : 유효 표시부
120 : 신호선 구동 회로(수평 구동 회로, 소스 드라이버 : HDRV)
121 : 시프트 레지스터
122 : 데이터 래치부
123 : DAC(디지털?아날로그 컨버터)
124 : 출력 버퍼부
130 : 게이트선 구동 회로(수직 구동 회로, 게이트 드라이버 : VDRV)
140 : 데이터 처리 회로(DATAPRC)
11, 11D 내지 11F : 레벨 변환부
12, 12A 내지 12C : 바이어스부
16 : 강압부
R11 내지 R14 : 저항 소자
NT11 : 제 1의 NMOS 트랜지스터(제 1의 n형 전계효과 트랜지스터)
NT12 : 제 2의 NMOS 트랜지스터(제 2의 n형 전계효과 트랜지스터)
NT13 : 제 3의 NMOS 트랜지스터(제 3의 n형 전계효과 트랜지스터)
NT14 : 제 4의 NMOS 트랜지스터(제 4의 n형 전계효과 트랜지스터)
NT15 : 제 5의 NMOS 트랜지스터(제 5의 n형 전계효과 트랜지스터)
PT11 : 제 1의 PMOS 트랜지스터(제 1의 p형 전계효과 트랜지스터)
PT12 : 제 2의 PMOS 트랜지스터(제 2의 p형 전계효과 트랜지스터)
PT13 : 제 3의 PMOS 트랜지스터(제 3의 p형 전계효과 트랜지스터)
PT14 : 제 4의 PMOS 트랜지스터(제 4의 p형 전계효과 트랜지스터)
PT15 : 제 5의 PMOS 트랜지스터(제 5의 p형 전계효과 트랜지스터)
PT16 : 제 6의 PMOS 트랜지스터(제 6의 p형 전계효과 트랜지스터)
SEL11 : 셀렉터
BF11 : 버퍼
100 : 액정 표시 장치
110 : 유효 표시부
120 : 신호선 구동 회로(수평 구동 회로, 소스 드라이버 : HDRV)
121 : 시프트 레지스터
122 : 데이터 래치부
123 : DAC(디지털?아날로그 컨버터)
124 : 출력 버퍼부
130 : 게이트선 구동 회로(수직 구동 회로, 게이트 드라이버 : VDRV)
140 : 데이터 처리 회로(DATAPRC)
Claims (17)
- 기준 전압과 제 1 전압을 신호 레벨로 하는 입력 신호를, 바이어스 전압의 공급을 받아서 상기 기준 전압과 제 1 전압보다도 높은 제 2 전압의 신호 레벨로 변환하는 적어도 하나의 레벨 변환부와,
상기 바이어스 전압을 발생하고, 상기 레벨 변환부에 공급하는 바이어스부를 가지며,
상기 레벨 변환부는,
적어도 제 1의 n형 전계효과 트랜지스터와, 제 2의 n형 전계효과 트랜지스터와, 제 3의 n형 전계효과 트랜지스터와, 제 4의 n형 전계효과 트랜지스터와, 제 1의 p형 전계효과 트랜지스터와, 제 2의 p형 전계효과 트랜지스터를 포함하고,
상기 제 1의 n형 전계효과 트랜지스터의 드레인이 상기 제 1의 p형 전계효과 트랜지스터의 드레인 및 상기 제 2의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 3의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고,
상기 제 2의 n형 전계효과 트랜지스터의 드레인이 상기 제 2의 p형 전계효과 트랜지스터의 드레인 및 상기 제 1의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 4의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고,
상기 제 1의 p형 전계효과 트랜지스터의 소스 및 상기 제 2의 p형 전계효과 트랜지스터의 소스가 제 2 전압원에 접속되고,
상기 제 3의 n형 전계효과 트랜지스터의 소스 및 상기 제 4의 n형 전계효과 트랜지스터의 소스가 기준 전압원에 접속되고,
상기 제 3의 n형 전계효과 트랜지스터의 게이트와 상기 제 4의 n형 전계효과 트랜지스터의 게이트에는, 기준 전압 레벨과 제 1 전압 레벨을 상보적으로 취하는 입력 신호가 각각 공급되고,
상기 바이어스부는,
제 5의 n형 전계효과 트랜지스터와, 적어도 하나의 저항 소자를 포함하는 강압부와, 전원측 단자가 상기 제 1 전압보다 높은 전압원에 접속된 전류원을 포함하고,
상기 제 5의 n형 전계효과 트랜지스터의 소스가 제 1 전압원에 접속되고, 드레인이 상기 저항 소자의 일단에 접속되고,
상기 저항 소자의 타단이 상기 전류원의 전류 공급 단자측에 접속되고,
상기 제 5의 n형 전계효과 트랜지스터의 게이트가 상기 저항 소자의 타단측에 접속되고,
제 1 전압으로부터 상기 제 1의 n형 전계효과 트랜지스터 및 상기 제 2의 n형 전계효과 트랜지스터의 임계치 전압분만큼 높고, 또는 제 1 전압보다 높고 당해 임계치 전압보다 낮은 바이어스 전압을 상기 저항 소자의 일단측에 생성하고, 상기 레벨 변환부의 상기 제 1의 n형 전계효과 트랜지스터의 게이트 및 상기 제 2의 n형 전계효과 트랜지스터의 게이트에 공급하는 것을 특징으로 하는 레벨 변환 회로. - 제 1항에 있어서,
상기 강압부의 상기 저항 소자에 의한 강하 전압은, 발생하는 오버드라이브 전압을 무시 가능한 전압인 것을 특징으로 하는 레벨 변환 회로. - 제 1항 또는 제 2항에 있어서,
상기 레벨 변환부는,
제 3의 p형 전계효과 트랜지스터와, 제 4의 p형 전계효과 트랜지스터를 또한 포함하고,
상기 제 3의 p형 전계효과 트랜지스터의 드레인이 상기 제 3의 n형 전계효과 트랜지스터의 드레인에 접속되고, 소스가 제 1 전압원에 접속되고, 게이트에 상기 제 3의 n형 전계효과 트랜지스터의 게이트에 공급되는 신호 레벨의 입력 신호가 공급되고,
상기 제 4의 p형 전계효과 트랜지스터의 드레인이 상기 제 4의 n형 전계효과 트랜지스터의 드레인에 접속되고, 소스가 제 1 전압원에 접속되고, 게이트에 상기 제 4의 n형 전계효과 트랜지스터의 게이트에 공급되는 신호 레벨의 입력 신호가 공급되는 것을 특징으로 하는 레벨 변환 회로. - 제 1항 내지 제 3항중 어느 한 항에 있어서,
상기 강압부는,
복수의 저항 소자가 직렬로 접속되고,
상기 바이어스부는,
저항 소자의 일단측과 제 5의 n형 전계효과 트랜지스터의 드레인과의 접속점 및 직렬 접속된 저항 소자끼리의 접속점에 의해 형성되는 복수의 노드중의 어느 하나가, 저항분할하여 얻어지는 바이어스 전압의 출력 노드로서 형성되어 것을 특징으로 하는 레벨 변환 회로. - 제 4항에 있어서,
상기 복수의 노드로부터 출력되는 복수의 바이어스 전압중의 어느 하나를 선택하여, 상기 레벨 변환부의 상기 제 1의 n형 전계효과 트랜지스터의 게이트 및 상기 제 2의 n형 전계효과 트랜지스터의 게이트에 공급하는 셀렉터를 포함하는 것을 특징으로 하는 레벨 변환 회로. - 제 5항에 있어서,
상기 셀렉터의 출력측에 버퍼가 접속되어 있는 것을 특징으로 하는 레벨 변환 회로. - 제 1항 내지 제 6항중 어느 한 항에 있어서,
상기 레벨 변환부는,
제 5의 p형 전계효과 트랜지스터 및 제 6의 p형 전계효과 트랜지스터를 포함하고,
상기 제 5의 p형 전계효과 트랜지스터의 드레인이 제 1의 n형 전계효과 트랜지스터의 드레인에 접속되고, 소스가 상기 제 1의 p형 전계효과 트랜지스터의 드레인에 접속되고,
상기 제 6의 p형 전계효과 트랜지스터의 드레인이 상기 제 2의 n형 전계효과 트랜지스터의 드레인에 접속되고, 소스가 상기 제 2의 p형 전계효과 트랜지스터의 드레인에 접속되고,
상기 제 5의 p형 전계효과 트랜지스터의 게이트 및 상기 제 6의 p형 전계효과 트랜지스터의 게이트에, 소정의 바이어스 전압이 공급되는 것을 특징으로 하는 레벨 변환 회로. - 제 1항 내지 제 7항중 어느 한 항에 있어서,
하나의 바이어스부의 상기 바이어스 전압의 공급 라인에 대해, 복수의 레벨 변환부가 병렬로 접속되어 있는 것을 특징으로 하는 레벨 변환 회로. - 표시 셀이 매트릭스형상으로 배치되는 표시부와,
입력 신호를 구동 레벨에 응한 레벨로 변환하는 레벨 변환 회로를 포함하고, 레벨 변환한 신호를 이용하여 생성된 구동 신호에 의해 상기 표시 셀에 접속된 신호선을 구동하는 신호선 구동 회로를 가지며,
상기 신호선 구동 회로의 상기 레벨 변환 회로는,
기준 전압과 제 1 전압을 신호 레벨로 하는 입력 신호를, 바이어스 전압의 공급을 받아서 상기 기준 전압과 제 1 전압보다도 높은 제 2 전압의 신호 레벨로 변환하는 적어도 하나의 레벨 변환부와,
상기 바이어스 전압을 발생하고, 상기 레벨 변환부에 공급하는 바이어스부를 가지며,
상기 레벨 변환부는,
적어도 제 1의 n형 전계효과 트랜지스터와, 제 2의 n형 전계효과 트랜지스터와, 제 3의 n형 전계효과 트랜지스터와, 제 4의 n형 전계효과 트랜지스터와, 제 1의 p형 전계효과 트랜지스터와, 제 2의 p형 전계효과 트랜지스터를 포함하고,
상기 제 1의 n형 전계효과 트랜지스터의 드레인이 상기 제 1의 p형 전계효과 트랜지스터의 드레인 및 상기 제 2의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 3의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고,
상기 제 2의 n형 전계효과 트랜지스터의 드레인이 상기 제 2의 p형 전계효과 트랜지스터의 드레인 및 상기 제 1의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 4의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고,
상기 제 1의 p형 전계효과 트랜지스터의 소스 및 상기 제 2의 p형 전계효과 트랜지스터의 소스가 제 2 전압원에 접속되고,
상기 제 3의 n형 전계효과 트랜지스터의 소스 및 상기 제 4의 n형 전계효과 트랜지스터의 소스가 기준 전압원에 접속되고,
상기 제 3의 n형 전계효과 트랜지스터의 게이트와 상기 제 4의 n형 전계효과 트랜지스터의 게이트에는, 기준 전압 레벨과 제 1 전압 레벨을 상보적으로 취하는 입력 신호가 각각 공급되고,
상기 바이어스부는,
제 5의 n형 전계효과 트랜지스터와, 적어도 하나의 저항 소자를 포함하는 강압부와, 전원측 단자가 상기 제 1 전압보다 높은 전압원에 접속된 전류원을 포함하고,
상기 제 5의 n형 전계효과 트랜지스터의 소스가 제 1 전압원에 접속되고, 드레인이 상기 저항 소자의 일단에 접속되고,
상기 저항 소자의 타단이 상기 전류원의 전류 공급 단자측에 접속되고,
상기 제 5의 n형 전계효과 트랜지스터의 게이트가 상기 저항 소자의 타단측에 접속되고,
제 1 전압으로부터 상기 제 1의 n형 전계효과 트랜지스터 및 상기 제 2의 n형 전계효과 트랜지스터의 임계치 전압분만큼 높고, 또는 제 1 전압보다 높고 당해 임계치 전압보다 낮은 바이어스 전압을 상기 저항 소자의 일단측에 생성하고, 상기 레벨 변환부의 상기 제 1의 n형 전계효과 트랜지스터의 게이트 및 상기 제 2의 n형 전계효과 트랜지스터의 게이트에 공급하는 것을 특징으로 하는 표시 장치. - 제 9항에 있어서,
상기 강압부의 상기 저항 소자에 의한 강하 전압은, 발생하는 오버드라이브 전압을 지우기 가능한 전압인 것을 특징으로 하는 표시 장치. - 제 9항 또는 제 10항에 있어서,
상기 레벨 변환부는,
제 3의 p형 전계효과 트랜지스터와, 제 4의 p형 전계효과 트랜지스터를 또한 포함하고,
상기 제 3의 p형 전계효과 트랜지스터의 드레인이 상기 제 3의 n형 전계효과 트랜지스터의 드레인에 접속되고, 소스가 제 1 전압원에 접속되고, 게이트에 상기 제 3의 n형 전계효과 트랜지스터의 게이트에 공급되는 신호 레벨의 입력 신호가 공급되고,
상기 제 4의 p형 전계효과 트랜지스터의 드레인이 상기 제 4의 n형 전계효과 트랜지스터의 드레인에 접속되고, 소스가 제 1 전압원에 접속되고, 게이트에 상기 제 4의 n형 전계효과 트랜지스터의 게이트에 공급되는 신호 레벨의 입력 신호가 공급되는 것을 특징으로 하는 표시 장치. - 제 9항 내지 제 11항중 어느 한 항에 있어서,
상기 강압부는,
복수의 저항 소자가 직렬로 접속되고,
상기 바이어스부는,
저항 소자의 일단측과 제 5의 n형 전계효과 트랜지스터의 드레인과의 접속점 및 직렬 접속된 저항 소자끼리의 접속점에 의해 형성되는 복수의 노드중의 어느 하나가, 저항분할하여 얻어지는 바이어스 전압의 출력 노드로서 형성되어 있는 것을 특징으로 하는 표시 장치. - 제 12항에 있어서,
상기 복수의 노드로부터 출력되는 복수의 바이어스 전압중의 어느 하나를 선택하여, 상기 레벨 변환부의 상기 제 1의 n형 전계효과 트랜지스터의 게이트 및 상기 제 2의 n형 전계효과 트랜지스터의 게이트에 공급하는 셀렉터를 포함하는 것을 특징으로 하는 표시 장치. - 제 13항에 있어서,
상기 셀렉터의 출력측에 버퍼가 접속되어 있는 것을 특징으로 하는 표시 장치. - 제 9항 내지 제 14항중 어느 한 항에 있어서,
상기 레벨 변환부는,
제 5의 p형 전계효과 트랜지스터 및 제 6의 p형 전계효과 트랜지스터를 포함하고,
상기 제 5의 p형 전계효과 트랜지스터의 드레인이 제 1의 n형 전계효과 트랜지스터의 드레인에 접속되고, 소스가 상기 제 1의 p형 전계효과 트랜지스터의 드레인에 접속되고,
상기 제 6의 p형 전계효과 트랜지스터의 드레인이 상기 제 2의 n형 전계효과 트랜지스터의 드레인에 접속되고, 소스가 상기 제 2의 p형 전계효과 트랜지스터의 드레인에 접속되고,
상기 제 5의 p형 전계효과 트랜지스터의 게이트 및 상기 제 6의 p형 전계효과 트랜지스터의 게이트에, 소정의 바이어스 전압이 공급되는 것을 특징으로 하는 표시 장치. - 제 9항 내지 제 15항중 어느 한 항에 있어서,
하나의 바이어스부의 상기 바이어스 전압의 공급 라인에 대해, 복수의 레벨 변환부가 병렬로 접속되어 있는 것을 특징으로 하는 표시 장치. - 표시 장치를 가지며,
상기 표시 장치는,
표시 셀이 매트릭스형상으로 배치되는 표시부와,
입력 신호를 구동 레벨에 응한 레벨로 변환하는 레벨 변환 회로를 포함하고, 레벨 변환한 신호를 이용하여 생성된 구동 신호에 의해 상기 표시 셀에 접속된 신호선을 구동하는 신호선 구동 회로를 가지며,
상기 신호선 구동 회로의 상기 레벨 변환 회로는,
기준 전압과 제 1 전압을 신호 레벨로 하는 입력 신호를, 바이어스 전압의 공급을 받아서 상기 기준 전압과 제 1 전압보다도 높은 제 2 전압의 신호 레벨로 변환하는 적어도 하나의 레벨 변환부와,
상기 바이어스 전압을 발생하고, 상기 레벨 변환부에 공급하는 바이어스부를 가지며,
상기 레벨 변환부는,
적어도 제 1의 n형 전계효과 트랜지스터와, 제 2의 n형 전계효과 트랜지스터와, 제 3의 n형 전계효과 트랜지스터와, 제 4의 n형 전계효과 트랜지스터와, 제 1의 p형 전계효과 트랜지스터와, 제 2의 p형 전계효과 트랜지스터를 포함하고,
상기 제 1의 n형 전계효과 트랜지스터의 드레인이 상기 제 1의 p형 전계효과 트랜지스터의 드레인 및 상기 제 2의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 3의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고,
상기 제 2의 n형 전계효과 트랜지스터의 드레인이 상기 제 2의 p형 전계효과 트랜지스터의 드레인 및 상기 제 1의 p형 전계효과 트랜지스터의 게이트에 접속되고, 소스가 상기 제 4의 n형 전계효과 트랜지스터의 드레인에 접속되고, 게이트가 상기 바이어스 전압의 공급원에 접속되고,
상기 제 1의 p형 전계효과 트랜지스터의 소스 및 상기 제 2의 p형 전계효과 트랜지스터의 소스가 제 2 전압원에 접속되고,
상기 제 3의 n형 전계효과 트랜지스터의 소스 및 상기 제 4의 n형 전계효과 트랜지스터의 소스가 기준 전압원에 접속되고,
상기 제 3의 n형 전계효과 트랜지스터의 게이트와 상기 제 4의 n형 전계효과 트랜지스터의 게이트에는, 기준 전압 레벨과 제 1 전압 레벨을 상보적으로 취하는 입력 신호가 각각 공급되고,
상기 바이어스부는,
제 5의 n형 전계효과 트랜지스터와, 적어도 하나의 저항 소자를 포함하는 강압부와, 전원측 단자가 상기 제 1 전압보다 높은 전압원에 접속된 전류원을 포함하고,
상기 제 5의 n형 전계효과 트랜지스터의 소스가 제 1 전압원에 접속되고, 드레인이 상기 저항 소자의 일단에 접속되고,
상기 저항 소자의 타단이 상기 전류원의 전류 공급 단자측에 접속되고,
상기 제 5의 n형 전계효과 트랜지스터의 게이트가 상기 저항 소자의 타단측에 접속되고,
제 1 전압으로부터 상기 제 1의 n형 전계효과 트랜지스터 및 상기 제 2의 n형 전계효과 트랜지스터의 임계치 전압분만큼 높고, 또는 제 1 전압보다 높고 당해 임계치 전압보다 낮은 바이어스 전압을 상기 저항 소자의 일단측에 생성하고, 상기 레벨 변환부의 상기 제 1의 n형 전계효과 트랜지스터의 게이트 및 상기 제 2의 n형 전계효과 트랜지스터의 게이트에 공급하는 것을 특징으로 하는 전자 기기.
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