CN110706635B - 电平移位电路与显示面板 - Google Patents

电平移位电路与显示面板 Download PDF

Info

Publication number
CN110706635B
CN110706635B CN201910993696.5A CN201910993696A CN110706635B CN 110706635 B CN110706635 B CN 110706635B CN 201910993696 A CN201910993696 A CN 201910993696A CN 110706635 B CN110706635 B CN 110706635B
Authority
CN
China
Prior art keywords
voltage
coupled
transistors
circuit
stage circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910993696.5A
Other languages
English (en)
Other versions
CN110706635A (zh
Inventor
李旭骐
赖韦霖
陈怡然
赵伯颕
庄锦棠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AU Optronics Corp
Original Assignee
AU Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AU Optronics Corp filed Critical AU Optronics Corp
Publication of CN110706635A publication Critical patent/CN110706635A/zh
Application granted granted Critical
Publication of CN110706635B publication Critical patent/CN110706635B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本申请公开了电平移位电路和显示面板。电平移位电路接收低电压输入信号以提供高电压输出信号。偏压产生装置包括多个分压晶体管与多个电容，这些分压晶体管以串联的形式耦接于系统高电压与系统低电压之间，且相邻的这些分压晶体管之间具有分压节点以提供多个内部偏压，其中这些分压节点耦接这些电容。输入级电路耦接系统低电压用以接收低电压输入信号。交叉耦合级电路耦接系统高电压。多个降压单元以串联的形式耦接于输入级电路与交叉耦合级电路之间，且分别耦接这些分压节点以接收这些内部偏压。第一输出移位器耦接交叉耦合级电路与这些分压节点的其中之一以根据系统高电压与这些内部偏压中的第一内部偏压输出高电压输出信号。

Description

电平移位电路与显示面板
技术领域
本发明涉及一种电压电平移位技术，且特别涉及一种电平移位电路与显示面板。
背景技术
电平移位电路是现有电子装置中一种常见的电路。电平移位电路会将输入的低电压信号转换成高电压信号输出。电平移位电路可以高压工艺MOS晶体管或是低压工艺(Low-Voltage CMOS Process)MOS晶体管实现。高压工艺MOS晶体管可承受高电压，然而芯片面积加大与漏电流提高使得系统成本大幅提升。电平移位电路若以低压工艺MOS晶体管实现，与数字电路可整合于同一系统，芯片成本也可降低。电平移位电路的输入信号会在高低电压之间切换，而这种电压遽变容易导致低耐压但面积小的晶体管效能降低或损坏，连带造成输出的高电压信号不够稳定。另外，电平移位电路需要额外的偏压。一般的技术是通过导电垫片(pad)来外接偏压，然而这些导电垫片跟外接电流源可能会让成本上升以及功耗增加。
如果电平移位电路是要应用在某些电子装置时，可能还会要求电平移位电路的面积要微小化并且具有低漏电流。例如运用在微发光二极管(micro-LED)显示面板上。因此如何提出一种具有电路面积微小化与低漏电流的电平移位电路，并确保低压工艺MOS晶体管稳定运行，成为一个重要的课题。
发明内容
本发明提供一种电平移位电路与显示面板，电平移位电路可以应用于显示面板，具有电路面积微小化、低漏电流、全幅输出、信号低噪声以及运行稳定的优点。
本发明的实施例提供一种电平移位电路。电平移位电路接收低电压输入信号以提供高电压输出信号。电平移位电路包括偏压产生装置、输入级电路、交叉耦合级电路、多个降压单元与第一输出移位器。偏压产生装置包括多个分压晶体管与多个电容，这些分压晶体管以串联的形式耦接于系统高电压与系统低电压之间，且相邻的这些分压晶体管之间具有分压节点以提供多个内部偏压，其中这些分压节点耦接这些电容。输入级电路耦接系统低电压，用以接收低电压输入信号。交叉耦合级电路耦接系统高电压。这些降压单元以串联的形式耦接于输入级电路与交叉耦合级电路之间，且分别耦接这些分压节点以接收这些内部偏压。第一输出移位器耦接交叉耦合级电路与这些分压节点的其中之一以根据系统高电压与这些内部偏压中的第一内部偏压输出高电压输出信号。
在本发明的一实施例中，上述的电平移位电路还包括第二输出移位器。第二输出移位器耦接输入级电路与这些分压节点的其中另一以根据系统低电压与这些内部偏压中的第二内部偏压输出低电压输出信号。
在本发明的一实施例中，在上述的电平移位电路中，每一个分压节点所耦接的电容的耐压值大于或等于对应的分压晶体管的耐压值。
在本发明的一实施例中，在上述的电平移位电路中，这些电容的电容值落在0.1pF至1pF的范围内。
在本发明的一实施例中，在上述的电平移位电路中，每一个电容与对应的分压晶体管并联。
在本发明的一实施例中，在上述的电平移位电路中，这些电容一端耦接对应的分压节点且另一端接地。
在本发明的一实施例中，在上述的电平移位电路中，每一个降压单元为互补式晶体管对，包括：第一PMOS晶体管与第一NMOS晶体管以及第二PMOS晶体管与第二NMOS晶体管。第一PMOS晶体管的漏极耦接至第一NMOS晶体管的漏极。第二PMOS晶体管与第二NMOS晶体管与第一PMOS晶体管与第一NMOS晶体管呈对称配置，第二PMOS晶体管的漏极耦接至第二NMOS晶体管的漏极，且第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管与第二NMOS晶体管的栅极都耦接至相同的分压节点。
在本发明的一实施例中，在上述的电平移位电路中，电平移位电路中的晶体管都是由低压工艺产生的MOS晶体管，其中所述的低压工艺可为0.18μm(微米)CMOS工艺。
在本发明的一实施例中，在上述的电平移位电路中，交叉耦合级电路包括两个PMOS晶体管，两个PMOS晶体管的源极耦接系统高电压，两个PMOS晶体管的栅极耦接彼此的漏极，以及两个PMOS晶体管的漏极耦接这些降压单元中的第一个降压单元。
在本发明的一实施例中，在上述的电平移位电路中，第一输出移位器接收交叉耦合级电路中的两个PMOS晶体管的漏极的电压，且耦接于系统高电压和具有第一内部偏压的分压节点之间。
在本发明的一实施例中，在上述的电平移位电路中，输入级电路包括两个NMOS晶体管，两个NMOS晶体管的漏极耦接这些降压单元中的最后一个降压单元，两个NMOS晶体管的源极耦接系统低电压，以及两个NMOS晶体管其中之一的栅极接收低电压输入信号，两个NMOS晶体管其中另一的栅极接收低电压输入信号的反相信号。
本发明的实施例提供一种显示面板，包括上述的电平移位电路。栅极驱动器接收由电平移位电路提供的高电压输出信号且提供多个栅极信号。多个像素耦接多条扫描线以接收对应的栅极信号。
基于上述，本发明的实施例的电平移位电路可以提供在多个分压节点提供不同的内部偏压，通过设置电容降低内部偏压的电压变化，可以提供一种稳定输出全摆幅的高电压输出信号。电平移位电路还通过多个降压单元保护电平移位电路中的晶体管，避免晶体管受到过大的跨压造成操作异常。上述的电平移位电路可以应用在显示面板的电路设计中。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。
附图说明
图1是依照本发明的一实施例的一种显示面板的示意图。
图2是依照本发明的一实施例的一种电平移位电路的电路示意图。
图3是依照本发明的一实施例的一种电平移位电路的输出信号的波形图。
图4是依照本发明的一实施例的第一内部偏压的波形图。
图5是依照本发明的一实施例的第二内部偏压的波形图。
图6是依照本发明的另一实施例的一种电平移位电路的电路示意图。
附图标记说明如下：
10：显示面板
100、600：电压转换电路
110、610：偏压产生装置
112：分压晶体管
114、614：电容
120：输入级电路
122、124：NMOS晶体管
130：交叉耦合级电路
132、134：PMOS晶体管
142～148：降压单元
150：第一输出移位器
160：第二输出移位器
200：栅极驱动器
GS：栅极信号
INV：反相器
N：分压节点
SL：扫描线
PX：像素
TP1：第一PMOS晶体管
TN1：第一NMOS晶体管
TP2：第二PMOS晶体管
TN2：第二NMOS晶体管
V1～V4：内部偏压
VIN：低电压输入信号
VDD：系统高电压
VSS：系统低电压
VOUT：输出信号
VOH：高电压输出信号
VOL：低电压输出信号
具体实施方式
图1是依照本发明的一实施例的一种显示面板的示意图。请参照图1，在本实施例中，显示面板10包括电平移位电路100、栅极驱动器200、多条扫描线SL以及多个像素PX。电平移位电路100接收低电压输入信号VIN以提供输出信号VOUT给栅极驱动器200。输出信号VOUT可以包括多个具有不同电平范围的电压信号，例如高电压输出信号与低电压输出信号，本发明对于输出信号VOUT并不限制。栅极驱动器200接收输出信号VOUT并提供多个栅极信号GS。这些像素PX成阵列排列且分别耦接扫描线SL与数据线(图中未显示)。这些像素PX会通过扫描线SL接收栅极信号GS以及通过数据线接收像素电压。
在本实施例中，显示面板10可以是micro-LED显示面板或是液晶显示面板，本发明并不限制。
图2是依照本发明的一实施例的一种电平移位电路的电路示意图。请搭配图1参考图2，在本实施例中，电平移位电路100包括偏压产生装置110、输入级电路120、交叉耦合级电路130、多个降压单元142～148、第一输出移位器150与第二输出移位器160。偏压产生装置110包括多个分压晶体管112与多个电容114。这些分压晶体管112以串联的形式耦接于系统高电压VDD与系统低电压VSS之间，且相邻的分压晶体管112之间具有分压节点N以提供多个内部偏压V1～V4，其中这些分压节点N分别耦接电容114。
在图2中，这些串联的分压晶体管112可以将系统高电压VDD分压。由上而下，4个分压节点N上的内部偏压分别是内部偏压V1(以下又称为第一内部偏压)、内部偏压V3、内部偏压V4与内部偏压V2(以下又称为第二内部偏压)。图2的电路架构仅作为示例，本发明不限制分压晶体管、电容或分压节点的数目。
输入级电路120耦接系统低电压VSS，用以接收低电压输入信号VIN，交叉耦合级电路130耦接系统高电压VDD。这些降压单元142～148以串联的形式耦接于输入级电路120与交叉耦合级电路130之间，并且分别耦接分压节点N以接收内部偏压V1～V4。第一输出移位器150耦接交叉耦合级电路130与其中一个分压节点N。在图2的实施例中，第一输出移位器150耦接具有第一内部偏压V1的分压节点N以根据系统高电压VDD与第一内部偏压V1输出高电压输出信号VOH。第二输出移位器160耦接输入级电路120与具有第二内部偏压V2的分压节点N以根据系统低电压VSS与第二内部偏压V2输出低电压输出信号VOL。在此，系统低电压VSS小于第二内部偏压V2，第二内部偏压V2小于第一内部偏压V1，以及第一内部偏压V1小于系统高电压VDD。
具体而言，接收低电压输入信号VIN后，电平移位电路100可以对应地输出电压电平相较于低电压输入信号VIN被平移过的高电压输出信号VOH。高电压输出信号VOH的电压电平是低电压输入信号VIN往系统高电压VDD平移后的结果。
相较于现有的技术，电平移位电路100只需要外接系统高电压VDD与系统低电压VSS就可以提供多个内部偏压V1～V4给第一输出移位器150或第二输出移位器160，不需要外接其他偏压电源，可以免去电路上外接偏压所需要的导电垫片(pad)，大幅节省电路面积以及提升电路效能。本发明的电平移位电路100还包括耦接分压节点N的多个电容114。信号在高-低电压电平切换的剎那，因为电压的剧烈变化容易造成电压信号或电流信号不稳定，产生所谓的尖波(spike)。耦接分压节点N的电容114具有稳压的技术效果，可以消除这种暂态波动，让内部偏压V1～V4稳定以提升电平移位电路100的准确度与可靠度。
下面更进一步说明本实施例的电路架构。
这些分压晶体管112以PMOS晶体管为例，且每一个分压晶体管112的栅极与漏极互接，且其漏极耦接至对应的分压节点N。在本实施例中，每一个电容114与对应的分压晶体管112并联并耦接相同的分压节点N。每一个分压节点N所耦接的电容114的耐压值会大于或等于对应的分压晶体管112的耐压值。举例来说，分压晶体管112能容忍的跨压范围是0V(伏特)～3.3V，电容114的电容值可以选择落在0.1pF(皮法拉)至1pF的范围内。分压晶体管112可以0.18μm(微米)CMOS工艺实现，本发明并不限制。
输入级电路120包括两个NMOS晶体管122与124，NMOS晶体管122与124的漏极耦接降压单元148，即最后一个降压单元，源极耦接系统低电压VSS。NMOS晶体管122与124的其中之一的栅极(在此是NMOS晶体管124)会接收低电压输入信号VIN，其中另一的栅极(在此是NMOS晶体管122)接收低电压输入信号VIN的反相信号。在本实施例中，输入级电路120还可以包括反相器INV以提供低电压输入信号VIN的反相信号。
第二输出移位器160耦接NMOS晶体管122与124的漏极(或者降压单元148的输出端)以切换低电压输出信号VOL的电压电平。第二输出移位器160耦接于具有第二内部偏压V2的分压节点N与系统低电压VSS之间，其栅极接收NMOS晶体管122与124的漏极上的电压(也是降压单元148的输出电压)并输出低电压输出信号VOL。低电压输出信号VOL的电压电平会随着低电压输入信号VIN的上升与下降而在系统低电压VSS与第二内部偏压V2之间切换。
交叉耦合级电路130包括两个PMOS晶体管132与134。PMOS晶体管132与134的源极都耦接系统高电压VDD，与门极耦接彼此的漏极。PMOS晶体管132与134的漏极耦接降压单元142(即第一个降压单元)以及第一输出移位器150。第一输出移位器150耦接于系统高电压VDD与具有第一内部偏压V1的分压节点N之间并且接收PMOS晶体管132与134的漏极端上的电压(也是降压单元142的输入电压)以切换高电压输出信号VOH的电压电平。高电压输出信号VOH的电压电平会随着低电压输入信号VIN的上升与下降而在系统高电压VDD与第一内部偏压V1之间切换，以实现全幅输出。
图2中的降压单元142～148以互补式金属氧化物半导体晶体管对(ComplementaryMetal-Oxide-Semiconductor pair,CMOS pair)的方式实施，且降压单元142～148的结构彼此相同。每一个降压单元包括第一PMOS晶体管TP1、第一NMOS晶体管TN1以及成对称配置的第二PMOS晶体管TP2与第二NMOS晶体管TN2。第一PMOS晶体管TP1与第一NMOS晶体管TN1串接，第二PMOS晶体管TP2与第二NMOS晶体管TN2串接，也就是说第一PMOS晶体管TP1的漏极耦接至第一NMOS晶体管TN1的漏极，第二PMOS晶体管TP2的漏极耦接至第二NMOS晶体管TN2的漏极。第一PMOS晶体管TP1、第一NMOS晶体管TN1、第二PMOS晶体管TP2与第二NMOS晶体管TN2的栅极都耦接到相同的分压节点N。
详细来说，降压单元142的晶体管的栅极都耦接至第一个分压节点N(图2中由上往下的排列顺序)以接收第一内部偏压V1；降压单元144的晶体管的栅极都耦接至第两个分压节点N以接收第三内部偏压V3；降压单元146的晶体管的栅极都耦接至第三个分压节点N以接收第四内部偏压V4；降压单元148的晶体管的栅极都耦接至第四个分压节点N以接收第二内部偏压V2。
交叉耦合级电路130中的PMOS晶体管132耦接降压单元142中的第一PMOS晶体管TP1，PMOS晶体管134耦接第二PMOS晶体管TP2。输入级电路120的NMOS晶体管122会耦接降压单元148中的第一NMOS晶体管TN1，NMOS晶体管124耦接降压单元148中的第二NMOS晶体管TN2。
特别说明的是，在本实施例中，图2的实施例的MOS晶体管可以都是低压工艺产生的MOS晶体管。如此一来，电路面积可以微小化并且易于与数字电路整合。这些叠接的降压单元142～148可以将系统高电压VDD与系统低电压VSS分隔成若干电压范围，以避免电平移位电路100中的晶体管承受的跨压过大而产生问题。
图3是依照本发明的一实施例的一种电平移位电路的输出信号的波形图，图4是依照本发明的一实施例的第一内部偏压的波形图，图5是依照本发明的一实施例的第二内部偏压的波形图。请同时参照图2至图5，降压单元142～148中左边的第一PMOS晶体管TP1和第一NMOS晶体管TN1的导通状况会与右边的第二PMOS晶体管TP2和第二NMOS晶体管TN2相反，因此第一输出移位器150与第二输出移位器160的两边栅极会接收不同的电压电平以选择输出高电平信号还是低电平信号。举例来说，系统高电压VDD为15V，系统低电压VSS为0V，偏压产生装置110所输出的第一内部偏压V1是12V，第三偏压V3是9V，第四偏压V4是6V，第二内部偏压V2是3V。低电压输入信号VIN是在0V～3V的脉冲信号。
当低电压输入信号VIN是0V时，第一输出移位器150从PMOS晶体管132的漏极端接收12.1V，从PMOS晶体管134的漏极端接收15V，因此高电压输出信号VOH的电压电平被上拉至系统高电压VDD。另一方面，第二输出移位器160从NMOS晶体管122的漏极端接收0V，从NMOS晶体管124的漏极端接收2.9V。低电压输出信号VOL的电压电平被上拉至第二内部偏压V2(3V)。
当低电压输入信号VIN是3V时，第一输出移位器150从PMOS晶体管132的漏极端接收15V，从PMOS晶体管134的漏极端接收12.1V，因此高电压输出信号VOH的电压电平被下拉至第一内部偏压V1(12V)。另一方面，第二输出移位器160从NMOS晶体管122的漏极端接收2.9V，从NMOS晶体管124的漏极端接收0V，低电压输出信号VOL的电压电平被下拉至系统低电压VSS。
电平移位电路100可以输出电压电平平移后的高电压输出信号VOH以及跟低电压输入信号VIN具有相同电平的低电压输出信号VOL。图3显示高电压输出信号VOH与低电压输出信号VOL都具有全摆幅，而且电压电平可以精准地在12V～15V或0V～3V之间切换。上升时间(rising time)与下降时间(falling time)也都十分短暂。
图4与图5分别显示第一内部偏压V1与第二内部偏压V2随时间的变化情形。从图4与图5可以发现在耦接电容114的条件下，即使低电压输入信号VIN的电压电平从3V改变至0V，第一内部偏压V1与第二内部偏压V2的暂态电压变化也不超过1V，显着地降低分压节点N上可能发生的尖波。
另外说明的是，在其他的实施例中，可以不需要第二输出移位器160，或是可以输出电平移位器(包括第一输出移位器150或第二输出移位器160)也可以耦接不同的分压节点，本发明并不限制电平移位器一定要选用哪一个内部分压，亦即本发明并不限制高电压输出信号VOH或低电压输出信号VOL的输出电压范围。
图6是依照本发明的另一实施例的一种电平移位电路的电路示意图。电平移位电路600的架构大致与电平移位电路100相同，差别在于偏压产生装置610中的电容614配置方式与偏压产生装置110中的电容114不同。偏压产生装置110的电容114与分压晶体管112并联，以并联的分压晶体管112跟电容114作为一个分压单元的话，这些分压单元串连于系统高电压VDD与系统低电压VSS之间。换句话说，每个分压节点N都会耦接两个电容114以达到稳压的效果。偏压产生装置610中的多个分压晶体管112依旧是串连于系统高电压VDD与系统低电压VSS之间，但每个分压节点N只有耦接一个电容614。电容614的一端耦接分压节点N，另一端接地(或是系统低电压VSS)。
关于电平移位电路600的电路运行大致相同于电平移位电路100的电路运行，在此则不再赘述。
综上所述，本发明提供一种显示面板与电平移位电路。电平移位电路可以接收低电压输入信号来提供电压电平平移后的高电压输出信号。电平移位电路具有偏压产生装置可以根据系统高电压在多个分压节点上提供多个不同的内部偏压，并且每个分压节点耦接电容以达到稳压的效果。电平移位电路还利用多个降压单元来将系统高电压区分为若干电压范围以达到逐步降压的效果，并且避免晶体管因为跨压过大而产生问题。电平移位电路还利用交叉耦合级电路来加快高电压输出信号的上升时间与下降时间。因此本发明的电平移位电路具有输出稳定、适用于低压工艺、全摆幅输出以及不需要外接其他偏压电源的优点。本发明的显示面板的驱动电路使用上述的电平移位电路，因此可以缩小芯片面积还能降低电路的漏电流。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (12)

1.一种电平移位电路，接收一低电压输入信号以提供一高电压输出信号，该电平移位电路包括：
一偏压产生装置，包括多个分压晶体管与多个电容，所述分压晶体管以串联的形式耦接于一系统高电压与一系统低电压之间，且相邻的所述分压晶体管之间具有一分压节点以提供多个内部偏压，其中所述分压节点耦接所述电容；
一输入级电路，耦接该系统低电压，用以接收该低电压输入信号；
一交叉耦合级电路，耦接该系统高电压；
多个降压单元，以串联的形式耦接于该输入级电路与该交叉耦合级电路之间，且分别耦接所述分压节点以接收所述内部偏压；以及
一第一输出移位器，耦接该交叉耦合级电路与所述分压节点的其中之一以根据该系统高电压与所述多个内部偏压中的一第一内部偏压输出该高电压输出信号。
2.如权利要求1所述的电平移位电路，还包括：
一第二输出移位器，耦接该输入级电路与所述分压节点的其中另一以根据该系统低电压与所述多个内部偏压中的一第二内部偏压输出一低电压输出信号。
3.如权利要求1所述的电平移位电路，其中，每一个该分压节点所耦接的该电容的耐压值大于或等于对应的分压晶体管的耐压值。
4.如权利要求1所述的电平移位电路，其中所述电容的电容值落在0.1pF至1pF的范围内。
5.如权利要求1所述的电平移位电路，其中每一个该电容与对应的分压晶体管并联。
6.如权利要求1所述的电平移位电路，其中所述电容的一端耦接对应的分压节点且另一端接地。
7.如权利要求1所述的电平移位电路，其中每一个该降压单元为互补式晶体管对，包括：
一第一PMOS晶体管与一第一NMOS晶体管，该第一PMOS晶体管的漏极耦接至该第一NMOS晶体管的漏极；以及
一第二PMOS晶体管与一第二NMOS晶体管，与该第一PMOS晶体管与该第一NMOS晶体管呈对称配置，该第二PMOS晶体管的漏极耦接至该第二NMOS晶体管的漏极，且该第一PMOS晶体管、该第一NMOS晶体管、该第二PMOS晶体管与该第二NMOS晶体管的栅极都耦接至相同的该分压节点。
8.如权利要求7所述的电平移位电路，其中该电平移位电路中的晶体管都是由低压工艺产生的MOS晶体管，其中所述低压工艺为0.18μm CMOS工艺。
9.如权利要求1所述的电平移位电路，其中该交叉耦合级电路包括两个PMOS晶体管，该两个PMOS晶体管的源极耦接该系统高电压，该两个PMOS晶体管的栅极耦接彼此的漏极，以及该两个PMOS晶体管的漏极耦接所述多个降压单元中的第一个降压单元。
10.如权利要求9所述的电平移位电路，其中该第一输出移位器接收该交叉耦合级电路中的该两个PMOS晶体管的漏极的电压，且耦接于该系统高电压和具有该第一内部偏压的该分压节点之间。
11.如权利要求1所述的电平移位电路，其中该输入级电路包括两个NMOS晶体管，该两个NMOS晶体管的漏极耦接所述多个降压单元中的最后一个降压单元，该两个NMOS晶体管的源极耦接该系统低电压，以及该两个NMOS晶体管其中之一的栅极接收该低电压输入信号，该两个NMOS晶体管其中另一的栅极接收该低电压输入信号的反相信号。
12.一种显示面板，包括：
一电平移位电路，接收一低电压输入信号以提供一高电压输出信号，该电平移位电路包括：
一偏压产生装置，包括多个分压晶体管与多个电容，所述多个分压晶体管以串联的形式耦接于一系统高电压与一系统低电压之间，且相邻的所述分压晶体管之间具有一分压节点以提供多个内部偏压，其中所述分压节点耦接所述电容；
一输入级电路，耦接该系统低电压，用以接收该低电压输入信号；
一交叉耦合级电路，耦接该系统高电压；
多个降压单元，以串联的形式耦接于该输入级电路与该交叉耦合级电路之间，且分别耦接所述分压节点以接收所述内部偏压；以及
一第一输出移位器，耦接该交叉耦合级电路与所述分压节点的其中之一以根据该系统高电压与所述多个内部偏压中的一第一内部偏压输出该高电压输出信号；
一栅极驱动器，接收该高电压输出信号且提供多个栅极信号；
多条扫描线；以及
多个像素，耦接所述扫描线以接收对应的栅极信号。
CN201910993696.5A 2019-03-28 2019-10-18 电平移位电路与显示面板 Active CN110706635B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW108110907A TWI697002B (zh) 2019-03-28 2019-03-28 位準移位電路與顯示面板
TW108110907 2019-03-28

Publications (2)

Publication Number Publication Date
CN110706635A CN110706635A (zh) 2020-01-17
CN110706635B true CN110706635B (zh) 2022-09-13

Family

ID=69201572

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910993696.5A Active CN110706635B (zh) 2019-03-28 2019-10-18 电平移位电路与显示面板

Country Status (2)

Country Link
CN (1) CN110706635B (zh)
TW (1) TWI697002B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3113796B1 (fr) * 2020-08-31 2023-01-13 St Microelectronics Grenoble 2 Dispositif et procédé de décalage de niveau
CN112073048B (zh) * 2020-09-02 2022-11-04 敦泰电子（深圳）有限公司 电平移位电路
TWI770999B (zh) * 2021-05-12 2022-07-11 友達光電股份有限公司 電壓調變電路及其操作方法
TWI800306B (zh) * 2022-03-16 2023-04-21 瑞鼎科技股份有限公司 應用於顯示驅動電路的位準移位電路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101145781A (zh) * 2006-09-13 2008-03-19 联詠科技股份有限公司 过驱动数字模拟转换器、源极驱动器与其方法
CN101304212A (zh) * 2007-05-11 2008-11-12 联咏科技股份有限公司 可提升电压转换效率的电压转换装置
CN102571065A (zh) * 2010-10-08 2012-07-11 索尼公司 电平转换电路、显示设备和电子装置
CN103578560A (zh) * 2012-08-10 2014-02-12 瀚宇彩晶股份有限公司 移位寄存器及其电压调整电路与电压调整方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282954B2 (en) * 2006-01-26 2007-10-16 Avnera Corporation Capacitor-coupled level shifter with duty-cycle independence
JP5457826B2 (ja) * 2009-12-28 2014-04-02 株式会社ジャパンディスプレイ レベルシフト回路、信号駆動回路、表示装置および電子機器
KR102338945B1 (ko) * 2017-09-14 2021-12-13 엘지디스플레이 주식회사 레벨 쉬프터를 갖는 디스플레이 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101145781A (zh) * 2006-09-13 2008-03-19 联詠科技股份有限公司 过驱动数字模拟转换器、源极驱动器与其方法
CN101304212A (zh) * 2007-05-11 2008-11-12 联咏科技股份有限公司 可提升电压转换效率的电压转换装置
CN102571065A (zh) * 2010-10-08 2012-07-11 索尼公司 电平转换电路、显示设备和电子装置
CN103578560A (zh) * 2012-08-10 2014-02-12 瀚宇彩晶股份有限公司 移位寄存器及其电压调整电路与电压调整方法

Also Published As

Publication number Publication date
TWI697002B (zh) 2020-06-21
CN110706635A (zh) 2020-01-17
TW202036577A (zh) 2020-10-01

Similar Documents

Publication Publication Date Title
CN110706635B (zh) 电平移位电路与显示面板
EP1861760B1 (en) Bootstrapping circuit capable of sampling inputs beyond supply voltage
JPH11274912A (ja) レベルシフト回路
US9479154B2 (en) Semiconductor integrated circuit
US7659767B2 (en) Boost circuit and level shifter
KR100362762B1 (ko) 레벨컨버터및반도체장치
KR20100104124A (ko) 레벨 쉬프팅이 가능한 로직 회로
US6850090B2 (en) Level shifter
KR101712211B1 (ko) 레벨 쉬프터
US20210065611A1 (en) Gate driving unit, driving method thereof, gate driving circuit and display device
KR20010100766A (ko) 레벨 시프트 회로 및 화상 표시 장치
CN110580877B (zh) 升压电路、输出缓冲电路与显示面板
JPH08335881A (ja) 相補型電流源回路
KR100516093B1 (ko) 신호의 진폭을 변환하기 위한 진폭 변환 회로
JP2009260832A (ja) 半導体装置
US7295056B2 (en) Level shift circuit
CN213152036U (zh) 电平移位电路以及集成电路
US20140035550A1 (en) Voltage regulator circuit
CN114095013A (zh) 一种电平转换电路及开关电源
CN115603730A (zh) 电平转换器
US10164616B2 (en) Level shift circuit
CN109861684B (zh) 跨电位的电平移位电路
JP3180608B2 (ja) 電源選択回路
US11558043B2 (en) Voltage adjust circuit and operation method thereof
US20160269028A1 (en) Apparatus for performing level shift control in an electronic device with aid of parallel paths controlled by different control signals for current control purposes

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant