CN110580877B - 升压电路、输出缓冲电路与显示面板 - Google Patents

升压电路、输出缓冲电路与显示面板 Download PDF

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Abstract

提供一种升压电路、输出缓冲电路与显示面板，其中升压电路至少包括位准移位电路与输出缓冲电路。位准移位电路接收输入电压脉冲以提供平移后的第一电压脉冲、第二电压脉冲与第三电压脉冲至输出缓冲电路。输出缓冲电路包括缓冲电路与偏压电路。缓冲电路包括串联于系统高电压与输出端点之间的K个P型晶体管与串联于输出端点与系统低电压之间的K个N型晶体管，K是大于或等于5的整数。偏压电路根据第二电压脉冲提供多个动态偏压以控制缓冲电路中的部分晶体管，并且包括耦接第1个第一P型晶体管的控制端与第1个第一N型晶体管的控制端的第一电容。一种显示面板亦被提供。

Description

升压电路、输出缓冲电路与显示面板
技术领域
本发明涉及一种电子电路，且特别涉及一种升压电路、输出缓冲电路与显示面板。
背景技术
现有电子装置的电路常常会需要使用不同的工作电压范围，因此需要升压电路将低位准的电压信号转换成具有高位准的电压信号以驱动其他电路。举例来说，具有省电、开关速度快的发光二极管(Light Emitting Diode,LED)开始应用到平面显示器上，发光二极管的驱动电路就会需要使用升压电路提供高位准电压信号。
因为输出电压信号会在高位准跟低位准之间切换，现有的升压电路可能会有信号转态太慢或是消耗功率太大的问题，或者是芯片面积过大或成本过高等其他问题，因此如何提供一种能够在高低位准间快速切换、面积微小化并且节约功耗与成本的升压电路成为本领域技术人员重要的课题之一。
发明内容
本发明提供一种升压电路、输出缓冲电路与显示面板，升压电路或输出缓冲电路可以应用于显示面板的驱动电路，并具有电路面积微小化、全幅输出、位准切换快速以及运行稳定的优点。
本发明的实施例提供一种升压电路，用以接收输入电压脉冲以在输出端点提供输出电压脉冲。升压电路包括位准移位电路与输出缓冲电路。位准移位电路接收输入电压脉冲以提供平移后的第一电压脉冲、第二电压脉冲与第三电压脉冲。输出缓冲电路，包括缓冲电路与偏压电路。缓冲电路包括串联于系统高电压与输出端点之间的K个P型晶体管与串联于输出端点与系统低电压之间的K个N型晶体管，K是大于或等于5的整数。第K个第一P型晶体管受控于第一电压脉冲且第K个第一N型晶体管受控于第三电压脉冲，其中第i个第一P型晶体管与第i个第一N型晶体管表示K个第一P型晶体管与K个第一N型晶体管中的晶体管相对于输出端点的顺序，i为1至K的整数且i愈小表示晶体管愈靠近输出端点。偏压电路电性连接于缓冲电路与位准移位电路之间。偏压电路根据第二电压脉冲提供多个动态偏压至缓冲电路，K个第一P型晶体管与K个第一N型晶体管中的部分晶体管受控于这些动态偏压，且偏压电路包括耦接第1个第一P型晶体管的控制端与第1个第一N型晶体管的控制端的第一电容。
在本发明的一实施例中，上述的升压电路中的偏压电路还包括电性连接位准移位电路的第一开关与电性连接第一开关与缓冲电路的第二开关。第一开关根据第二电压脉冲选择提供第一内部偏压或第二内部偏压至第二开关。第二开关受控于第一节点上的电压以提供第一开关的输出至第二节点或第三节点，其中，第一节点耦接第1个第一P型晶体管与第1个第一N型晶体管的控制端，第二节点耦接第2个第一N型晶体管的控制端，第三节点耦接第2个第一P型晶体管的控制端。
在本发明的一实施例中，在上述的升压电路中，当第一开关提供第二内部偏压至第二开关时，第二开关相应地提供第二内部偏压作为这些动态偏压的其中之一至第三节点，以及当第一开关提供第一内部偏压至第二开关时，第二开关相应地提供第一内部偏压作为这些动态偏压的其中之一至第二节点。
在本发明的一实施例中，在上述的升压电路中，偏压电路还包括(K-2)个第二N型晶体管、(K-2)个第二P型晶体管、第三P型晶体管与第三N型晶体管。(K-2)个第二N型晶体管串联于第(K-1)个P型晶体管的控制端与第一节点之间，其中第j个第二N型晶体管的两端分别耦接第j个第一P型晶体管的控制端与第(j+1)个第一P型晶体管的控制端，且第j个第二N型晶体管的控制端耦接第j个第一P型晶体管的第一端与第(j+1)个第一P型晶体管的第二端。(K-2)个第二P型晶体管串联于第一节点与第(K-1)个N型晶体管的控制端之间，其中第j个第二P型晶体管的两端分别耦接第j个第一N型晶体管的控制端与第(j+1)个第一N型晶体管的控制端，且第j个第二P型晶体管的控制端耦接第j个第一N型晶体管的第二端与第(j+1)个第一N型晶体管的第一端，其中第j个第二P型晶体管与第j个第二N型晶体管表示(K-2)个第二P型晶体管与(K-2)个第二N型晶体管中的晶体管相对于第一节点的顺序，j为1至(K-2)的整数且j愈小表示晶体管愈靠近第一节点。第三P型晶体管的控制端耦接第三节点，其两端分别耦接第一内部偏压与第3个第一P型晶体管的控制端。第三N型晶体管的控制端耦接第二节点，其两端分别耦接第二内部偏压与第3个第一N型晶体管的控制端。
在本发明的一实施例中，在上述的升压电路中，第一开关包括第四P型晶体管与一第四N型晶体管。第四P型晶体管的第一端耦接第一内部偏压，第二端耦接第四N型晶体管的第一端，第四N型晶体管的第二端耦接第二内部偏压，并且第四P型晶体管与第四N型晶体管的控制端共同接收第二电压脉冲。第二开关包括第五P型晶体管与第五N型晶体管。第五P型晶体管的一端耦接第三节点，另一端耦接第五N型晶体管的一端、第四P型晶体管的第二端与第四N型晶体管的第一端，以及第五N型晶体管的另一端耦接第二节点，并且第五P型晶体管与第五N型晶体管的控制端共同耦接第一节点。
在本发明的一实施例中，在上述的升压电路中，当(K-2)个第二P型晶体管被导通时，第二节点的位准被下拉以截止第三N型晶体管，第一节点的位准被下拉以截止第五N型晶体管并导通第五P型晶体管，其中第四P型晶体管被截止且第四N型晶体管被导通使得第二内部偏压被提供至第三节点。
在本发明的一实施例中，在上述的升压电路中，当(K-2)个第二N型晶体管被导通时，第三节点的位准被上拉以截止第三P型晶体管，第一节点的位准被上拉以导通第五N型晶体管并截止第五P型晶体管，其中第四P型晶体管被导通且第四N型晶体管被截止使得第一内部偏压被提供至第二节点。
在本发明的一实施例中，在上述的升压电路中，输入电压脉冲的高位准是VDD，系统高电压的位准是K*VDD，K个第一P型晶体管与K个第一N型晶体管中的部分晶体管受控于多个内部偏压，这些内部偏压包括第一内部偏压与第二内部偏压，第一内部偏压为(K+1)*VDD/2，第二内部偏压为(K-1)*VDD/2。其中当K＝5时，第一内部偏压的位准是3*VDD，第二内部偏压的位准是2*VDD，其中第4个第一P型晶体管的控制端接收位准是4*VDD的内部偏压，并且第4个第一N型晶体管的控制端接收位准是VDD的内部偏压。
在本发明的一实施例中，在上述的升压电路还包括耦接系统高电压的偏压产生电路。偏压产生电路包括多个分压晶体管与多个第二电容。多个分压晶体管以串联的形式耦接于系统高电压与系统低电压之间，且相邻的这些分压晶体管之间具有一分压节点以提供这些内部偏压的其中之一。多个第二电容耦接这些分压节点且与对应的分压晶体管并联。
在本发明的一实施例中，在上述的升压电路中，输入电压脉冲的高位准是VDD，系统高电压的位准是K*VDD，第一电压脉冲的高位准是K*VDD，第二电压脉冲的高位准是(K+1)*VDD/2，以及第三电压脉冲的高位准是VDD，其中第一电压脉冲、第二电压脉冲以及第三电压脉冲与输入电压脉冲的相位实质上相反。
在本发明的一实施例中，在上述的升压电路中，第一电压脉冲、第二电压脉冲以及第三电压脉冲与输入电压脉冲的脉冲高度实质上相同。
本发明的实施例提供一种输出缓冲电路，包括缓冲电路与偏压电路。缓冲电路包括串联于系统高电压与输出端点之间的K个P型晶体管与串联于输出端点与系统低电压之间的K个N型晶体管，K是大于或等于5的整数。第K个第一P型晶体管受控于第一电压脉冲且第K个第一N型晶体管受控于第三电压脉冲，其中第i个第一P型晶体管与第i个第一N型晶体管表示K个第一P型晶体管与K个第一N型晶体管中的晶体管相对于输出端点的顺序，i为1至K的整数且i愈小表示晶体管愈靠近输出端点。偏压电路接收第二电压脉冲且电性连接于缓冲电路，其中，偏压电路根据第二电压脉冲提供多个动态偏压至缓冲电路。偏压电路包括耦接第1个第一P型晶体管的控制端与第1个第一N型晶体管的控制端的第一电容。K个第一P型晶体管与K个第一N型晶体管中的部分晶体管受控于这些动态偏压，且第二电压脉冲的位准大于第三电压脉冲且小于第一电压脉冲。
本发明的实施例提供一种显示面板，包括上述的升压电路。栅极驱动器接收由升压电路提供的输出电压脉冲且提供多个栅极信号。多个像素耦接多条扫描线以接收对应的栅极信号。
基于上述，本发明提供一种升压电路、输出缓冲电路与显示面板。升压电路可以应用于显示面板并且包括输出缓冲电路。输出缓冲电路包括缓冲电路与偏压电路，且从位准移位电路接收有关于输入电压脉冲的第一电压脉冲、第二电压脉冲与第三电压脉冲。缓冲电路包括串联于系统高电压与输出端点之间的K个第一P型晶体管以及串联于输出端点与系统低电压之间的K个第一N型晶体管。第K个第一P型晶体管受控于第一电压脉冲且第K个第一N型晶体管受控于第三电压脉冲。偏压电路根据第二电压脉冲提供多个动态偏压至缓冲电路中其他部分晶体管的控制端。通过偏压电路提供的动态分压来精准控制缓冲电路中的晶体管的控制端的位准，能够使缓冲电路中的晶体管运行稳定，并且实现一阶段式的位准切换。偏压电路包括耦接第1个第一P型晶体管的控制端与第1个第一N型晶体管的控制端的第一电容，能够提升输出电压脉冲的信号切换速度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合说明书附图作详细说明如下。
附图说明
图1是依照本发明的一实施例的一种显示面板的示意图。
图2是依照本发明的一实施例的一种升压电路的电路示意图。
图3是依照本发明的一实施例的一种升压电路的信号波形图。
图4是依照本发明的一实施例的一种具有第一电容的升压电路跟缺乏第一电容的升压电路所产生的输出电压脉冲波形图。
附图标记说明：
10：显示面板
100：升压电路
110：位准移位电路
120：缓冲电路
130：偏压电路
132：第一开关
134：第二开关
140：偏压产生电路
142：分压晶体管
144：第二电容
150：输出缓冲电路
200：栅极驱动器
410、420：电压曲线
CF：第一电容
GS：栅极信号
K：整数
N1：第一节点
N2：第二节点
N3：第三节点
N4～N7：分压节点
SL：扫描线
TP1～TP5：第一P型晶体管
TN1～TN5：第一N型晶体管
T1～T3：第二P型晶体管
T4～T6：第二N型晶体管
T7：第三N型晶体管
T8：第三P型晶体管
T9：第四N型晶体管
T10：第四P型晶体管
T11：第五N型晶体管
T12：第五P型晶体管
OUT：输出端点
PX：像素
VDD：电压位准
VIB1：第一内部偏压
VIB2：第二内部偏压
VIN：输入电压脉冲
VSS：系统低电压
VO1：第一电压脉冲
VO2：第二电压脉冲
VO3：第三电压脉冲
VOUT：输出电压脉冲
具体实施方式
图1是依照本发明的一实施例的一种显示面板的示意图。请参照图1，在本实施例中，显示面板10包括升压电路100、栅极驱动器200、多条扫描线SL以及多个像素PX。升压电路100接收输入电压脉冲VIN以提供输出电压脉冲VOUT给栅极驱动器200。输出电压脉冲VOUT例如是输入电压脉冲VIN的升压后的电压脉冲，输入电压脉冲VIN具有较低的位准，例如VDD，输出电压脉冲VOUT则具有较高的位准，例如5VDD。栅极驱动器200接收输出电压脉冲VOUT并提供多个栅极信号GS。这些像素PX成阵列排列且分别耦接扫描线SL与数据线(图中未显示)。这些像素PX会通过扫描线SL接收栅极信号GS以及通过数据线接收像素电压。
在本实施例中，显示面板10可以是micro-LED显示面板或是液晶显示面板，本发明并不限制。另外，升压电路100也可以应用在其他电子装置中，本发明不限制升压电路100的用处。
图2是依照本发明的一实施例的一种升压电路的电路示意图。请参照图2，升压电路100用以接收输入电压脉冲VIN以在输出端点OUT提供输出电压脉冲VOUT。升压电路100至少包括位准移位电路110与输出缓冲电路150，其中输出缓冲电路150包括缓冲电路120以及偏压电路130。
位准移位电路110接收输入电压脉冲VIN以输出平移后的第一电压脉冲VO1、第二电压脉冲VO2与第三电压脉冲VO3至输出缓冲电路150。位准移位电路110提供第一电压脉冲VO1与第三电压脉冲VO3给缓冲电路120。位准移位电路110提供第二电压脉冲VO2给偏压电路130。
缓冲电路120包括K个第一P型晶体管与K个第一N型晶体管，K是大于或等于5的整数。在图2的实施例中K被设定为5，缓冲电路120包括5个第一P型晶体管TP1～TP5与5个第一N型晶体管TN1～TN5。第一P型晶体管TP1～TP5串联于系统高电压与输出端点OUT之间，系统高电压的位准是K倍VDD(以K*VDD或KVDD表示)，在图2中是5VDD。第一N型晶体管TN1～TN5串联于输出端点OUT与系统低电压VSS之间，系统低电压VSS例如是接地端，或称零位准参考端。
偏压电路130电性连接于缓冲电路120与位准移位电路110之间。偏压电路130根据第二电压脉冲VO2提供多个动态偏压至缓冲电路120，第一P型晶体管TP1～TP5与第一N型晶体管TN1～TN5中的部分晶体管会受控于这些动态偏压。
详细来说，前3个第一P型晶体管TP1～TP3与前3个第一N型晶体管TN1～TN3的控制端(栅极)接收来自偏压电路130的动态偏压，第4个第一P型晶体管TP4与第4个第一N型晶体管TN4则分别接收固定的偏压4VDD与VDD，第5个第一P型晶体管TP5则受控于第一电压脉冲VO1，第5个第一N型晶体管TN5受控于第三电压脉冲VO3。本说明书中所述的第i个第一P型晶体管与第i个第一N型晶体管是指这些第一P型晶体管TP1～TP5与这些第一N型晶体管TN1～TN5中的晶体管相对于输出端点OUT的顺序，i为1至K(K＝5)的整数且i愈小表示晶体管愈靠近输出端点。
根据第一电压脉冲VO1、第三电压脉冲VO3与来自偏压电路130的这些动态偏压，第一P型晶体管TP1～TP5被截止且第一N型晶体管TN1～TN5被导通或者第一P型晶体管TP1～TP5被导通且第一N型晶体管TN1～TN5被截止以输出具有不同位准的输出电压脉冲VOUT。
偏压电路130包括第一电容CF。第一电容CF的一端耦接第1个第一P型晶体管TP1的控制端与第1个第一N型晶体管TN1的控制端，且另一端耦接第2个第一N型晶体管TN2的控制端。在本实施例中，第一电容CF的电容值例如是110fF(皮法拉)。设置第一电容CF可以加速输出电压脉冲VOUT的信号上升(rising)速度与下降(falling)速度。
图3是依照本发明的一实施例的一种升压电路的信号波形图。请参照图3，在本实施例中，输入电压脉冲VIN的高位准是VDD，低位准是系统低电压VSS，例如0V(伏特)，经过位准移位电路110平移后的第一电压脉冲VO1的高位准是K倍VDD，低位准是(K-1)倍VDD。第二电压脉冲VO2的高位准是(K+1)/2*VDD，低位准是(K-1)/2*VDD，第三电压脉冲VO3是输入电压脉冲VIN的反相信号，其电压位准则维持不变，高位准同样是VDD，低位准同样是0V。具体而言，第一电压脉冲VO1、第二电压脉冲VO2以及第三电压脉冲VO3都跟输入电压脉冲VIN的相位实质上相反，但脉冲振幅实质上相同。
在图2的实施例中，K＝5，系统低电压VSS是0V，输入电压脉冲VIN的位准是0V～VDD，第一电压脉冲VO1的位准是5VDD～4VDD，第二电压脉冲VO2的位准是3VDD～2VDD，第二电压脉冲VO1的位准是VDD～0V，升压电路100所提供的输出电压脉冲VOUT的位准是0V～5VDD。
简言之，第一电压脉冲VO1、第二电压脉冲VO2与第三电压脉冲VO3的位准变化是随着输入电压脉冲VIN连动，升压电路100的偏压电路130可以根据第二电压脉冲VO2的位准变化相应地提供动态偏压给缓冲电路120，以搭配第一电压脉冲VO1与第三电压脉冲VO3来控制缓冲电路120中晶体管的开关，进而在输出端点OUT提供具有全幅输出的输出电压脉冲VOUT。
下面更进一步说明本实施例的升压电路100的电路架构。
在本实施例中，升压电路100还包括偏压产生电路140。偏压产生电路140耦接于系统高电压5VDD与系统低电压VSS之间。偏压产生电路140包括多个分压晶体管142以及多个第二电容144。这些分压晶体管142以串联的形式耦接于系统高电压5VDD与系统低电压VSS之间，且相邻的分压晶体管142之间具有分压节点N4～N7以提供多个内部偏压。这些第二电容144分别耦接这些分压节点N4～N7并且与对应的分压晶体管142并联。分压节点N4～N7所提供的内部分压包括第一内部偏压VIB1与第二内部偏压VIB2。详细来说，分压节点N4上的内部偏压位准是4VDD；分压节点N5上的内部偏压位准是3VDD，作为第一内部偏压VIB1；分压节点N6上的内部偏压位准是2VDD，作为第二内部偏压VIB2；分压节点N7上的内部偏压位准是VDD。
此外，第一N型晶体管TN4的控制端耦接分压节点N7以从偏压产生电路140接收电压位准VDD。第一P型晶体管TP4的控制端耦接分压节点N4以从偏压产生电路140接收电压位准4VDD。
通过偏压产生电路140提供内部偏压可以使升压电路100不需要外接其他偏压电源，可以免去电路上外接偏压所需要的导电垫片(pad)，大幅节省电路面积以及提升电路效能。另外，耦接分压节点N4～N7的第二电容144具有稳压的技术效果，可以消除因为电压的剧烈变化造成的尖波(spike)，借此提升升压电路100的准确度与可靠度。
但须说明的是，在其他的实施例中，升压电路100也可以搭配其他结构的偏压产生电路，或是不包括偏压产生电路而外接偏压。
偏压电路130还包括第一开关132、第二开关134、(K-2)个第二P型晶体管(图2中的3个第二P型晶体管T1～T3)、(K-2)个第二N型晶体管(图2中的3个第二N型晶体管T4～T6)、第三N型晶体管T7与第三P型晶体管T8。
第一开关132电性连接位准移位电路110以接收第二电压脉冲VO2。第一开关132包括第四N型晶体管T9与第四P型晶体管T10。第四P型晶体管T10的第一端(例如源极)耦接第一内部偏压VIB1，第二端(例如漏极)耦接第四N型晶体管T9的第一端(例如漏极)，第四N型晶体管的第二端(例如源极)耦接第二内部偏压VIB2，并且第四P型晶体管T10与第四N型晶体管T9的控制端共同接收第二电压脉冲VO2。
第二开关134电性连接第一开关132与缓冲电路120。第二开关134包括第五N型晶体管T11与第五P型晶体管T12。第五P型晶体管T12的一端耦接第三节点N3，另一端耦接第五N型晶体管T11的一端、第四P型晶体管T10的第二端与第四N型晶体管T9的第一端，以及第五N型晶体管T11的另一端耦接第二节点N2，并且第五P型晶体管T12与第五N型晶体管T11的控制端共同耦接第一节点N1。
第一开关132会根据第二电压脉冲VO2选择提供第一内部偏压VIB1或第二内部偏压VIB2至第二开关134。第二开关134根据第一节点N1上的电压选择提供第一开关132的输出至第二节点N2或第三节点N3。第一节点N1耦接第1个第一P型晶体管TP1与第1个第一N型晶体管TN1的控制端，第二节点N2耦接第2个第一N型晶体管TN2的控制端，第三节点N3耦接第2个第一P型晶体管TP2的控制端。
更具体而言，当第一开关132提供第二内部偏压VIB2至第二开关134时，第二开关134相应地提供第二内部偏压VIB2作为些动态偏压的其中之一至第三节点N3。当第一开关132提供第一内部偏压VIB1至第二开关134时，第二开关134相应地提供第一内部偏压VIB2作为些动态偏压的其中之一至第二节点N2。稍后会更详细说明说明关于第一开关132与第二开关134的实施细节。
图2的3个第二P型晶体管T1～T3串联于第一节点N1与第一N型晶体管TN4的控制端之间，并且与前4个第一N型晶体管TN1～TN4交叉耦接。3个第二N型晶体管T4～T6串联于第4个第一P型晶体管TP4的控制端与第一节点N1之间，并且与前4个第一P型晶体管TP1～TP4交叉耦接。
第二P型晶体管T1的两端分别耦接第一N型晶体管TN1的控制端(在此同时耦接到第一节点N1)与第一N型晶体管TN2的控制端，其控制端耦接第一N型晶体管TN1的第二端(例如是源极)与第一N型晶体管TN2的第一端(例如是漏极)。第二P型晶体管T2的两端分别耦接第一N型晶体管TN2的控制端与第一N型晶体管TN3的控制端，其控制端耦接第一N型晶体管TN2的第二端与第一N型晶体管TN3的第一端。第二P型晶体管T3的两端分别耦接第一N型晶体管TN3的控制端与第一N型晶体管TN4的控制端，其控制端耦接第一N型晶体管TN3的第二端与第一N型晶体管TN4的第一端。
第二N型晶体管T4的两端分别耦接第一P型晶体管TP1的控制端(在此同时耦接到第一节点N1)与第一P型晶体管TP2的控制端，其控制端耦接第一P型晶体管TP1的第一端(例如是源极)与第一P型晶体管TP2的第二端(例如是漏极)。第二N型晶体管T5的两端分别耦接第一P型晶体管TP2的控制端与第一P型晶体管TP3的控制端，其控制端耦接第一P型晶体管TP2的第一端与第一P型晶体管TP3的第二端。第二N型晶体管T6的两端分别耦接第一P型晶体管TP3的控制端与第一P型晶体管TP4的控制端，其控制端耦接第一P型晶体管TP3的第一端与第一P型晶体管TP4的第二端。
换句话说，(K-2)个第二P型晶体管串联于第一节点N1与第(K-1)个N型晶体管的控制端之间，并且与前(K-1)个第一N型晶体管交叉耦接。(K-2)个第二N型晶体管串联于第(K-1)个P型晶体管的控制端与第一节点N1之间，并且与前(K-1)个第一P型晶体管交叉耦接。
第j个第二P型晶体管的两端分别耦接第j个第一N型晶体管的控制端与第(j+1)个第一N型晶体管的控制端，且第j个第二P型晶体管的控制端耦接第j个第一N型晶体管的第二端与第(j+1)个第一N型晶体管的第一端；第j个第二N型晶体管的两端分别耦接第j个第一P型晶体管的控制端与第(j+1)个第一P型晶体管的控制端，且第j个第二N型晶体管的控制端耦接第j个第一P型晶体管的第一端与第(j+1)个第一P型晶体管的第二端。第j个第二P型晶体管与第j个第二N型晶体管表示(K-2)个第二P型晶体管T1～T3与(K-2)个第二N型晶体管中的晶体管T4～T6相对于第一节点N1的顺序，j为1至(K-2)的整数且j愈小表示晶体管愈靠近第一节点N1。
第三N型晶体管T7的控制端耦接第二节点N2，其两端分别耦接第二内部偏压VIB2与第一N型晶体管TN3的控制端。第三P型晶体管T8的控制端耦接第三节点N3，其两端分别耦接第一内部偏压VIB1与第一P型晶体管TP3的控制端。
简言之，偏压电路130的第一开关132与第二开关134会分别根据第二电压脉冲VO2以及第一节点N1上的电压来调整第二节点N2或第三节点N3的电压位准。第二节点N2与第三节点N3分别耦接第一N型晶体管TN2或第一P型晶体管TP2的控制端并且第二节点N2与第三节点N3上的电压位准还会控制第三N型晶体管T7或第三P型晶体管T8以影响第一N型晶体管TN3或第一P型晶体管TP3的控制端的电压位准。因此偏压电路130可以至少提供动态偏压至前3个第一P型晶体管TP1～TP3与前3个第一N型晶体管TN1～TN3。
请搭配参照图3，当输入电压脉冲VIN处于高位准VDD时，第一电压脉冲VO1处于低位准4VDD(K＝5)，第二电压脉冲VO2处于低位准2VDD，第三电压脉冲VO3处于低位准0V(在此VSS＝0V)。此时，第二电压脉冲VO2低于第一内部偏压VIB1但实质上等于第二内部偏压VIB2，因此第一开关132的第四P型晶体管T10被导通且第四N型晶体管T9被截止，第一内部偏压VIB1被提供至第二开关134。
另一方面，第一P型晶体管TP5被导通，第一P型晶体管TP4～TP1也依序被导通，第二N型晶体管T4～T6也相对应被导通。第一节点N1与第三节点N3的位准会一起被分压节点N4的位准上拉至4VDD。第三P型晶体管T8被截止。
因为第一节点N1的位准被上拉，第五P型晶体管T12被截止而第五N型晶体管T11被导通。由第一开关132所提供的第一内部偏压VIB1被提供至第二节点N2，以使第二节点N2的位准维持在3VDD。第三N型晶体管T7受控于第二节点N2的位准而被导通，让第一N型晶体管TN3的控制端接收第二内部偏压VIB2。
第一N型晶体管TN1的控制端耦接第一节点N1。第一N型晶体管TN2与第一N型晶体管TN3的控制端分别接收第一内部偏压VIB1与第二内部偏压VIB2。第一N型晶体管TN4的控制端固定接收来自分压节点N7的内部偏压VDD。第一N型晶体管TN5的控制端接收处于低位准的第三电压脉冲VO3。因此第一N型晶体管TP1～TP5依序被截止，对应地，第二P型晶体管T1～T3也被截止。处在截止状态的第一N型晶体管TN1～TN5与第二P型晶体管T1～T3可以提供逐步降压功能，将输出端点OUT上的5VDD与系统低电压VSS之间区分成多个电压范围，以避免单颗晶体管承受过大的跨压而异常或损毁，例如每颗晶体管所承认的跨压不超过VDD。因为升压电路100中每个晶体管不需要遭遇过大的跨压，因此可以利用低压工艺的晶体管来实现，不需要高压制成的晶体管元件，进而能够降低成本以及功耗。使用低压工艺的元件也能够帮助缩减电路面积。
特别补充的是，在本实施例中，因为输出端点OUT上的电压在上升时，第一节点N1上的电压上升速度会快于第二节点N2上的电压上升速度，因此耦接于第一节点N1跟第二节点N2之间的第一电容CF可以缓冲第一节点N1与第二节点N2之间的电压变化速度，以提升输出电压脉冲VOUT的位准上升速度。
最终，输出端点OUT会输出处于高位准5VDD的输出电压脉冲VOUT。
类似地，当输入电压脉冲VIN处于低位准VSS时，第一电压脉冲VO1处于高位准5VDD，第二电压脉冲VO2处于高位准3VDD，第三电压脉冲VO3处于高位准VDD。
此时，第二电压脉冲VO2实质上等于第一内部偏压VIB1且高于第二内部偏压VIB2，因此第一开关132的第四P型晶体管T10被截止且第四N型晶体管T9被导通，第二内部偏压VIB2被提供至第二开关134。
第一N型晶体管TN5被第三电压脉冲VO3导通，第一N型晶体管TN1～TN4也依序被导通，第二P型晶体管T1～T3也相对应被导通，第一节点N1与第二节点N2的位准会一起被分压节点N7的位准下拉至VDD。
因为第二节点N2的位准被下拉，第三N型晶体管T7被截止。因为第一节点N1的位准被下拉至VDD，第五P型晶体管T12被导通而第五N型晶体管T11被截止。由第一开关132所提供的第二内部偏压VIB2被提供至第三节点N3，以使第三节点N3的位准维持在2VDD。第三P型晶体管T8被导通，第一P型晶体管TP3的控制端接收第一内部偏压VIB1。
第一P型晶体管TP1的控制端耦接第一节点N1。第一P型晶体管TP2与第一P型晶体管TP3的控制端分别接收第二内部偏压VIB2与第一内部偏压VIB1。第一P型晶体管TP4的控制端固定接收来自分压节点N4的电压位准4VDD。第一P型晶体管TP5的控制端接收处于高位准的第一电压脉冲VO1。因此第一P型晶体管TP1～TP5依序被截止，第二N型晶体管T4～T6对应地也被截止。处在截止状态的第一P型晶体管TP1～TP5与第二N型晶体管T4～T6也会提供逐步降压功能，将输出端点OUT上的位准VSS与系统高电压5VDD之间区分成多个电压范围以避免单颗晶体管承受过大的跨压而异常或损毁。
同样地，第一电容CF可以缩短输出电压脉冲VOUT的位准上升速度。最终，输出端点OUT可以输出处于低位准VSS的输出电压脉冲VOUT。
图4是依照本发明的一实施例的一种具有第一电容的升压电路跟缺乏第一电容的升压电路所产生的输出电压脉冲波形图。曲线410则代表与升压电路100结构基本上相同但缺乏第一电容CF的升压电路所提供的输出电压脉冲的波形，曲线420代表升压电路100的输出电压脉冲VOUT的波形。曲线420的上升时间与下降时间比曲线410来的短，可见使用第一电容CF可以有效的缩短位准的上升时间与下降时间。从图4的结果还可以清楚看到，升压电路100能够放大输入电压脉冲VIN，所输出电压脉冲VOUT位准能准确地在VSS与5VDD之间切换，实现一阶段切换位准的全摆幅输出。
综上所述，本发明提供一种升压电路、输出缓冲电路与显示面板。升压电路可以应用于显示面板并且包括输出缓冲电路。输出缓冲电路包括缓冲电路与偏压电路，且从位准移位电路接收有关于输入电压脉冲的第一电压脉冲、第二电压脉冲与第三电压脉冲。偏压电路可以根据第二电压脉冲来因应输入电压脉冲的位准高低而提供不同的偏压以稳定缓冲电路的操作。本发明的升压电路中的晶体管会被有效保护而不需要因为输入电压脉冲的位准切换而遭遇过大的电压，而且可以提供位准精确的全幅放大电压脉冲。本发明的偏压电路在第1个第一P型晶体管以及第1个第一N型晶体管的控制端与第2个第一N型晶体管的控制端之间设置第一电容以缓冲两端点的电压改变，因而可以缩短输出电压脉冲的上升时间跟下降时间。因此本发明的升压电路具有运行稳定、输出电压位准精确且切换速度快、全摆幅输出、以及适用于低压工艺的优点。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的构思和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (13)

1.一种升压电路，用以接收一输入电压脉冲以在一输出端点提供一输出电压脉冲，该升压电路包括：
一位准移位电路，接收该输入电压脉冲以提供平移后的一第一电压脉冲、一第二电压脉冲与一第三电压脉冲；以及
一输出缓冲电路，包括：
一缓冲电路，包括：
K个第一P型晶体管，串联于一系统高电压与该输出端点之间，K是大于或等于5的整数；以及
K个第一N型晶体管，串联于该输出端点与一系统低电压之间，
其中，第K个第一P型晶体管受控于该第一电压脉冲且第K个第一N型晶体管受控于该第三电压脉冲，其中第i个第一P型晶体管与第i个第一N型晶体管表示该K个第一P型晶体管与该K个第一N型晶体管中的晶体管相对于该输出端点的顺序，i为1至K的整数且i愈小表示该晶体管愈靠近该输出端点；以及
一偏压电路，电性连接于该缓冲电路与该位准移位电路之间，其中，该偏压电路根据该第二电压脉冲提供多个动态偏压至该缓冲电路，该K个第一P型晶体管与该K个第一N型晶体管中的部分晶体管受控于所述多个动态偏压，且该偏压电路包括：
一第一电容，耦接第1个第一P型晶体管的控制端与第1个第一N型晶体管的控制端。
2.如权利要求1所述的升压电路，其中该偏压电路还包括：
一第一开关，电性连接该位准移位电路；
一第二开关，电性连接该第一开关与该缓冲电路，
其中，该第一开关根据该第二电压脉冲选择提供一第一内部偏压或一第二内部偏压至该第二开关，以及该第二开关受控于一第一节点上的电压以提供该第一开关的输出至一第二节点或一第三节点，其中，该第一节点耦接第1个第一P型晶体管与第1个第一N型晶体管的控制端，该第二节点耦接第2个第一N型晶体管的控制端，该第三节点耦接第2个第一P型晶体管的控制端。
3.如权利要求2所述的升压电路，其中，
当该第一开关提供该第二内部偏压至该第二开关时，该第二开关相应地提供该第二内部偏压作为所述多个动态偏压的其中之一至该第三节点，以及
当该第一开关提供该第一内部偏压至该第二开关时，该第二开关相应地提供该第一内部偏压作为所述多个动态偏压的其中之一至该第二节点。
4.如权利要求2所述的升压电路，其中该偏压电路还包括：
(K-2)个第二N型晶体管，串联于第(K-1)个P型晶体管的控制端与该第一节点之间，其中第j个第二N型晶体管的两端分别耦接第j个第一P型晶体管的控制端与第(j+1)个第一P型晶体管的控制端，且该第j个第二N型晶体管的控制端耦接第j个第一P型晶体管的第一端与第(j+1)个第一P型晶体管的第二端；
(K-2)个第二P型晶体管，串联于该第一节点与第(K-1)个N型晶体管的控制端之间，其中第j个第二P型晶体管的两端分别耦接第j个第一N型晶体管的控制端与第(j+1)个第一N型晶体管的控制端，且该第j个第二P型晶体管的控制端耦接第j个第一N型晶体管的第二端与第(j+1)个第一N型晶体管的第一端，
其中第j个第二P型晶体管与第j个第二N型晶体管表示该(K-2)个第二P型晶体管与该(K-2)个第二N型晶体管中的晶体管相对于该第一节点的顺序，j为1至(K-2)的整数且j愈小表示该晶体管愈靠近该第一节点；
一第三P型晶体管，其控制端耦接该第三节点，其两端分别耦接该第一内部偏压与第3个第一P型晶体管的控制端；以及
一第三N型晶体管，其控制端耦接该第二节点，其两端分别耦接该第二内部偏压与第3个第一N型晶体管的控制端。
5.如权利要求4所述的升压电路，其中，
该第一开关包括：
一第四P型晶体管与一第四N型晶体管，该第四P型晶体管的第一端耦接该第一内部偏压，第二端耦接该第四N型晶体管的第一端，该第四N型晶体管的第二端耦接该第二内部偏压，并且该第四P型晶体管与该第四N型晶体管的控制端共同接收该第二电压脉冲；以及
该第二开关包括：
一第五P型晶体管与一第五N型晶体管，该第五P型晶体管的一端耦接该第三节点，另一端耦接该第五N型晶体管的一端、该第四P型晶体管的第二端与该第四N型晶体管的第一端，以及该第五N型晶体管的另一端耦接该第二节点，并且该第五P型晶体管与该第五N型晶体管的控制端共同耦接该第一节点。
6.如权利要求5所述的升压电路，其中
当该(K-2)个第二P型晶体管被导通时，该第二节点的位准被下拉以截止该第三N型晶体管，该第一节点的位准被下拉以截止该第五N型晶体管并导通该第五P型晶体管，其中该第四P型晶体管被截止且该第四N型晶体管被导通使得该第二内部偏压被提供至该第三节点。
7.如权利要求5所述的升压电路，其中
当该(K-2)个第二N型晶体管被导通时，该第三节点的位准被上拉以截止该第三P型晶体管，该第一节点的位准被上拉以导通该第五N型晶体管并截止该第五P型晶体管，其中该第四P型晶体管被导通且该第四N型晶体管被截止使得该第一内部偏压被提供至该第二节点。
8.如权利要求2所述的升压电路，其中该输入电压脉冲的高位准是VDD，该系统高电压的位准是K*VDD，该K个第一P型晶体管与该K个第一N型晶体管中的部分晶体管受控于多个内部偏压，所述多个内部偏压包括该第一内部偏压与该第二内部偏压，第一内部偏压为(K+1)*VDD/2，第二内部偏压为(K-1)*VDD/2，其中当K＝5时，该第一内部偏压的位准是3*VDD，该第二内部偏压的位准是2*VDD，其中第4个第一P型晶体管的控制端接收位准是4*VDD的内部偏压，并且第4个第一N型晶体管的控制端接收位准是VDD的内部偏压。
9.如权利要求8所述的升压电路，还包括
一偏压产生电路，耦接该系统高电压，包括：
多个分压晶体管，以串联的形式耦接于该系统高电压与该系统低电压之间，且相邻的所述多个分压晶体管之间具有一分压节点以提供所述多个内部偏压的其中之一；以及
多个第二电容，耦接所述多个分压节点且与对应的分压晶体管并联。
10.如权利要求1所述的升压电路，其中，该输入电压脉冲的高位准是VDD，该系统高电压的位准是K*VDD，该第一电压脉冲的高位准是K*VDD，该第二电压脉冲的高位准是(K+1)*VDD/2，以及该第三电压脉冲的高位准是VDD，其中该第一电压脉冲、该第二电压脉冲以及该第三电压脉冲与该输入电压脉冲的相位实质上相反。
11.如权利要求10所述的升压电路，其中该第一电压脉冲、该第二电压脉冲以及该第三电压脉冲与该输入电压脉冲的脉冲振幅实质上相同。
12.一种输出缓冲电路，包括
一缓冲电路，包括：
K个第一P型晶体管，串联于一系统高电压与一输出端点之间，K是大于或等于5的整数；以及
K个第一N型晶体管，串联于该输出端点与一系统低电压之间，
其中，第K个第一P型晶体管受控于一第一电压脉冲且第K个第一N型晶体管受控于一第三电压脉冲，其中第i个第一P型晶体管与第i个第一N型晶体管表示该K个第一P型晶体管与该K个第一N型晶体管中的晶体管相对于该输出端点的顺序，i为1至K的整数且i愈小表示该晶体管愈靠近该输出端点；以及
一偏压电路，接收一第二电压脉冲且电性连接于该缓冲电路，其中，该偏压电路根据该第二电压脉冲提供多个动态偏压至该缓冲电路，该偏压电路包括：
一第一电容，耦接第1个第一P型晶体管的控制端与第1个第一N型晶体管的控制端，其中该K个第一P型晶体管与该K个第一N型晶体管中的部分晶体管受控于所述多个动态偏压，且该第二电压脉冲的位准大于该第三电压脉冲且小于该第一电压脉冲。
13.一种显示面板，包括：
如权利要求1所述的升压电路；
一栅极驱动器，电性连接该升压电路以接收该输出电压脉冲且提供多个栅极信号；
多条扫描线；以及
多个像素，耦接所述多条扫描线以接收对应的栅极信号。
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