CN116382398A - 时钟摆幅增大电路、片上高压生成电路和电子装置 - Google Patents

Abstract

公开了一种时钟摆幅增大电路，片上高压生成电路和电子装置。所述时钟摆幅增大电路包括：输入端子，接收第一时钟信号；输出端子；电容器，第一端接收下降沿延迟的第二时钟信号，第二端连接输出端子；第一NMOS晶体管，源极接地，漏极连接输出端子，栅极接收第三时钟信号；第二开关，连接在电源端子和输出端子之间；其中，在第一和第二时钟信号为高时，第一NMOS晶体管断开，第二开关导通，在第一时钟为低且第二时钟为高时，第一NMOS晶体管导通，第二开关断开，在第一和第二时钟信号为低时，第二开关断开，第一NMOS晶体管用作栅源短接的二极管。本发明通过电容器结合在特定时段内源漏短接的NMOS管提供摆幅范围增加的时钟信号，例如摆幅为‑V_TH到V_DD的时钟信号。

Description

时钟摆幅增大电路、片上高压生成电路和电子装置

技术领域

本公开涉及集成电路领域，尤其涉及一种时钟摆幅增大电路、片上高压生成电路和电子装置。

背景技术

现在常见的集成电路芯片电源电压有3V/1.8V/1.2V等。但是对于某些特殊芯片而言，例如闪存(Flash)芯片，其内部操作需要用到高于电源电压的电位，此时就需要在芯片内部设置电压转换电路来自行产生高电位。再例如显示面板，驱动其像素阵列也需要高于电源电压的电位。

由于电感在芯片上不容易实现和集成，因此通常利用MOS电容、MOS开关等可以方便集成到芯片上的元器件来实现DC-DC转换电路，例如电荷泵。图1示出了在集成电路芯片中使用的电荷泵的例子。在图示的四级迪克森(Dickson)电荷泵中，MOS管(MD1-MD5)串联在输入端和输出端之间，并进行二极管连接，电容C1-C4则分别连接时钟和反相时钟(φ₁和φ₂)。Cf用作限流器。

在实际工作中，输入端连接电源电压V_DD，奇数级电容和偶数级电容在不同的半个时钟周期内电压提升和下降，并在二极管的单向导通作用下，实现在输出端输出高电平V_HH。

随着半导体工艺节点的不断提高，使得集成电路芯片工作的电源电压逐渐降低，而芯片内部例如用来进行闪存编写和擦除的高电压基本不变。这使得电荷泵电路在低电源电压下工作效率较低。

为此，需要一种能够改进芯片内部电荷泵工作效率的方案。

发明内容

本公开要解决的一个技术问题是提供一种时钟摆幅增大电路，能够通过电容器结合在特定时段内源漏短接的NMOS管提供摆幅范围增加的时钟信号，例如摆幅为-V_TH到V_DD的时钟信号。由此，能够实现效率更高的片上高压生成电路。

根据本公开的第一个方面，提供了一种时钟摆幅增大电路，包括：输入端子，接收第一时钟信号；输出端子；电容器，所述电容器的第一端接收第二时钟信号，第二端连接输出端子，所述第二时钟信号和所述第一时钟信号具有相同的上升沿，所述第二时钟信号的下降沿比所述第一时钟信号的下降沿延迟；第一NMOS晶体管，所述第一NMOS晶体管的源极接地，漏极连接所述输出端子，栅极接收第三时钟信号，所述第三时钟信号在所述第一时钟信号和所述第二时钟信号电平相同时为低电平，电平不同时为高电平；第二开关，连接在电源端子和所述输出端子之间；其中，在所述第一时钟信号和所述第二时钟信号均为高电平时，所述第一NMOS晶体管断开，所述第二开关导通，在所述第一时钟信号为低电平并且所述第二时钟信号为高电平时，所述第一NMOS晶体管导通，所述第二开关断开，在所述第一时钟信号和所述第二时钟信号均为低电平时，所述第二开关断开，所述第一NMOS晶体管用作栅源短接的二极管。

可选地，所述第二开关为第一PMOS晶体管，所述第一PMOS晶体管的源极连接所述电源端子，漏极连接输出端子，栅极连接所述第一时钟信号的反向信号。

可选地，所述时钟摆幅增大电路还包括：第二PMOS晶体管，所述第二PMOS晶体管的源极和漏极连接在所述第一PMOS晶体管的源极和所述电源端子之间，所述第二PMOS晶体管的栅极接地，衬底接收所述第二时钟信号。

可选地，所述第一PMOS晶体管M2和所述第二PMOS晶体管M3布置在不同的N阱中，所述第二PMOS晶体管M3的N阱接收所述第二时钟信号。

可选地，所述时钟摆幅增大电路还包括：缓冲器，所述缓冲器的第一端接收所述第二时钟信号，并且所述缓冲器的第二端连接所述电容器的第一端。

可选地，所述时钟摆幅增大电路还包括：下降沿延迟电路，所述下降沿延迟电路的输入端接收所述第一时钟信号，所述下降沿延迟电路的输出端输出所述第二时钟信号。

可选地，所述时钟摆幅增大电路还包括：逻辑门电路，用于基于所述第一时钟信号和所述第二时钟信号生成所述第三时钟信号，并且包括：接收所述第一时钟信号作为第一输入，所述第二时钟信号的反相信号作为第二输出，输出异或结果作为所述第三时钟信号，或者接收所述第一时钟信号的反相信号作为第一输入，所述第二时钟信号作为第二输出，输出与结果作为所述第三时钟信号。

根据本公开的第二个方面，提供了一种片上高压生成电路，包括：如第一方面所述的时钟摆幅增大电路，所述时钟摆幅增大电路输出低值低于接地电压的时钟信号；以及电荷泵电路，获取所述高值升压的时钟信号作为电荷泵电路的时钟信号。

根据本公开的第三个方面，提供了包括如第二方面所述的片上高压生成电路。

可选地，所述电子装置为存储器或显示装置。

由此，时钟摆幅增大电路通过经由时钟信号、下降延迟的时钟信号，以及仅在延迟时段发生变化的信号来控制电容器放电时NMOS管的二极管导通，从而将时钟的低值拉低到-V_TH，以便提供摆幅更大的时钟，由此，能够实现效率更高的片上高值升压电路，并改进电子装置的性能。

附图说明

通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。

图1示出了在集成电路芯片中使用的电荷泵的例子。

图2示出了根据本发明一个实施例的时钟摆幅增大电路的电路图。

图3示出了根据本发明一个实施例的时钟摆幅增大电路的电路图。

图4示出了图2和图3所示时钟摆幅增大电路在工作时的时序图。

图5示出了根据本发明一个实施例的时钟摆幅增大电路的电路图。

图6示出了下降沿延迟电路的组成例。

图7示出了根据本发明一个实施例的时钟摆幅增大电路的电路图。

图8示出了图7所示时钟摆幅增大电路在工作时的时序图。

图9示出了根据本发明一个实施例的片上高压生成电路的组成例。

具体实施方式

下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。

文中的术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

如前所述，某些特殊类型的集成电路芯片，其内部操作需要用到高电平，例如，闪存芯片在电源电压降低的情况下仍然需要基本不变的编程和擦除高电压。而高电压的生成，依赖于片上设置的高压电路。

在芯片电压逐渐降低，且芯片内部高压需求基本不变的情况下(即，V_DD降低，V_HH需求不变)，现有的高压生成电路需要更多层级的电荷泵，并且工作效率低下。

为了更好地提高特殊集成电路芯片(例如，闪存芯片)中高压电荷泵的摆幅，本发明提出了一种驱动电路，上述驱动电路可以用作时钟摆幅增大电路，连接在用于提供时钟信号的振荡器电路之后，并且通过提供低值更低的时钟信号来改善电源电压转换电荷泵的效率，并由此降低功耗。

图2示出了根据本发明一个实施例的时钟摆幅增大电路的电路图。

该时钟摆幅增大电路的输入端子可以接收时钟信号CLK作为电路输入。在此，时钟信号CLK可以是由振荡器生成的矩形波信号，例如，高电平等于电源电压V_DD、低电平等于V_SS(例如，V_SS可以为0)且高低电平持续时间相同的矩形波信号，在下文中也可被称为“第一时钟信号”。在本文中，还可以使用时钟信号CLK的反相信号，上述反相信号可被表示为反相的时钟信号CLK_B，并且可以通过时钟信号CLK连接反相器(非门)后获取。应该理解的是，在反相的时钟信号CLK_B控制下进行开关，也可看作是在时钟信号CLK的控制下进行开关，只是控制的高低电平方向相反。

图2的电路还使用CLK_D进行控制。在此，CLK_D则可以是下降沿延迟的时钟信号。在此，下降沿延迟的时钟信号指代相比于CLK，其高电平的起始位置相同，但低电平的起始位置略有延后。在时钟信号CLK是低电平为0V，高电平为V_DD且高低电平持续时间相同的矩形波信号时，下降沿延迟的时钟信号CLK_D同样可以是低电平为0V，高电平为V_DD的矩形波信号，但由于低电平跳变略有延后，因此高电平持续时间要长于低电平持续时间。在下文中也可将下降沿延迟的时钟信号CLK_D称为“第二时钟信号”。本文中，还可以使用下降沿延迟的时钟信号CLK_D的反相信号，上述反相信号可被表示为反相的下降沿延迟的时钟信号CLK_DB，并且可以通过时钟信号CLK_D连接反相器(非门)后获取。应该理解的是，在反相的下降沿延迟的时钟信号CLK_DB控制下进行开关，也可看作是在下降沿延迟的时钟信号CLK_D的控制下进行开关，只是控制的高低电平方向相反。

图2的电路还使用时钟信号CLK_A进行控制。在此，CLK_A则可以是如上所述的下降沿延迟的时钟信号CLK_D和时钟信号CLK经过特定逻辑门获取的。在下文中也可将时钟信号CLK_A称为“第三时钟信号”。该时钟信号CLK_A在第一和第二时钟信号电平相同时为低电平，在第一和第二时钟信号电平不相同时为高电平。换句话说，时钟信号CLK_A可以在第一时钟信号已经跳变为低电平，第二时钟信号还由于下降沿延迟保持为高电平的那一小时段内为高电平，其余时段为低电平。

图2所示的时钟摆幅增大电路1可以包括用于接收第一时钟信号CLK的输入端子。虽然在图中没有直接示出CLK的输入，但可以理解的是图中的CLK_B、CLK_D和CLK_A都是经由第一时钟信号进行特定逻辑变换后得到的。

如图所示，时钟摆幅增大电路1可以包括输出端子OUT、电容器C、第一晶体管M1(实现为NMOS晶体管)和第二开关S2。M1由时钟信号CLK_A控制，第二开关S2由时钟信号CLK_B控制，电容器C则直接受到时钟信号CLK_D的控制。

具体地，电容器C的第一端接收第二时钟信号CLK_D，第二端连接输出端子OUT。第一NMOS晶体管M1的源极接地，漏极连接输出端子OUT，栅极接收第三时钟信号CLK_A。第二开关S2则连接在电源端子和输出端子之间OUT，并受到第一时钟信号CLK(实际是反相的CLK_B的控制)。

在第一时钟信号和第二时钟信号均为高电平时，所述第一NMOS晶体管M1断开，第二开关S2导通，在第一时钟信号为低电平并且第二时钟信号为高电平时，所述第一NMOS晶体管M1导通，第二开关S2断开，在第一时钟信号和第二时钟信号均为低电平时，第二开关S2断开，所述第一NMOS晶体管M1用作栅源短接的二极管。

在一个实施例中，第二开关S2可以实现为第一PMOS晶体管M2。图3示出了根据本发明一个实施例的时钟摆幅增大电路的电路图。在图3中，图2所示的开关S2被具体化为PMOS晶体管M2。具体地，该PMOS晶体管M2的源极连接电源端子，漏极连接输出端子OUT，栅极连接所述第一时钟信号的反相信号，即时钟信号CLK_B。

图4示出了图2和图3所示时钟摆幅增大电路在工作时的时序图。图中为方便说明，在一个时钟周期内标明了阶段I、II和III。应该理解的是，在每一个时钟周期内，都可以包括阶段I、II和III。

以下将结合图4进一步描述时钟摆幅增大电路1的各器件及工作原理。

具体地，时钟摆幅增大电路1的输入端子接收第一时钟信号CLK，时钟摆幅增大电路1的电容器C的第一端接收延迟第二时钟信号CLK_D。其中，第二时钟信号CLK_D和第一时钟信号CLK具有相同的上升沿，第二时钟信号CLK_D的下降沿比第一时钟信号CLK的下降沿延迟，具体如图4所示，第一时钟信号CLK和第二时钟信号CLK_D具有相同的周期。第二时钟信号CLK_D的下降沿比第一时钟信号CLK的下降沿延迟了一定的时间(如图中阶段II表示的时长例如为Tdelay的延迟)。在每个周期内，第一时钟信号CLK的低电平和第二时钟信号CLK_D的高电平起始位置相同，第二时钟信号CLK_D的低电平起始位置迟于第一时钟信号CLK的低电平起始位置。第一时钟信号CLK的低电平和第二时钟信号CLK_D的低电平具有相同的大小，例如，0V。第一时钟信号CLK的高电平和第二时钟信号CLK_D的高电平具有相同的幅值，例如都是电源电压V_DD。例如，通过振荡器产生第一时钟信号CLK，通过下降沿延迟电路基于第一时钟信号CLK来产生第二时钟信号CLK_D。

相应地，用于控制NMOS晶体管M1的第三时钟信号CLK_A可以基于如上所述的第一时钟信号CLK和第二时钟信号CLK_D产生。在每个周期内，第三时钟信号CLK_A的高电平起始位置和第一时钟信号CLK的低电平起始位置相同，第三时钟信号CLK_A的高电平结束位置和第二时钟信号CLK_D的低电平起始位置相同，换句话说，第三时钟信号CLK_A仅在第二时钟信号被延迟下降期间(即，后续的阶段II)具有高电平，其他时段则具有低电平。第三时钟信号CLK_A的低电平可以与第一时钟信号CLK的低电平和第二时钟信号CLK_D的低电平具有相同的大小，例如，0V。第三时钟信号CLK_A的高电平可以与第一时钟信号CLK的高电平和第二时钟信号CLK_D的高电平具有相同的幅值，例如都是电源电压V_DD。

如图4所示，第一时钟信号CLK、第二时钟信号CLK_D和第三时钟信号CLK_A的周期可分为3个阶段。在阶段Ⅰ，第一时钟信号CLK和第二时钟信号CLK_D均为高电平，第三时钟信号CLK_A为低电平。在阶段Ⅱ，第一时钟信号CLK为低电平，第二时钟信号CLK_D为高电平，第三时钟信号CLK_A为高电平。在阶段Ⅲ，第一时钟信号CLK和第二时钟信号CLK_D和第三时钟信号CLK_A均为低电平。

如下将着重结合图3(即，第二开关S2实现为PMOS晶体管M2的实例)来对不同阶段的电路状态进行描述。

在时刻t₀，第一时钟信号CLK跳变为高电平。相应地，第一时钟信号CLK的反相信号CLK_B跳变为低电平，并且第三时钟信号CLK_A也为低电平。此时，PMOS晶体管M2由于源极连接电源电压(例如，V_DD)，栅极连接来自时钟信号CLK_B的低电平(例如，0V)，因此M2的V_GS＝-V_DD，M2导通。NMOS晶体管M1则由于源极接地，栅极连接来自第三时钟信号CLK_A的低电平(例如，0V)，因此的V_GS＝0，M1断开。于是在阶段I，输出端子OUT电压为V_DD。由于此时第二时钟信号CLK_D为高电平(例如，V_DD)，因此电容器C两端无电压差，都为V_DD。

在时刻t₁，第一时钟信号CLK跳变为低电平。相应地，第一时钟信号CLK的反相信号CLK_B跳变为低电平，并且第三时钟信号CLK_A跳变为高电平，而第二时钟信号CLK_D保持为高电平。由于栅极接收到的时钟信号CLK_B跳变为低电平，因此M2断开。而M1则由于其栅极接收到的时钟信号CLK_A跳变为高电平，因此M1导通。从而将输出端子OUT的电平拉低至地电压V_SS(例如，0V)。于是在阶段II，输出端子OUT电压为V_SS。由于此时第二时钟信号CLK_D保持为高电平(例如，V_DD)，因此电容器C两端存在一个电压差，等于V_DD-V_SS。在V_SS＝0V时，可以认为电压差为V_DD。

在时刻t₂，第一时钟信号CLK保持为低电平。相应地，第一时钟信号CLK的反相信号CLK_B保持为低电平，并且第三时钟信号CLK_A跳变为低电平，而第二时钟信号CLK_D跳变为低电平。由于栅极接收到的时钟信号CLK_B仍然为低电平，因此M2保持断开。此时，M1由于其栅极接收到的时钟信号CLK_A跳变为低电平，并且其源极接地而可以看作是栅源短接的二极管。不同于在阶段I该短接二极管由于输出端子OUT电压为V_DD而截止，在该阶段III，由于第二时钟信号CLK_D跳变为低电平(例如，0)，并且电容器C在前一阶段(即，阶段II)两端存在的电压差(例如，V_DD)，因此电容器C会将输出端子OUT的电压拉至负值(例如，-V_DD)，由于这一负值要大于阈值电压V_TH，从而可以使得M1由栅源短接形成的二极管导通，从而将输出端子OUT的电压稳定至M1的阈值电压-V_TH。

而在时刻t₃，该电路可以重复阶段I的操作。由此，该电路通过电容器为短接形成二极管的NMOS晶体管提供反向的导通电压而使得二极管导通，并将电压低值拉至-V_TH，由此实现摆幅从V_DD到-V_TH的时钟电路。

由于在时刻t₂，输出端子OUT的电压会被拉到负值，因此在一个优选实施例中，可以额外添加第二PMOS晶体管M3，来对第一PMOS晶体管M2进行保护。具体地，第一PMOS晶体管M2和第二PMOS晶体管M3需要布置在不同的N阱中，并且通过将第二PMOS晶体管M3的N阱与第二时钟信号CLK_D连通来避免第一PMOS晶体管M2在输出端子OUT跳变为负值时因为与输出端子OUT间的电压差过大而损坏。

图5示出了根据本发明一个实施例的时钟摆幅增大电路的电路图。在图5是示例中，在第一PMOS晶体管M2和输出端子OUT之间添加了第二PMOS晶体管M3。

该第二PMOS晶体管M3的衬底并未与源极连在一起。由于场效应管在源极未与衬底连在一起时，源极和漏极可以互换使用，且特性变化不大，因此可以将M3的连接关系描述成第二PMOS晶体管M3的源极和漏极连接在第一PMOS晶体管M2的源极和电源端子OUT之间。进一步地，第二PMOS晶体管M3的栅极接地，衬底(例如，N阱)则连接第二时钟信号CLK_D。该第二PMOS晶体管M3的引入对MOS管M1和M2在阶段I、II和III的导通和截止状态并无影响，但是由于M3的N阱连接了第二时钟信号CLK_D，因此在时刻t₂，N阱电压可以从V_DD拉低到0，从而避免由于电容器C需要保持电压差而使得N阱到输出端子OUT的电压差过大。例如，在没有设置晶体管M3时，上述电压差在时刻t₂可以达到2V_DD，容易导致M2损坏。

进一步地，由于需要防止N阱到输出端子OUT的电压差过大，因此在时刻t₂，需要确保N阱电压先从V_DD拉低到0，电容器C第二端的输出端子OUT的电压再跳变。为此，图示的电路可以包括实现为两个串接的反相器15和16的缓冲器。缓冲器的第一端接收第二时钟信号CLK_D，并且所述缓冲器的第二端连接所述电容器的第一端。由此，同样接收第二时钟信号CLK_D的P管M3的N阱可以在第二时钟信号CLK_D跳变至低电平时先将N阱电压先从V_DD拉低到0。在N阱电压从V_DD拉低到0后，经过两个反相器15和16缓冲的第二时钟信号CLK_D的低电平跳变将使得电容器C第二端的输出端子OUT的电压跳变至负值，并引起第一NMOS晶体管M1的二极管导通。但此时由于N阱电压已经拉低到0，因此不会产生对第一PMOS晶体管M2的击穿风险。在此，应该理解的时，缓冲器并不等同于让信号有明显延迟的延迟电路，其作用仅仅是使得输出端子OUT的电压跳变略晚于第二PMOS晶体管M3的N阱电压跳变即可。

进一步地，图中还示出了从第一时钟信号CLK产生反向信号CLK_B以及第二时钟信号CLK_D和第三时钟信号CLK_A的一个具体电路实现。

如图5所示，输入端子可以接收第一时钟信号CLK。图示的电路可以包括下降沿延迟电路11。该下降沿延迟电路11的输入端接收所述第一时钟信号CLK，并且从输出端输出第二时钟信号CLK_D。该第二时钟信号CLK_D可以直接提供给第二PMOS晶体管M3的N阱，并且可以在经过反相器15和16的缓冲后提供给电容器C的第一端。

反向信号CLK_B可以通过将第一时钟信号CLK送入反相器12获取。而对于第三时钟信号CLK_A，可以使用实现为异或门14的逻辑门实现。逻辑门14接收所述第一时钟信号CLK作为第一输入，接收第二时钟信号CLK_D的反相信号(例如，经由反相器13)作为第二输出，输出异或结果得到所述第三时钟信号CLK_A。本领域技术人员应该理解的是，也可以使用其他逻辑连接来实现第三时钟信号CLK_A。例如，可以使用与门接收所述第一时钟信号的反相信号作为第一输入，所述第二时钟信号作为第二输出，并输出“与”结果作为所述第三时钟信号。

下降沿延迟电路11可以利用逻辑门和电容器的组合实现。图6示出了一种示例性下降沿延迟电路11，下降沿延迟电路11可以包括：反相器111、反相器112、电容器C11、电容器C12、或非门电路114、反相器113。其中反相器111的输入端接收第一时钟信号CLK，反相器111的输出端分别连接电容器C11的第一端和反相器112的输入端。电容器C11的第二端接地。反相器112的输出端分别连接电容器C12的第一端和或非门电路114的第一输入端。电容器C12的第二端接地。或非门电路114的第二输入端接收第一时钟信号CLK，或非门电路114的输出端与反相器113的输入端连接。反相器113的输出端输出第二时钟信号CLK_D。可以理解，下降沿延迟电路11的实现方式不限于图6所示的电路。

本发明的时钟摆幅增大电路还可以利用其他的逻辑门连接方式实现各个时钟对MOS管和电容器C的控制。图7示出了根据本发明一个实施例的时钟摆幅增大电路的电路图。图8示出了图7所示时钟摆幅增大电路在工作时的时序图。

如图7所示，输入端子获取第一时钟信号CLK。第一时钟信号CLK经由下降沿延迟电路11延迟，在B点获取延迟的时钟信号，该信号经由反相器13和或非门14(或非门14的另一个输入为时钟信号CLK)的组合在A点获取第三时钟信号CLK_A。A点获取的第三时钟信号CLK_A用于控制第一NMOS晶体管M1的通断。

A点获取的第三时钟信号CLK_A随后可连同B点获取延迟的时钟信号送入与门，由此得到E点的延迟的时钟信号，该延迟信号可以看作是第二时钟信号CLK_D，并且送入第二PMOS晶体管M3的N阱。

E点的第二时钟信号CLK_D随后可以经过两个反相器15和16的缓冲(其实也是利用逻辑门的延迟)，得到G点的延迟的时钟信号。G点的延迟的时钟信号可以用于控制电容器C两端的电压跳变(从而间接控制输出端子OUT)。随后，G点的延迟的时钟信号可以送入与非门12，由此连同时钟信号CLK获取D点的时钟信号，即反相信号CLK_B。

由此能够明确的是，在图7所示的电路实现中，在t₀、t₁、t₂和t₃的每一个跳变时刻，MOS管M1、M2、M3和电容器C的状态改变顺序都因为连接逻辑门的顺序而存在些微的不同。MOS管M1的状态变化要先于MOS管M3，再是电容器C和MOS管M2。

如下将结合图8对图7所示电路的操作进行详述。应该理解的是，虽然图8中示出了B点、E点和G点具有完全相同的波形，都可以对应于第二时钟信号CLK_D，但实际上在每个跳变时刻(例如t₀、t₁、t₂和t₃)，B点的跳变都会略早于E点，E点的跳变则会略早于G点。

在时刻t₀，NMOS晶体管M1由于A点的栅极电压保持为0而持续断开。随后，第二PMOS晶体管M3的N阱电压从0跳变到V_DD，第一PMOS晶体管M2由于栅极电压跳变为0而变得导通，第二PMOS晶体管M3由于VGS＝-V_DD(可以将第二PMOS晶体管M3与第一PMOS晶体管M2漏极连通的一端看作是源极)而导通。此时，输出端子OUT电压为V_DD，电容器C左侧G点电压也为V_DD。因此在阶段I，电容器C两侧无电压差，NMOS晶体管M1截止，PMOS晶体管M2和M3导通，使得输出端子OUT电压保持为V_DD。

在时刻t₁，NMOS晶体管M1由于A点的栅极电压跳变为1而变为导通。此时，可以直接将输出端子OUT的电压拉低到V_SS，例如，拉低到0V。由于下降沿的延迟，第二PMOS晶体管M3的N阱电压保持为V_DD，第一PMOS晶体管M2则由于D点的栅极电压跳变为1而变为截止，第二PMOS晶体管M3同样截止。电容器左侧G点电压由于仍然为V_DD，使得电容器C两侧有电压差V_DD。因此在阶段II，NMOS晶体管M1导通，PMOS晶体管M2和M3截止，使得输出端子OUT电压保持为V_SS，例如，为0V。

在时刻t₂，NMOS晶体管M1由于A点的栅极电压跳变为0而可以看作是形成栅源接地的二极管连接。随后，E点由V_DD跳变到0而使得PMOS晶体管M2的N阱电压从V_DD切换到0。随后，G点由V_DD跳变到0而使得电容器C由于要保持电压差V_DD而拉低输出端子OUT的电压至负值，由于该负值大于M1形成二极管的阈值电压V_TH，因此晶体管M1以二极管形式导通，从而将输出端子OUT的电压稳定至-V_TH。

而在时刻t₃，该电路可以重复阶段I的操作。由此，该电路通过首先拉低PMOS管的N阱电压以方式PMOS晶体管M2损坏，再利用电容器为短接形成二极管的NMOS晶体管提供反向的导通电压而使得二极管导通，并将电压低值拉至-V_TH，由此实现摆幅从V_DD到-V_TH的时钟电路。

时钟摆幅增大电路的输出OUT于是可以用作电荷泵的时钟输入。由于电荷泵需要一对相位相反的时钟，因此还可以利用诸如非交叠时钟发生电路来基于时钟摆幅增大电路的输出OUT生成图1所示的φ₁和φ₂。

电荷泵只是片上高压生成电路的一部分。为此，本发明还可以实现为一种片上高压生成电路，包括如上所述的时钟摆幅增大电路，以及获取所述时钟摆幅增大电路的输出作为时钟输入的电荷泵。

图9示出了根据本发明一个实施例的片上高压生成电路的组成例。

如图9所示，除了电荷泵(charge pump)之外，高压生成电路还包括参考电压生成电路(Reference)、调节器(Regulator)、振荡器(Oscillator)、电压电平转换器(LevelShifter)，以及本发明的时钟摆幅增大电路。

参考电压生成电路通常使用带隙基准来提供一个与电源电压和温度无关的参考电压V_REF。

调节器例如包括分压电阻和比较器。分压电阻包括设置在电荷泵(charge pump)的输出端和反馈节点之间的第一电阻和设置在反馈节点和地之间的第二电阻。反馈节点连接比较器的第一输入端，用于提供与电荷泵的输出电压V_PP成比例的反馈电压V_MON。比较器的第二输入端接收参考电压V_REF。比较器对反馈电压V_MON与参考电压V_REF进行比较，如果V_MON大于V_REF(V_PP大于目标电压值)就关掉电荷泵，如果V_MON小于V_REF(V_PP小于目标电压值)就使电荷泵工作。振荡器用于为电荷泵提供时钟信号。振荡器接收电源电压V_DD，产生时钟信号，时钟信号的高值(amplitude)最高为电源电压V_DD。

电荷泵是高压生成电路的主体，可由多种电路结构实现，图1所示的迪克森电荷泵是其中常用的一种。迪克森电荷泵使用一对非交叠时钟信号。在其他实施例中，电荷泵可以使用两对非交叠时钟信号。电压电平转换器是用于连接电荷泵与负载的开关。而负载可以是电容或者电阻，也可以是两者叠加。

不同于现有技术中直接利用振荡器生成的高值最高为电源电压V_DD的时钟电压来用作电荷泵的输入时钟，本发明的片上高压生成电路可以在振荡器后连接在前结合本发明描述的时钟摆幅增大电路，以获取摆幅提升的时钟信号，例如摆幅从-V_TH到V_DD的时钟信号。

进一步地，本发明还可以实现为一种电子装置，包括如上所述的片上高压生成电路。所述电子装置尤其可以是存储器或显示装置。存储器可以是非易失性存储器，例如，闪存。存储器也可以是易失性存储器。显示装置例如是液晶显示器，有机发光二极管显示器等。

上文中已经参考附图详细描述了根据本发明的时钟摆幅增大电路以及相应的片上高压生成电路和电子装置。本发明的时钟摆幅增大电路通过首先拉低PMOS管的N阱电压以方式PMOS晶体管M2损坏，再利用电容器为短接形成二极管的NMOS晶体管提供反向的导通电压而使得二极管导通，并将电压低值拉至-V_TH，由此实现摆幅从V_DD到-V_TH的时钟电路。由此，能够实现效率更高的片上高值升压电路和电子装置。

以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种时钟摆幅增大电路，包括：

输入端子，接收第一时钟信号；

输出端子；

电容器，所述电容器的第一端接收第二时钟信号，第二端连接输出端子，所述第二时钟信号和所述第一时钟信号具有相同的上升沿，所述第二时钟信号的下降沿比所述第一时钟信号的下降沿延迟；

第一NMOS晶体管，所述第一NMOS晶体管的源极接地，漏极连接所述输出端子，栅极接收第三时钟信号，所述第三时钟信号在所述第一时钟信号和所述第二时钟信号电平相同时为低电平，电平不同时为高电平；

第二开关，连接在电源端子和所述输出端子之间；

其中，在所述第一时钟信号和所述第二时钟信号均为高电平时，所述第一NMOS晶体管断开，所述第二开关导通，在所述第一时钟信号为低电平并且所述第二时钟信号为高电平时，所述第一NMOS晶体管导通，所述第二开关断开，在所述第一时钟信号和所述第二时钟信号均为低电平时，所述第二开关断开，所述第一NMOS晶体管用作栅源短接的二极管。

2.根据权利要求1所述的时钟摆幅增大电路，其中，所述第二开关为第一PMOS晶体管，所述第一PMOS晶体管的源极连接所述电源端子，漏极连接输出端子，栅极连接所述第一时钟信号的反向信号。

3.根据权利要求1所述的时钟摆幅增大电路，还包括：

第二PMOS晶体管，所述第二PMOS晶体管的源极和漏极连接在所述第一PMOS晶体管的源极和所述电源端子之间，所述第二PMOS晶体管的栅极接地，衬底接收所述第二时钟信号。

4.根据权利要求3所述的时钟摆幅增大电路，其中，所述第一PMOS晶体管M2和所述第二PMOS晶体管M3布置在不同的N阱中，所述第二PMOS晶体管M3的N阱接收所述第二时钟信号。

5.根据权利要求1所述的时钟摆幅增大电路，还包括：

缓冲器，所述缓冲器的第一端接收所述第二时钟信号，并且所述缓冲器的第二端连接所述电容器的第一端。

6.根据权利要求1所述的时钟摆幅增大电路，包括：

下降沿延迟电路，所述下降沿延迟电路的输入端接收所述第一时钟信号，所述下降沿延迟电路的输出端输出所述第二时钟信号。

7.根据权利要求6述的时钟摆幅增大电路，包括：

逻辑门电路，用于基于所述第一时钟信号和所述第二时钟信号生成所述第三时钟信号，并且包括：

接收所述第一时钟信号作为第一输入，所述第二时钟信号的反相信号作为第二输出，输出异或结果作为所述第三时钟信号，或者

接收所述第一时钟信号的反相信号作为第一输入，所述第二时钟信号作为第二输出，输出与结果作为所述第三时钟信号。

8.一种片上高压生成电路，包括：

如权利要求1-7中任一项所述的时钟摆幅增大电路，所述时钟摆幅增大电路输出低值低于接地电压的时钟信号；以及

电荷泵电路，获取所述高值升压的时钟信号作为电荷泵电路的时钟信号。

9.一种电子装置，包括如权利要求8所述的片上高压生成电路。

10.如权利要求9所述的电子装置，其中，所述电子装置为存储器或显示装置。

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