CN115437449B - 时钟升压电路、片上高压生成电路和电子装置 - Google Patents

Abstract

公开了一种时钟升压电路，片上高压生成电路和电子装置。时钟升压电路包括：输入端子；输出端子；第一节点；第二节点；第一电容，连接在第一节点和第二节点之间；第一开关，连接在输出端子和地之间；第二开关，连接在第二节点和输出端之间；以及第三开关，连接在第二节点和电源端子之间。第二时钟信号和第一时钟信号具有相同的下降沿，第二时钟信号的上升沿比第一时钟信号的上升沿延迟。在第一时钟信号的高电平期间，第一开关断开，第二开关导通，在第一时钟信号的低电平期间，第一开关导通，第二开关断开。第三开关在第二时钟信号的高电平期间断开，在第二时钟信号的低电平期间导通。时钟升压电路提供摆幅更高的时钟信号，实现效率更高的片上高值升压电路。

Description

时钟升压电路、片上高压生成电路和电子装置

技术领域

本公开涉及集成电路领域，尤其涉及一种时钟升压电路、片上高压生成电路和电子装置。

背景技术

现在常见的集成电路芯片电源电压有3V/1.8V/1.2V等。但是对于某些特殊芯片而言，例如闪存(Flash)芯片，其内部操作需要用到高于电源电压的电位，此时就需要在芯片内部设置电压转换电路来自行产生高电位。再例如显示面板，驱动其像素阵列也需要高于电源电压的电位。

由于电感在芯片上不容易实现和集成，因此通常利用MOS电容、MOS开关等可以方便集成到芯片上的元器件来实现DC-DC转换电路，例如电荷泵。图1示出了在集成电路芯片中使用的电荷泵的例子。在图示的四级迪克森(Dickson)电荷泵中，MOS管(MD1-MD5)串联在输入端和输出端之间，并进行二极管连接，电容C1-C4则分别连接时钟和反相时钟(φ₁和φ₂)。Cf用作限流器。

在实际工作中，输入端连接电源电压V_DD，奇数级的电容和偶数级的电容在不同的半个时钟周期内电压提升和下降，并在二极管的单向导通作用下，实现在输出端输出高电平V_HH。

随着半导体工艺节点的不断提高，使得集成电路芯片工作的电源电压逐渐降低，而例如芯片内部用来进行闪存编写和擦除的高电压基本不变。这使得电荷泵电路在低电源电压下工作效率较低。

为此，需要一种能够改进芯片内部电荷泵工作效率的方案。

发明内容

本公开要解决的一个技术问题是提供一种时钟升压电路，能够提供摆幅为0到2×V_DD的时钟信号。由此，能够实现效率更高的片上高压生成电路。

根据本公开的第一个方面，提供了一种时钟升压电路，包括：输入端子，被输入第一时钟信号；输出端子；第一节点，接收第二时钟信号，所述第二时钟信号和所述第一时钟信号具有相同的下降沿，所述第二时钟信号的上升沿比所述第一时钟信号的上升沿延迟；第二节点；第一电容，连接在所述第一节点和所述第二节点之间；第一开关，连接在所述输出端子和地之间；第二开关，连接在所述第二节点和输出端之间；以及第三开关，连接在所述第二节点和电源端子之间，其中，所述第一开关在所述第一时钟信号的高电平期间断开，在所述第一时钟信号的低电平期间导通，所述第二开关在所述第一时钟信号的低电平期间断开，在所述第一时钟信号的高电平期间导通，所述第三开关在所述第二时钟信号的高电平期间断开，在所述第二时钟信号的低电平期间导通。

可选地，所述时钟升压电路还包括上升沿延迟电路，用于从输入端子获取第一时钟信号，以向所述第一节点提供所述第二时钟信号。

可选地，所述时钟升压电路还包括连接在所述上升沿延迟电路的输出端和所述第一节点之间的第一反相器和第二反相器。

可选地，所述第一开关是第一NMOS晶体管，所述第二开关是第一PMOS晶体管，所述时钟升压电路还包括连接在所述第一NMOS晶体管的栅极和所述输入端子之间的第三反相器。

可选地，所述时钟升压电路还包括：第四开关和第五开关，所述第四开关连接在所述第一节点和所述第一PMOS晶体管的栅极之间，所述第五开关连接在所述第一PMOS晶体管的栅极和所述电源端子之间，其中所述第四开关在所述在第一时钟信号的低电平期间断开，在所述第一时钟信号的高电平期间导通，所述第五开关在第一时钟信号的高电平期间断开，在所述第一时钟信号的低电平期间导通。

可选地，所述第五开关为第二PMOS晶体管，所述第二PMOS晶体管的栅极连接所述输入端子。

可选地，所述第三开关为第二NMOS晶体管，所述时钟升压电路还包括第三节点，第四节点，第二电容和第三PMOS晶体管，其中，所述第三节点接收与所述第二时钟信号反相的第三时钟信号，所述第二电容连接在所述第三节点和所述第四节点之间，所述第三PMOS晶体管的源极连接所述电源端子，所述第三PMOS晶体管的漏极连接所述第四节点，所述第三PMOS晶体管的栅极连接所述第三节点，所述第二NMOS晶体管的栅极连接所述第四节点。

根据本公开的第二个方面，提供了一种片上高压生成电路，包括：如第一方面所述的时钟升压电路，所述时钟升压电路输出高值升压的时钟信号；以及电荷泵电路，获取所述高值升压的时钟信号作为电荷泵电路的时钟信号。

根据本公开的第三个方面，提供了一种电子装置，包括如第二方面所述的片上高压生成电路。可选地，所述电子装置为存储器或显示装置。

由此，通过对电荷泵时钟信号的高值升压，提升片上高压生成电路的效率，并改进电子装置的性能。

附图说明

通过结合附图对本公开示例性实施方式进行更详细的描述，本公开的上述以及其它目的、特征和优势将变得更加明显，其中，在本公开示例性实施方式中，相同的参考标号通常代表相同部件。

图1示出了在集成电路芯片中使用的电荷泵的例子。

图2示出了根据本发明一个实施例的时钟升压电路的电路图。

图3示出了图2所示时钟波高值升压电路在工作时的时序图。

图4示出了根据本发明一个实施例的时钟升压电路的电路图。

图5示出了上升沿延迟电路的组成例。

图6示出了图4所示时钟波高值升压电路在工作时的时序图。

图7示出了根据本发明一个实施例的片上高压生成电路的组成例。

具体实施方式

下面将参照附图更详细地描述本公开的优选实施方式。虽然附图中显示了本公开的优选实施方式，然而应该理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。

如前所述，某些特殊类型的集成电路芯片，其内部操作需要用到高电平，例如，闪存芯片在电源电压降低的情况下仍然需要基本不变的编程和擦除高电压。而高电压的生成，依赖于片上设置的高压电路。

在芯片电压逐渐降低，且芯片内部高压需求基本不变的情况下(即，V_DD降低，V_HH需求不变)，现有的高压生成电路需要更多层级的电荷泵，并且工作效率低下。

为了更好地提高特殊集成电路芯片(例如，闪存芯片)中高压电荷泵的摆幅，本发明提出了一种驱动电路，上述驱动电路可以用作时钟升压电路，连接在用于提供时钟信号的振荡器电路之后，并且通过提供幅度倍增(2V_DD)的时钟信号来改善电源电压转换电荷泵的效率，并由此降低功耗。

图2示出了根据本发明一个实施例的时钟升压电路的电路图。

如图所示，时钟升压电路200包括第一开关S1、第二开关S2、第三开关S3以及电容C1。开关S1-S3在时钟信号CLK和CLK_D的控制下进行开关，由此实现时钟高值升高的时钟升压(Clock signal boost)电路。

在此，时钟信号CLK可以是由振荡器生成的矩形波信号，例如，高电平等于电源电压V_DD、低电平等于0且高低电平持续时间相同的矩形波信号，在下文中也可被称为“第一时钟信号”。

在时钟信号CLK_D则可以是上升沿延迟的时钟信号。在此，上升沿延迟的时钟信号指代相比于CLK，其低电平的起始位置相同，但高电平的起始位置略有延后。在时钟信号CLK是低电平为0V，高电平为V_DD且高低电平持续时间相同的矩形波信号时，上升沿延迟的时钟信号CLK_D同样可以是低电平为0V，高电平为V_DD的矩形波信号，但由于高电平跳变略有延后，因此高电平持续时间要短于低电平持续时间。在下文中也可将上升沿延迟的时钟信号CLK_D称为“第二时钟信号”。

图3示出了图2所示时钟升压电路在工作时的时序图。如下将结合图2-3具体描述器件连接关系以及基于信号变化的输入输出。

如图2所示，输入端子10被输入第一时钟信号CLK，输出端子为11。节点N1接收第二时钟信号CLK_D。如图3所示，第二时钟信号和第一时钟信号具有相同的下降沿，而第二时钟信号的上升沿比第一时钟信号的上升沿延迟，如图3中虚线所示。在某些实施例中，可以利用诸如上升沿延迟电路的器件来对CLK进行延迟，以获取CLK_D。

电容C1(如下也可称为“第一电容”)连接在节点N1和节点BST之间。在下文中也可将节点N1称为“第一节点”，节点BST称为“第二节点”。

第一开关S1连接在输出端子11和地2之间。第二开关S2连接在节点BST和输出端11之间。第三开关(S3)连接在节点BST和电源端子1之间。

如图所示，第一开关S1和第二开关S2的通断由第一时钟信号控制，第三开关S3的通断则由第二时钟信号控制。

具体地，第一开关S1在第一时钟信号的高电平期间断开，在第一时钟信号的低电平期间导通，第二开关S2在第一时钟信号的低电平期间断开，在第一时钟信号的高电平期间导通，第三开关S3在第二时钟信号的高电平期间断开，在第二时钟信号的低电平期间导通。

由此，CLK为0时(阶段I)，S1导通接地，S2断开，输出端子11的输出为0。但由于S3导通，因此电容C1两侧的电压为0和V_DD，因此具有V_DD的电压差。在CLK为V_DD，但CLK_D为0的时段中(阶段II)，S1断开，S2和S3都导通，则输出端子11的输出为V_DD。在CLK_D变为V_DD时(CLK_D保持高电平V_DD的时段称为阶段III)，由于电容C1在节点N1的一侧的电压升为V_DD，且S3变为断开，电容C1为保持原有的电压差V_DD，因此电容C1在节点BST的一侧的电压被升压到2V_DD，使得输出端子11的输出跳变为2V_DD。

在具体实现中，开关S1-S3可由晶体管实现。在集成电路芯片的应用场景中，开关S1-S3则可由MOS晶体管，尤其增强型MOS管实现。

在一些实施例中，第一开关S1可以实现为第一NMOS晶体管，第二开关S2可以实现为第一PMOS晶体管，第三开关S3可以实现为第二NMOS晶体管。在第一NMOS晶体管的栅极和输入端子之间还可以连接有如图2所示的反相器，由此实现第一开关S1在第一时钟信号为低电平时导通，在第一时钟信号为高电平时断开。

为了实现更为稳定的升高电平，本发明的时钟升压电路还可以实现为更为复杂的结构。在某些实施例中，时钟升压电路还包括：第四开关和第五开关，所述第四开关连接在所述第一节点和所述第一PMOS晶体管的栅极之间，所述第五开关连接在所述第一PMOS晶体管的栅极和所述电源端子之间，其中第四开关在在第一时钟信号的低电平期间断开，在第一时钟信号的高电平期间导通，第五开关在第一时钟信号的高电平期间断开，在时钟信号的低电平期间导通。此时，第五开关可以实现为第二PMOS晶体管，所述第二PMOS晶体管的栅极连接所述输入端子。由此，能够确保实现为第一PMOS晶体管的第二开关S2在阶段II和阶段III都保持导通。

进一步地，为了使得第三开关S3在CLK_D为0时更好地导通，并且在CLK_D为V_DD时更好地断开，本发明的时钟升压电路还可以包括预充电路，用于改进电路整体的波形效果。图4示出了根据本发明一个实施例的时钟升压电路的电路图。图4所示的电路结构可以看作是图2所示电路结构的一个优选实施例。

时钟升压电路400包括NMOS晶体管401、PMOS晶体管402和403、电容器404和开关405。

在NMOS晶体管401中，栅极连接于反相的时钟信号，漏极连接于输出端子11，源极连接于GND端子2。在此，NMOS晶体管401可以看作是在前所述的第一NMOS晶体管。

在PMOS晶体管402中，栅极连接于节点D，源极连接于节点BST，漏极连接于输出端子11。在此，PMOS晶体管402可以看作是在前所述的第一PMOS晶体管。

在PMOS晶体管403中，栅极连接于输入端子10，源极连接于电源端子1，漏极连接于节点D。在此，PMOS晶体管403可以看作是在前所述的第二PMOS晶体管。

电容器404的一端连接于节点N1，另一端则连接于节点BST。在此，电容器404可以看作是在前所述的电容器C1。

开关405的一端与电容器404的一端相连，并连接于节点N1，开关405的另一端则连接于节点D。

电源端子1提供电源电压V_DD。GND端子2的电压为V_GND，例如GND端子2接地。输入端子10接收振荡器产生的时钟信号CLK。在一个实施例中，可以将输入的时钟信号CLK连接反相器，如图4所示的反相器406，直接得到与时钟信号反相的时钟信号CLK_B。反相器406的一端则连接于输入端子10，另一端连接NMOS晶体管401的栅极，由此实现向NMOS晶体管401的栅极输入与时钟信号反相的时钟信号CLK_B。

开关405的断开和导通可以与时钟信号CLK的低电平和高电平持续时间相对应。

向N1输入上升沿延迟的时钟信号。在此，上升沿延迟的时钟信号指代相比于CLK，其低电平的起始位置相同，但高电平的起始位置有延后。例如，时钟信号CLK是低电平为0V，高电平为V_DD的矩形波信号，且高电平持续时间为从t1到t2，上升沿延迟的时钟信号同样可以是低电平为0V，高电平为V_DD的矩形波信号，且高电平持续时间为从t1’到t2，t1早于t1’。

在一个实施例中，可以通过将输入的时钟信号CLK连接上升沿延迟电路，如图4所示的Tdelay407，得到N1的上升沿延迟的时钟信号CLK_D。

图5示出了上升沿延迟电路的组成例。如图所示，上升沿延迟电路可由三个反相器、两个电容器和一个与非门组成。由此，如图所示的输入信号在经由上升沿延迟电路的变换后，能够得到上升沿延迟的输出信号。上升沿延迟电路的输入端连接输入端子10，输出端提供上升沿延迟的时钟信号CLK_D。

虽然图中给出了利用反相器获取的反相时钟信号CLK_B，以及利用上升沿延迟电路Tdelay407获取的上升沿延迟的时钟信号CLK_D，但应该理解的是，在其他实现中，本发明的时钟信号高值升压电路400除了直接从外部获取时钟信号CLK之外，也可以直接从外部获取反相时钟信号CLK_B和/或上升沿延迟的时钟信号CLK_D。换句话说，电路400中的反相器406和上升沿延迟电路Tdelay407是非必须的，电路400也可以从外部电路直接获取所需的延迟或是反相信号。例如，非交叠信号产生电路基于振荡器提供的时钟信号产生时钟信号CLK和反相时钟信号CLK_B。

另外，虽然在利用反相器406实现反相时钟信号CLK_B的例子中，反相器406也会引入些许延迟，但上述延迟可以忽略不计，不会对电路性能产生如时钟信号CLK_D那样的明显延迟。

如下将结合CLK的上升和下降变化来描述电路的工作原理。在此例和本发明的如下描述中，时钟信号CLK是低电平为0V，高电平为V_DD且高低电平持续时间相同的矩形波信号。

在时钟信号CLK是低电平时(阶段I)，反相时钟信号CLK_B为高电平，NMOS晶体管401导通，因此输出端子11的输出为0。PMOS晶体管403的栅极电压为0，源极电压V_DD，因此PMOS晶体管403导通。D点电压为V_DD。由D点控制的PMOS晶体管402处于断开状态。

在该阶段I，可以为节点BST外接电源电压V_DD，由于电容器404的一端输入有上升沿延迟的时钟信号CLK_D，另一端则连接于节点BST，因此在阶段I，电容器404一端的节点N1的电压为0，另一端的节点BST的电压为V_DD，两者具有V_DD的电压差。

在时钟信号CLK跳变为V_DD但上升沿延迟的时钟信号CLK_D尚未跳变为V_DD的时段内(阶段II)，直接由时钟信号CLK控制的PMOS晶体管403断开，由反相时钟信号CLK_B控制的NMOS晶体管401断开。但由于开关405闭合，且时钟信号的上升沿被延迟而在节点N1的电压仍然为0，因此节点D的电压变为0，并且使得PMOS晶体管402变得导通。此时，输出端子11的电压等于节点BST的电压V_DD，因此在阶段II，输出端子11的输出为V_DD。

在此，开关405也可由晶体管实现，例如由时钟信号CLK控制栅极输入的PMOS晶体管，或是由反相的时钟信号CLK_B控制栅极输入的NMOS晶体管，只要其开关能够与CLK的电平变化相对应即可。

在CLK输入信号保持为V_DD且上升沿延迟的时钟信号CLK_D也已跳变为V_DD时(阶段III)，此时节点N1的电压从0变为V_DD，节点BST与电源电压V_DD断开，此时节点BST的电压从变为2V_DD，电容器404的两端的电压差依然是V_DD。此时，虽然节点D的电压变为V_DD，但由于节点BST变为2V_DD，因此PMOS晶体管402的栅极和源极之间仍然保持电压差-V_DD，使得PMOS晶体管402持续导通，因此在阶段III，输出端子11的输出为2V_DD。

在此，虽然可以通过例如一个开关晶体管的设置，例如图2所示的开关S3在阶段I为节点BST点提供电源电压，在阶段II和阶段III不提供电源电压，来保证其在阶段III时跳变至2V_DD，进而实现输出端电压2V_DD，但在本发明的一个优选实施例中，可以引入如图4的虚线框所示的预充电路410，来更好地提升电路400的性能。

预充电路410可以接收上升沿延迟的时钟信号CLK_D的反相信号。在图4的例示中，通过在上升沿延迟电路Tdelay407后连接反相器408获取上升沿延迟的时钟信号CLK_D的反相信号。为此，可在反相器408后再连接一个反相器409，来获取N1点所需的上升沿延迟的时钟信号CLK_D。但应该理解的是，在不设置预充电路的实施例中，电容器404的一端(节点N1)可以直接获取上升沿延迟的时钟信号CLK_D，例如节点N1与上升沿延迟电路Tdelay407的输出端连接。在此，反相器407、408和406可以分别对应于第一、第二和第三反相器。

预充电路410可以包括PMOS晶体管411、电容器412和NMOS晶体管413。

PMOS晶体管411的栅极连接于节点A，源极连接于电源端子1，漏极连接于节点B。

NMOS晶体管413的栅极连接于节点B，漏极连接于电源端子1，源极连接于节点BST，即，NMOS晶体管413的源极作为预充电路410的输出端。

电容器412的一端连接节点A，另一端则连接于节点B。节点A接收上升沿延迟的时钟信号CLK_D的反相信号，例如CLK_DB。

如下将结合图6的时序图描述连接有预充电路410的本发明优选实施例的工作状态。

图6示出了图4所示时钟升压电路在工作时的时序图。图中为方便说明，在后一个时钟周期内标明了阶段I、II和III。在阶段I，时钟信号CLK和上升沿延迟的时钟信号CLK_D都是低电平。在阶段II，时钟信号CLK为高电平，上升沿延迟的时钟信号CLK_D依然是低电平。在阶段III，时钟信号CLK和上升沿延迟的时钟信号CLK_D都是高电平。阶段II是时钟信号CLK的上升沿时间和时钟信号CLK_D的上升沿时间之间的时间段。应该理解的是，图示的时序图时在预充电路稳定之后(例如，两个时钟周期之后)的时序图。预充电路稳定后，电容器412两端的电压差为V_DD，即节点B的电压比节点A的电压高V_DD。

时钟信号CLK的变化幅度从0到V_DD。当时钟信号CLK为0的时候(对应于阶段I)，节点A的电压为V_DD，电容器412的另外一端节点B的电压会升压到2×V_DD，即，预充的NMOS晶体管413栅极电压为2×V_DD，因此NMOS晶体管413导通，节点BST连接电源端子1，节点BST的电压可以被有效预充到V_DD，此时节点N1电压为0，节点D的电压为VDD，由节点D控制栅极的PMOS晶体管402处于断开的状态，反相时钟信号CLK_B为V_DD，NMOS晶体管401导通，所以输出端子11的输出电压OUT为0。

当时钟信号CLK为V_DD但上升沿延迟的时钟信号CLK_D仍然为0时(对应于阶段II)，反相时钟信号CLK_B为0，NMOS晶体管401断开，所以输出端子11与地2之间的连接断开。节点N1电压仍然为0，开关405导通，节点D的电压变为0，由节点D控制栅极的PMOS晶体管402处于导通状态，输出端子11与节点BST连接，输出端子11的输出OUT变成了V_DD。

当时钟信号CLK和上升沿延迟的时钟信号CLK_D都为V_DD电平时(对应于阶段III)，节点N1的电压为V_DD，节点BST的电压被有效的升压到2×V_DD，NMOS晶体管413断开，节点BST与电源端子1的连接断开。而此时节点D的电压为V_DD，所以由节点D控制栅极的PMOS晶体管402处于导通状态，所以输出端子11的输出OUT变成了2×V_DD；从而实现了增大驱动电路输出摆幅的效果。

阶段II的时长通常对应于时钟信号CLK的上升沿跳变时刻t1与上升沿延迟的时钟信号CLK_D的上升沿跳变时刻t1’之间的为时间差Δt，上述时间差越短，最后得到的输出时钟波形越接近低电平为0，高电平为2V_DD的矩形波。但由于需要使得PMOS晶体管402有足够的时间导通，Δt不能过小，即阶段II不能过短。因此需要合理选择上升沿的延迟时间，例如通过合理设置上升沿延迟电路Tdelay 407。

另外，在本发明的升压电路中，优选所有PMOS管的衬底接源极。另外，优选所有的晶体管都是增强型晶体管。

由此，本发明的时钟升压电路400通过虚线框内的预充电路410以及NMOS晶体管413的栅极的CLK boost更好的实现了输出摆幅增强，可以将时钟升压电路400提供了摆幅从0到2×V_DD的时钟信号。

时钟升压电路400的输出OUT于是可以用作电荷泵的时钟输入。由于电荷泵需要一对相位相反的时钟，因此还可以利用诸如非交叠时钟发生电路来基于时钟升压电路400的输出OUT生成图1所示的φ₁和φ₂。

电荷泵只是片上高压生成电路的一部分。为此，本发明还可以实现为一种片上高压生成电路，包括如上所述的时钟升压电路，以及获取所述时钟升压电路的输出作为时钟输入的电荷泵。

图7示出了根据本发明一个实施例的片上高压生成电路的组成例。

如图7所示，除了电荷泵(chargepump)之外，高压生成电路还包括参考电压生成电路(Reference)、调节器(Regulator)、振荡器(Oscillator)、电压电平转换器(LevelShifter)，以及本发明的时钟升压电路。

参考电压生成电路通常使用带隙基准来提供一个与电源电压和温度无关的参考电压V_REF。

调节器例如包括分压电阻和比较器。分压电阻包括设置在电荷泵(chargepump)的输出端和反馈节点之间的第一电阻和设置在反馈节点和地之间的第二电阻。反馈节点连接比较器的第一输入端，用于提供与电荷泵的输出电压V_PP成比例的反馈电压V_MON。比较器的第二输入端接收参考电压V_REF。比较器对反馈电压V_MON与参考电压V_REF进行比较，如果V_MON大于V_REF(V_PP大于目标电压值)就关掉电荷泵，如果V_MON小于V_REF(V_PP小于目标电压值)就使电荷泵工作。振荡器用于为电荷泵提供时钟信号。振荡器接收电源电压V_DD，产生时钟信号，时钟信号的高值(amplitude)最高为电源电压V_DD。

电荷泵是高压生成电路的主体，可由多种电路结构实现，图1所示的迪克森电荷泵是其中常用的一种。迪克森电荷泵使用一对非交叠时钟信号。在其他实施例中，电荷泵可以使用两对非交叠时钟信号。电压电平转换器是用于连接电荷泵与负载的开关。而负载可以是电容或者电阻，也可以是两者叠加。

不同于现有技术中直接利用振荡器生成的高值最高为电源电压V_DD的时钟电压来用作电荷泵的输入时钟，本发明的片上高压生成电路可以在振荡器后连接在前结合图2和图4描述的时钟升压电路。该时钟升压电路可以获取振荡器输出的时钟信号CLK，经过高值升压后获取如图3和图6所示的摆幅从0到2×V_DD的时钟信号OUT。在调节器的调节下，时钟升压电路输出的摆幅从0到2×V_DD的时钟信号OUT及其反相信号可以分别作为电荷泵的输入时钟和反相时钟(φ₁和φ₂)输入至电荷泵的奇数级和偶数级电容，以实现输出高电平。

应该理解的是，图7中各电路所包括的器件仅用于例示各电路的主要功能或是构成，而非对该电路组成的准确描述。例如，实际使用的电荷泵可以包括比图示更多级的连接，等等。

进一步地，本发明还可以实现为一种电子装置，包括如上所述的片上高压生成电路。所述电子装置尤其可以是存储器或显示装置。存储器可以是非易失性存储器，例如，闪存。存储器也可以是易失性存储器。显示装置例如是液晶显示器，有机发光二极管显示器等。

上文中已经参考附图详细描述了根据本发明的时钟升压电路以及相应的片上高压生成电路和电子装置。本发明的时钟升压电路通过预充电路更好的实现了输出摆幅增强，可以将电荷泵使用的时钟信号的输出摆幅有效的提高到从0到2×V_DD的范围。由此，能够实现效率更高的片上高值升压电路和电子装置。

以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术的改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

Claims (10)

1.一种时钟升压电路，包括：

输入端子，被输入第一时钟信号(CLK)；

输出端子；

第一节点(N1)，接收第二时钟信号(CLK_D)，所述第二时钟信号和所述第一时钟信号具有相同的下降沿，所述第二时钟信号的上升沿比所述第一时钟信号的上升沿延迟；

第二节点(BST)；

第一电容(C1)，连接在所述第一节点和所述第二节点之间；

第一开关(S1)，连接在所述输出端子和地之间；

第二开关(S2)，连接在所述第二节点和输出端之间；以及

第三开关(S3)，连接在所述第二节点和电源端子之间，

其中，所述第一开关(S1)在所述第一时钟信号的高电平期间断开，在所述第一时钟信号的低电平期间导通，所述第二开关(S2)在所述第一时钟信号的低电平期间断开，在所述第一时钟信号的高电平期间导通，所述第三开关(S3)在所述第二时钟信号的高电平期间断开，在所述第二时钟信号的低电平期间导通。

2.如权利要求1所述的时钟升压电路，其中，所述时钟升压电路还包括上升沿延迟电路，用于从输入端子获取第一时钟信号，以向所述第一节点提供所述第二时钟信号。

3.如权利要求2所述的时钟升压电路，其中，所述时钟升压电路还包括连接在所述上升沿延迟电路的输出端和所述第一节点之间的第一反相器和第二反相器。

4.如权利要求1所述的时钟升压电路，其中，所述第一开关(S1)是第一NMOS晶体管，所述第二开关(S2)是第一PMOS晶体管，所述时钟升压电路还包括连接在所述第一NMOS晶体管的栅极和所述输入端子之间的第三反相器。

5.如权利要求4所述的时钟升压电路，其中，所述时钟升压电路还包括：第四开关和第五开关，所述第四开关连接在所述第一节点和所述第一PMOS晶体管的栅极之间，所述第五开关连接在所述第一PMOS晶体管的栅极和所述电源端子之间，

其中，所述第四开关在所述第一时钟信号的低电平期间断开，在所述第一时钟信号的高电平期间导通，所述第五开关在第一时钟信号的高电平期间断开，在所述第一时钟信号的低电平期间导通。

6.如权利要求5所述的时钟升压电路，其中，所述第五开关为第二PMOS晶体管，所述第二PMOS晶体管的栅极连接所述输入端子。

7.如权利要求1所述的时钟升压电路，其中，所述第三开关(S3)为第二NMOS晶体管，所述时钟升压电路还包括第三节点(A)，第四节点(B)，第二电容和第三PMOS晶体管，

其中，所述第三节点(A)接收与所述第二时钟信号反相的第三时钟信号，所述第二电容连接在所述第三节点和所述第四节点之间，所述第三PMOS晶体管的源极连接所述电源端子，所述第三PMOS晶体管的漏极连接所述第四节点，所述第三PMOS晶体管的栅极连接所述第三节点，所述第二NMOS晶体管的栅极连接所述第四节点。

8.一种片上高压生成电路，包括：

如权利要求1-7中任一项所述的时钟升压电路，所述时钟升压电路输出高值升压的时钟信号；以及

电荷泵电路，获取所述高值升压的时钟信号作为电荷泵电路的时钟信号。

9.一种电子装置，包括如权利要求8所述的片上高压生成电路。

10.如权利要求9所述的电子装置，其中，所述电子装置为存储器或显示装置。