CN109639133A - 时钟电平升压电路 - Google Patents

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Abstract

本发明公开了一种时钟电平升压电路，所述时钟电平升压电路包括时钟电压输入端、时钟电压输出端、第一开关管、第二开关管、第三开关管、第四开关管、第一电容、第二电容和反相器；第一电容的一端与时钟电压输入端、反相器的输入端电连接，第一电容的另一端与第一开关管的漏极、第二开关管的栅极、第三开关管的栅极电连接；第二开关管的漏极与时钟电压输出端电连接，第二开关管的源极与第一开关管的源极、第三开关管的源极电连接，第二开关管的源极与第一外接电源电连接。本发明中的时钟电平升压电路能够快速进入正常工作状态，且在启动过程不受时钟输入频率的约束，适用范围更广。

Description

时钟电平升压电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种时钟电平升压电路。
背景技术
随着集成电路技术不断的发展，集成电路的规模和复杂度越来越大，大规模的数模混合集成电路不断涌现。这种大规模的数模混合集成电路所用到的时钟信号也越来越复杂，芯片内不同模块用到的时钟信号电压可能都不同，所以需要通过电平移位电路在芯片内部产生不同电平电压的时钟信号。
如图1所示，为现有的时钟电平升压电路，包括开关管M1a、M2a、M3a、M4a、M5a，电容C1a、时钟信号输入端ckin和时钟信号输出端ckout。若电容C1a存储的电荷使结点A有初始的高电压，且该电路的输入时钟信号为高电平占空比很低的窄脉冲周期信号，当输入时钟信号为高电平时，在结点A处的电压VA被抬高且高于vdd2，节点B的电压VB被下拉到一个低电压值，M1a导通对VA进行放电；但是，如图2所示，由于放电时间短且放电RC时间常数太大，导致放电结束时VA仍高于(vdd2-vthp)，从而使得输入时钟信号为低电平期间原本输出时钟VB的PMOS开关管M2a一直不能打开，结点B处的电压VB维持低电压，M1a导通，vdd2对VA进行充电，VA又不断升高，这样周期循环，电路一直处在一个不能正常启动的状态；其中，vdd1为输入时钟信号的高电平，vdd2为外接电源，vthp为开启开关管M1a的电压阈值。
现有的时钟电平升压电路不能正常启动还与输入时钟频率，当输入时钟信号的高电平的脉冲宽度固定时，随着输入时钟频率降低，输入时钟信号的低电平的脉冲宽度变宽，这样使得现有的时钟电平升压电路不能正常启动的问题会更加严重，也就是说这种不能启动的问题还与电路所加的时钟频率有关，从而极大限制了这种时钟电平升压电路的适用范围。对于现有的时钟电平升压电路，如图3所示，为时钟脉冲频率较大时的稳态情况，如图4所示，为时钟脉冲频率较小时的稳态情况。具体地，若输入时钟信号为高电平期间结点A处的电压VA一直降不到(vdd1+vdd2-vthp)以下，当输入时钟信号切换到低电平后，结点A处的电压VA高于(vdd2-vthp)，因此开关管M2a无法开启，结点B处的电压VB维持为低电压，此时开关管M1a导通又对结点A处进行充电，充电时间长短会影响最终电压VA的电压值。若输入时钟信号的低电平较长，则输入时钟信号为低电平期间，对结点A处充电的时间较长，最终电压VA会被充电到vdd2，当在输入时钟信号的下一次高电平来之后，电压VA从(vdd1+vdd2)处再放电下降，这样一直处于死循环中，导致电路不能正常启动。
另外，现有的时钟电平升压电路中通过加大开关管M1a的驱动能力来增大输入的时钟信号为高电平期间对结点A处的放电速度，增大开关管M1a的驱动能力，从而改善电路启动；但是，增大开关管M1a的尺寸的同时也需要增大电容C1a的尺寸，这种为了改善现有的时钟电平升压电路的启动问题的方式，往往会使M1a和C1a的尺寸取到很大，存在占用面积较大等缺陷。
发明内容
本发明要解决的技术问题是现有技术中时钟电平升压电路容易导致电路出现不能启动的情况等缺陷，目的在于提供一种时钟电平升压电路。
本发明是通过下述技术方案来解决上述技术问题：
本发明提供一种时钟电平升压电路，所述时钟电平升压电路包括时钟电压输入端、时钟电压输出端、第一开关管、第二开关管、第三开关管、第四开关管、第一电容、第二电容和反相器；
所述第一电容的一端分别与所述时钟电压输入端、所述反相器的输入端电连接，所述第一电容的另一端分别与所述第一开关管的漏极、所述第二开关管的栅极、所述第三开关管的栅极电连接；
所述第二电容的一端与所述反相器的输出端电连接，所述第二电容的另一端分别与所述第一开关管的栅极、所述第三开关管的漏极电连接；
所述第二开关管的漏极与所述时钟电压输出端电连接，所述第二开关管的源极分别与所述第一开关管的源极、所述第三开关管的源极电连接，所述第二开关管的源极与第一外接电源电连接；
其中，所述第一外接电源的电压值高于所述时钟电压输入端输入的高电平；
所述第四开关管的栅极与所述时钟电压输入端电连接，所述第四开关管的漏极与所述时钟电压输出端电连接，所述第四开关管的源极接地。
较佳地，所述时钟电平升压电路还包括第五开关管和第六开关管；
所述第五开关管的源极与所述第二开关管的漏极电连接，所述第五开关管的漏极与所述时钟电压输出端电连接，所述第五开关管的栅极与第二外接电源电连接；
所述第六开关管的漏极与所述时钟电压输出端电连接，所述第六开关管的源极与所述第四开关管的漏极电连接，所述第六开关管的栅极与第三外接电源电连接；
其中，所述第三外接电源的电压值等于所述时钟电压输入端输入的高电平；
所述第二外接电源的电压值等于所述第一外接电源的电压值与所述时钟电压输入端输入的高电平的第一差值。
较佳地，当所述时钟电压输入端输入为低电平时，所述第一开关管的漏极电压保持不变；
当所述时钟电压输入端输入为高电平时，所述第一开关管导通放电，所述第一开关管的漏极电压一直下降；
设定时间后，当所述第一开关管的漏极电压小于所述第一外接电源的电压值与设定电压值之间的第二差值时，所述时钟电压输出端输出的高电平等于所述第一外接电源的电压值；
其中，所述设定电压值为开启所述第二开关管和所述第三开关管的电压阈值。
较佳地，所述第一开关管、所述第二开关管、所述第三开关管和所述第四开关管均为MOS管(金属-氧化物-半导体晶体管)。
较佳地，所述第一开关管、所述第二开关管、所述第三开关管均为PMOS管(P型金属-氧化物-半导体晶体管)，所述第四开关管为NMOS管(N型金属-氧化物-半导体晶体管)。
较佳地，所述第五开关管和所述第六开关管均为MOS管。
较佳地，所述第五开关管为PMOS管，所述第六开关管为NMOS管。
本发明的积极进步效果在于：
本发明中，通过在现有的时钟电平升压电路上增加开关管、电容和反向器，使时钟输入信号高电平占空比比较低时，有效地切断第一开关管的漏极电压对第一电容的充电路径，使电路启动过程中第一开关管的漏极电压在每个时钟周期都会降低，保证电路能够快速进入正常工作状态；本发明的电路启动过程不受时钟输入频率的约束，适用范围更广；另外，本发明的电路具有尺寸小等优点。
附图说明
图1为现有的时钟电平升压电路的结构示意图。
图2为现有的时钟电平升压电路的第一时序信号示意图。
图3为现有的时钟电平升压电路的第二时序信号示意图。
图4为现有的时钟电平升压电路的第三时序信号示意图。
图5为本发明较佳实施例的时钟电平升压电路的结构示意图。
图6为本发明较佳实施例的时钟电平升压电路的时序信号示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
较佳实施例
如图5所示，本实施例的钟电平升压电路包括时钟电压输入端ckin、时钟电压输出端ckout、第一开关管M1b、第二开关管M2b、第三开关管M3b、第四开关管M4b、第五开关管M5b、第六开关管M6b、第一电容C1b、第二电容C2b和反相器I。
第一电容C1b的一端分别与时钟电压输入端ckin、反相器的输入端I电连接，第一电容C1b的另一端分别与第一开关管M1b的漏极、第二开关管M2b的栅极、第三开关管M3b的栅极电连接；
第二电容C2b的一端与反相器I的输出端电连接，第二电容C2b的另一端分别与第一开关管M1b的栅极、第三开关管M3b的漏极电连接；
第二开关管M2b的漏极与时钟电压输出端ckout电连接，第二开关管M2b的源极分别与第一开关管M1b的源极、第三开关管M3b的源极电连接，第二开关管M2b的源极与第一外接电源电连接；
其中，第一外接电源的电压值vdd2高于时钟电压输入端ckin输入的高电平vdd1，即vdd2＞vdd1；
第五开关管M5b的源极与第二开关管M2b的漏极电连接，第五开关管M5b的漏极与时钟电压输出端ckout电连接，第五开关管M5b的栅极与第二外接电源电连接；
第六开关管M6b的漏极与时钟电压输出端ckout电连接，第六开关管M6b的源极与第四开关管M4b的漏极电连接，第六开关管M6b的栅极与第三外接电源电连接；
其中，第二外接电源的电压值等于第一外接电源的电压值与时钟电压输入端输入的高电平的第一差值，即(vdd2-vdd1)；
第三外接电源的电压值等于时钟电压输入端ckin输入的高电平vdd1。
第四开关管M4b的栅极与时钟电压输入端ckin电连接，第四开关管M4b的漏极与时钟电压输出端ckout电连接，第四开关管M4b的源极接地。
其中，第一开关管、第二开关管、第三开关管、第五开关管为PMOS管均为PMOS管，第四开关管和第六开关管均为NMOS管。
本实施例中，当时钟电压输入端ckin输入为低电平时，第一开关管M1b的漏极电压保持不变；
当时钟电压输入端ckin输入为高电平vdd1时，第一开关管M1b导通放电，第一开关管M1b的漏极电压一直下降，即图中结点A出的电压VA一直下降。
设定时间后，当第一开关管M1b的漏极电压小于第一外接电源的电压值vdd2与设定电压值vthp之间的第二差值时，即VA＜(vdd2-vthp)，时钟电压输出端ckout输出的高电平等于vdd2，从而实现时钟电平升压的目的。
其中，设定电压值vthp为开启第二开关管M2b和第三开关管M3b的电压阈值。
下面具体说明本实施例的时钟电平升压电路的工作原理：
在时钟输入端ckin输入的时钟信号为高电平期间，若第一开关管M1b的漏极电压(即结点A处的电压VA)初始为高电压，可通过第一开关管M1b导通放电使得结点A处的电压VA下降；在时钟输入端ckin输入的时钟信号为低电平期间，，第二电容C2b将结点B处的电压(即第一开关管M1b的栅极电压)抬高到一个高电压值，使第一开关管M1b关断，结点A变成高阻结点，此时第一开关管M1b不再对结点A进行充电。
如图6所示，结点A处的电压VA在输入的时钟信号为高电平期间下降，在输入的时钟信号为低电平期间维持不变，经过一段时间后结点A处的电压VA一定能下降到一定值，输入的时钟信号为低电平期间结点A处的电压VA低于(vdd2-vthp)，第二开关管M2b和第三开关管M3b都能正常打开，使得电路快速进入到正常工作状态，即切断了输入的时钟信号为低电平期间第一开关管M1b对结点A处进行充电的路径，使电路启动过程中结点A处的电压VA在每个时钟信号周期都会下降，直至下降到(vdd2-vthp)后电路进入正常工作状态。
本实施例中，通过在现有的时钟电平升压电路上增加开关管、电容和反向器，使时钟输入信号高电平占空比比较低时，M1b漏端电压也能快速降低到一定值，稳定工作以后第二开关管能正常打开，产生正常的时钟输出，保证电路能够快速进入正常工作状态；当输入时钟的高电平脉冲宽度确定，不管时钟频率如何变化，该电路都能正常启动，产生正常的时钟输出，极大地拓宽了时钟电平升压电路的适用范围，另外，本实施例的时钟电平升压电路还具有占用面积小等优点。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这些仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式作出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (7)

1.一种时钟电平升压电路，其特征在于，所述时钟电平升压电路包括时钟电压输入端、时钟电压输出端、第一开关管、第二开关管、第三开关管、第四开关管、第一电容、第二电容和反相器；
所述第一电容的一端分别与所述时钟电压输入端、所述反相器的输入端电连接，所述第一电容的另一端分别与所述第一开关管的漏极、所述第二开关管的栅极、所述第三开关管的栅极电连接；
所述第二电容的一端与所述反相器的输出端电连接，所述第二电容的另一端分别与所述第一开关管的栅极、所述第三开关管的漏极电连接；
所述第二开关管的漏极与所述时钟电压输出端电连接，所述第二开关管的源极分别与所述第一开关管的源极、所述第三开关管的源极电连接，所述第二开关管的源极与第一外接电源电连接；
其中，所述第一外接电源的电压值高于所述时钟电压输入端输入的高电平；
所述第四开关管的栅极与所述时钟电压输入端电连接，所述第四开关管的漏极与所述时钟电压输出端电连接，所述第四开关管的源极接地。
2.如权利要求1所述的时钟电平升压电路，其特征在于，所述时钟电平升压电路还包括第五开关管和第六开关管；
所述第五开关管的源极与所述第二开关管的漏极电连接，所述第五开关管的漏极与所述时钟电压输出端电连接，所述第五开关管的栅极与第二外接电源电连接；
所述第六开关管的漏极与所述时钟电压输出端电连接，所述第六开关管的源极与所述第四开关管的漏极电连接，所述第六开关管的栅极与第三外接电源电连接；
其中，所述第三外接电源的电压值等于所述时钟电压输入端输入的高电平；
所述第二外接电源的电压值等于所述第一外接电源的电压值与所述时钟电压输入端输入的高电平的第一差值。
3.如权利要求1所述的时钟电平升压电路，其特征在于，当所述时钟电压输入端输入为低电平时，所述第一开关管的漏极电压保持不变；
当所述时钟电压输入端输入为高电平时，所述第一开关管导通放电，所述第一开关管的漏极电压一直下降；
设定时间后，当所述第一开关管的漏极电压小于所述第一外接电源的电压值与设定电压值之间的第二差值时，所述时钟电压输出端输出的高电平等于所述第一外接电源的电压值；
其中，所述设定电压值为开启所述第二开关管和所述第三开关管的电压阈值。
4.如权利要求1所述的时钟电平升压电路，其特征在于，所述第一开关管、所述第二开关管、所述第三开关管和所述第四开关管均为MOS管。
5.如权利要求1所述的时钟电平升压电路，其特征在于，所述第一开关管、所述第二开关管、所述第三开关管均为PMOS管，所述第四开关管为NMOS管。
6.如权利要求2所述的时钟电平升压电路，其特征在于，所述第五开关管和所述第六开关管均为MOS管。
7.如权利要求2所述的时钟电平升压电路，其特征在于，所述第五开关管为PMOS管，所述第六开关管为NMOS管。
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