CN115603730A - 电平转换器 - Google Patents

Abstract

一种电平转换器可实现大幅度的电平转换，包括锁存电路、箝位电路、保护电路与输入电路。该锁存电路耦接于高电压端与一对信号输出端之间；该对信号输出端输出一对输出信号，其电压介于该高电压端的高电压与中电压端的中电压之间。该箝位电路耦接于该对信号输出端与该中电压端之间，用来限制该对输出信号的电压下限为该中电压。该保护电路设置于该锁存电路与该输入电路之间，用来避免该对信号输出端与该输入电路之间存在过高的电压差。该输入电路包括输入晶体管对。该输入晶体管对耦接于该保护电路与低电压端之间，用来接收一对输入信号并据以运作。该对输入信号的电压介于该中电压与该低电压端的低电压之间。

Description

电平转换器

技术领域

本发明是关于电平转换器(level shifter)，尤其是能够实现大幅度的电平转换的电平转换器。

背景技术

图1显示传统的电平转换器100，包括锁存电路110与输入晶体管对120。输入晶体管对120耦接于一对信号输出端与接地端之间，用来依据一对输入信号(INB、INBB)以选择性地导通，其中该对输入信号是依据核心电源域(core power domain)的信号而产生，因此具有较小的电压范围(例如：0.9V～0V)，且输入晶体管对120可以是耐压较低的核心电路组件(core device)。锁存电路110耦接于中电压端与该对信号输出端之间，用来依据输入晶体管对120的导通状态，决定该对信号输出端的一对输出信号(OUT、OUTB)，其中该对输出信号输出给另一电源域的电路，因此具有较大的电压范围(例如：1.8V～0V)，且锁存电路110的晶体管可以是耐压较高的输入/输出组件(I/O device)。然而，当上述另一电源域的电路要求该对输出信号的电压上限更高(例如：3.3V)，且锁存电路110的晶体管(例如：以先进制程制作的鳍式场效晶体管(FinFET))的耐压不够高时，在图1的架构下，锁存电路110的晶体管无法承受该更高的电压上限。

发明内容

本发明的目的之一在于提供一种电平转换器，以避免先前技术的问题。

本公开的电平转换器的一实施例包括锁存电路、箝位电路、保护电路以及输入电路。该锁存电路耦接于高电压端与一对信号输出端之间。该高电压端的电压为高电压。该对信号输出端包括第一输出端与第二输出端，其分别用来输出第一输出信号与第二输出信号。该第一输出信号与该第二输出信号的每一个的电压落于输出电压范围内；该输出电压范围介于该高电压与中电压之间。该箝位电路耦接于该对信号输出端与中电压端之间，用来依据该第一输出信号与该第二输出信号以选择性地导通，以限制该输出电压范围的下限为该中电压端的电压，其中该中电压端的电压为该中电压。该保护电路包括第一保护晶体管对与第二保护晶体管对，用来依据该中电压来造成电压降。该第一保护晶体管对设置于该锁存电路与该第二保护晶体管对之间；该第二保护晶体管对耦接于该第一保护晶体管对与该输入电路之间。该输入电路包括输入晶体管对。该输入晶体管对耦接于该第二保护晶体管对与低电压端之间，用来依据一对输入信号以选择性地导通。该低电压端的电压为低电压。该对输入信号包括第一输入信号与第二输入信号；该第一输入信号与该第二输入信号的每一个的电压落于输入电压范围内；该输入电压范围介于该中电压与该低电压之间。

本公开的电平转换器的另一实施例包括锁存电路、保护电路以及输入电路。该锁存电路耦接于高电压端与该保护电路之间。该高电压端的电压为高电压。该保护电路包括第一保护晶体管对与第二保护晶体管对，用来依据中电压端的电压来造成电压降。该第一保护晶体管对设置于该锁存电路与一对信号输出端之间；该第二保护晶体管对设置于该对信号输出端与该输入电路之间。该对信号输出端包括第一输出端与第二输出端。于操作模式下，该中电压端的电压为中电压；该第一输出端与该第二输出端分别用来输出第一输出信号与第二输出信号；该第一输出信号与该第二输出信号的每一个的电压落于输出电压范围内；该输出电压范围介于该高电压与低电压之间，该低电压大于接地电压。该输入电路包括输入晶体管对。该输入晶体管对耦接于该第二保护晶体管对与低电压端之间，用来依据该对输入信号以选择性地导通。于该操作模式下，该低电压端的电压为该低电压；该对输入信号包括第一输入信号与第二输入信号；该第一输入信号与该第二输入信号的每一个的电压落于输入电压范围内；该输入电压范围介于该中电压与该低电压之间。

本公开的电平转换器的又一实施例包括锁存电路、保护电路以及输入电路。该锁存电路耦接于高电压端与该保护电路之间。该高电压端的电压为高电压。该保护电路包括第一保护晶体管对与第二保护晶体管对，用来依据中电压端的电压来造成电压降。该第一保护晶体管对设置于该锁存电路与一对信号输出端之间；该第二保护晶体管对设置于该对信号输出端与该输入电路之间。该对信号输出端包括第一输出端与第二输出端。于操作模式下，该中电压端的电压为中电压；该第一输出端与该第二输出端分别用来输出第一输出信号与第二输出信号；该第一输出信号与该第二输出信号的每一个的电压落于输出电压范围内；该输出电压范围介于该高电压与接地电压之间。该输入电路包括输入晶体管对。该输入晶体管对耦接于该第二保护晶体管对与低电压端之间，用来依据一对输入信号以选择性地导通。于该操作模式下，该低电压端的电压为该接地电压；该对输入信号包括第一输入信号与第二输入信号；该第一输入信号与该第二输入信号的每一个的电压落于输入电压范围内；该输入电压范围介于该中电压与该接地电压之间。

有关本发明的特征、实作与功效，现配合图式作较佳实施例详细说明如下。

附图说明

图1显示传统的电平转换器；

图2显示本公开的电平转换器的一实施例；

图3显示本公开的电平转换器的另一实施例；

图4显示本公开的电平转换器的另一实施例；

图5a显示本公开的电平转换器的另一实施例；

图5b显示图5a的电平转换器处于节电模式；

图6显示本公开的电平转换器的另一实施例；

图7a显示本公开的电平转换器的另一实施例；以及

图7b显示图7a的电平转换器处于节电模式。

具体实施方式

本公开包括一种电平转换器，能够实现大幅度的电平转换。该电平转换的幅度可大于该电平转换器的一个或多个晶体管的耐压(例如：1.8V)；举例而言，该一个或多个晶体管的耐压上限小于该电平转换器的输出电压范围的上限。

图2显示本公开的电平转换器的一实施例。图2的电平转换器200用来将中电压(VDDH1)(例如：1.8V)转换为高电压(VDDH2_3.3)(例如：3.3V)。电平转换器200包括锁存电路(latch circuit)210、箝位电路(clamping circuit)220、保护电路230以及输入电路240，该些电路分述于后。

请参阅图2。锁存电路210耦接于高电压端与一对信号输出端之间，包括晶体管对(M0、M1)。该高电压端的电压为前述高电压(VDDH2_3.3)。该对信号输出端包括第一输出端与第二输出端。该第一输出端与该第二输出端分别用来输出第一输出信号(OUT)与第二输出信号(OUTB)，这两个信号互为反相信号。该第一输出信号与该第二输出信号的每一个的电压落于输出电压范围内。该输出电压范围介于该高电压(VDDH2_3.3)与该中电压(VDDH1)之间。值得注意的是，该晶体管对(M0、M1)的基极可连接至该高电压端，以避免漏电流或过电压；然此并非本发明的实施限制。

请参阅图2。箝位电路220耦接于该对信号输出端与中电压端之间，用来依据该第一输出信号与该第二输出信号选择性地耦接该对信号输出端与该中电压端，以限制该输出电压范围的下限为该中电压，其中该中电压端的电压为该中电压(VDDH1)。本实施例中，箝位电路220包括第一组晶体管(M8、M9)与第二组晶体管(M10、M11)；视实施需求，每组晶体管可包括一个或多个晶体管。该第一组晶体管耦接于该第二输出端与该中电压端之间，并依据该第一输出信号以导通或不导通。该第二组晶体管耦接于该第一输出端与该中电压端之间，并依据该第二输出信号以导通或不导通。其它可限制该输出电压范围的下限的作法也可用来实现箝位电路220。值得注意的是，该第一组晶体管(M8、M9)的基极以及该第二组晶体管(M10、M11)的基极可连接至该中电压端，以避免漏电流或过电压；然此并非本发明的实施限制。

请参阅图2。保护电路230包括第一保护晶体管对(M2、M3)与第二保护晶体管对(M4、M5)，用来依据该中电压来造成压降，以避免该对信号输出端与输入电路240之间存在过高的电压差。该第一保护晶体管对设置于锁存电路210与该第二保护晶体管对之间，该第二保护晶体管对设置于该第一保护晶体管对与输入电路240之间。本实施例中，该第一保护晶体管对为PMOS晶体管对，该第二保护晶体管对为NMOS晶体管对；然此并非本发明的实施限制。值得注意的是，该两个保护晶体管对中，每个晶体管的基极与源极可连接在一起，以避免漏电流或过电压；然此并非本发明的实施限制。

请参阅图2。输入电路240包括输入晶体管对(M6、M7)。该输入晶体管对耦接于该第二保护晶体管对(M4、M5)与低电压端之间，用来依据一对输入信号(INB、INBB)运作。该低电压端的电压为低电压(GND)(例如：0V)。该对输入信号包括第一输入信号与第二输入信号，该两个输入信号互为反相信号。该第一输入信号与该第二输入信号的每一个的电压落于输入电压范围内；该输入电压范围介于该中电压(VDDH1)与该低电压(GND)之间。值得注意的是，该输入晶体管对中，每个晶体管的基极与源极可连接在一起，以避免漏电流或过电压；然此并非本发明的实施限制。

图3显示本公开的电平转换器的另一实施例。相较于图2，图3的输入电路240进一步包括缓冲电路310。缓冲电路310用来依据接收信号(IN)产生该对输入信号。图3的实施例中，缓冲电路310包括第一反相器312与第二反相器314。第一反相器312用来依据该接收信号产生第一反相信号作为该第一输入信号(INB)。第二反相器314用来依据该第一反相信号产生第二反相信号作为该第二输入信号(INBB)。第一反相器312与第二反相器314的每一个运作于操作电压范围内，该操作电压范围介于该中电压(VDDH1)与该低电压(GND)之间。值得注意的是，依实施需求，其它可实现缓冲电路310的功能的电路可用来取代第一反相器312与第二反相器314。

图4显示本公开的电平转换器的另一实施例。图4的电平转换器400用来将高电压(VDDH2_3)(例如：3V)转换为低电压(VDDL)(例如：0.9V)，其中本实施例中该低电压大于接地电压(GND)。电平转换器400包括锁存电路410、保护电路420以及输入电路430，该些电路分述于后。

请参阅图4。锁存电路410耦接于高电压端与保护电路420之间，包括晶体管对(M0、M1)，其中该高电压端的电压为该高电压(VDDH2_3)。值得注意的是，该晶体管对的基极可连接至该高电压端，以避免漏电流或过电压；然此并非本发明的实施限制。

请参阅图4。保护电路420包括第一保护晶体管对(M2、M3)与第二保护晶体管对(M4、M5)，用来依据中电压端的电压来运作。该第一保护晶体管对设置于锁存电路410与一对信号输出端之间；该第二保护晶体管对设置于该对信号输出端与输入电路430之间。该对信号输出端包括第一输出端与第二输出端。于一操作模式下，该中电压端的电压为中电压(VDDH1)(例如：1.8V)；该第一输出端与该第二输出端分别用来输出第一输出信号(OUT)与第二输出信号(OUTB)；该第一输出信号与该第二输出信号的每一个的电压落于输出电压范围内，该输出电压范围介于该高电压(VDDH2_3)与该低电压(VDDL)之间。值得注意的是，该第一保护晶体管对(M2、M3)的基极可连接至该高电压端，该第二保护晶体管对(M4、M5)的基极可连接至低电压端，以避免漏电流或过电压，且可节省电路面积。此外，在另一实施例中，该第一保护晶体管对(M2、M3)的每个晶体管的基极与源极可连接在一起，该第二保护晶体管对(M4、M5)的每个晶体管的基极与源极可连接在一起，以进一步避免漏电流或过电压；然此并非本发明的实施限制。

请参阅图4。输入电路430包括输入晶体管对(M6、M7)。该输入晶体管对耦接于该第二保护晶体管对与该低电压端之间，用来依据一对输入信号(INB、INBB)以选择性地导通。于前述操作模式下，该低电压端的电压为该低电压(VDDL)；该对输入信号包括第一输入信号(INB)与第二输入信号(INBB)；该第一输入信号与该第二输入信号的每一个的电压落于输入电压范围内，该输入电压范围介于该中电压(VDDH1)与该低电压(VDDL)之间。值得注意的是，该输入晶体管对(M6、M7)的基极可连接至该低电压端，以避免漏电流或过电压；然此并非本发明的实施限制。

图5a显示本公开的电平转换器的另一实施例。相较于图4，图5a的输入电路430进一步包括缓冲电路510。缓冲电路510用来依据接收信号(IN)产生该对输入信号(INB、INBB)。图5a的实施例中，缓冲电路包括第一反相器512与第二反相器514。于前述操作模式下，第一反相器512与第二反相器514的每一个运作于操作电压范围内，该操作电压范围介于该中电压(VDDH1)与该低电压(VDDL)之间。请参阅图5b，于节电(power down)模式下，该高电压端的电压被拉至该中电压(VDDH1)，该中电压端的电压被拉至该接地电压(GND)，该低电压端的电压被拉至该中电压(VDDH1)，该第一输出信号与该第二输出信号的电压均为该中电压(VDDH1)，该操作电压范围的上限与下限均为该中电压(VDDH1)。

图6显示本公开的电平转换器的另一实施例。图6的电平转换器600用来将接地电压(GND)转换为高电压(VDDH2_3)(例如：3V)。电平转换器600包括锁存电路610、保护电路620以及输入电路630，该些电路分述于后。

请参阅图6。锁存电路610耦接于高电压端与保护电路620之间，包括晶体管对(M0、M1)，其中该高电压端的电压为该高电压(VDDH2_3)。值得注意的是，该晶体管对的基极可连接至该高电压端，以避免漏电流或过电压；然此并非本发明的实施限制。

请参阅图6。保护电路620包括第一保护晶体管对(M2、M3)与第二保护晶体管对(M4、M5)，用来依据中电压端的电压来运作。该第一保护晶体管对设置于锁存电路610与一对信号输出端之间；该第二保护晶体管对设置于该对信号输出端与输入电路630之间。该对信号输出端包括第一输出端与第二输出端。于一操作模式下，该中电压端的电压为中电压(VDDH1)(例如：1.8V)；该第一输出端与该第二输出端分别用来输出第一输出信号(OUT)与第二输出信号(OUTB)；该第一输出信号与该第二输出信号的每一个的电压落于输出电压范围内；该输出电压范围介于该高电压(VDDH2_3)与该接地电压(GND)之间。值得注意的是，该第一保护晶体管对(M2、M3)的每个晶体管的基极与源极可连接在一起，该第二保护晶体管对(M4、M5)的每个晶体管的基极与源极可连接在一起，以避免漏电流或过电压；然此并非本发明的实施限制。

请参阅图6。输入电路630包括输入晶体管对(M6、M7)。该输入晶体管对耦接于该第二保护晶体管对与低电压端之间，用来依据一对输入信号(INB、INBB)以选择性地导通。于前述操作模式下，该低电压端的电压为前述接地电压(GND)；该对输入信号包括第一输入信号(INB)与第二输入信号(INBB)；该第一输入信号与该第二输入信号的每一个的电压落于输入电压范围内；该输入电压范围介于该中电压(VDDH1)与该接地电压(GND)之间。值得注意的是，该输入晶体管对(M6、M7)的基极可连接至该低电压端，以避免漏电流或过电压；然此并非本发明的实施限制。

图7a显示本公开的电平转换器的另一实施例。相较于图6，图7a的输入电路630进一步包括缓冲电路710。缓冲电路710用来依据接收信号(IN)产生该对输入信号(INB、INBB)。图7a的实施例中，缓冲电路710包括第一反相器712与第二反相器714。于前述操作模式下，第一反相器712与第二反相器714的每一个运作于操作电压范围内，该操作电压范围介于该中电压(VDDH1)与该接地电压(GND)之间。请参阅图7b，于节电(power down)模式下，该高电压端的电压被拉至该中电压(VDDH1)，该中电压端的电压被拉至该接地电压(GND)，该低电压端的电压被拉至该中电压(VDDH1)，该第一输出信号与该第二输出信号的电压均为该中电压(VDDH1)，该操作电压范围的上限与下限均为该中电压(VDDH1)。

请注意，在实施为可能的前提下，本技术领域的技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，藉此增加本发明实施时的弹性。

综上所述，本公开的电平转换器能够实现大幅度的电平转换。该电平转换的幅度可大于该电平转换器的至少一部分晶体管的耐压。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域的技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的申请专利范围所界定者为准。

附图标记说明：

100：电平转换器

110：锁存电路

120：输入晶体管对

INB、INBB：输入信号

OUT、OUTB：输出信号

200：电平转换器

210：锁存电路

220：箝位电路

230：保护电路

240：输入电路

OUT：第一输出信号

OUTB：第二输出信号

INB：第一输入信号

INBB：第二输入信号

VDDH2_3.3：高电压

VDDH1：中电压

GND：低电压/接地电压

M0～M11：晶体管

310：缓冲电路

312：第一反相器

314：第二反相器

IN：接收信号

400：电平转换器

410：锁存电路

420：保护电路

430：输入电路

VDDH2_3：高电压

VDDL：低电压

510：缓冲电路

512：第一反相器

514：第二反相器

600：电平转换器

610：锁存电路

620：保护电路

630：输入电路

710：缓冲电路

712：第一反相器

714：第二反相器

Claims (10)

1.一种电平转换器，包括：

锁存电路，耦接于高电压端与一对信号输出端之间，其中该高电压端的电压为高电压，该对信号输出端包括第一输出端与第二输出端，该第一输出端与该第二输出端分别用来输出第一输出信号与第二输出信号，该第一输出信号与该第二输出信号的每一个的电压落于输出电压范围内，该输出电压范围介于该高电压与中电压之间；

箝位电路，耦接于该对信号输出端与中电压端之间，用来依据该第一输出信号与该第二输出信号选择性地耦接该对信号输出端与该中电压端，以限制该输出电压范围的下限为该中电压，其中该中电压端的电压为该中电压；

保护电路，包括第一保护晶体管对与第二保护晶体管对，用来依据该中电压来运作，其中该第一保护晶体管对设置于该对信号输出端与该第二保护晶体管对之间；以及

输入电路，包括：输入晶体管对，耦接于该第二保护晶体管对与低电压端之间，用来依据一对输入信号运作，其中该第二保护晶体管对耦接于该第一保护晶体管对与该输入晶体管对之间，该低电压端的电压为低电压，该对输入信号包括第一输入信号与第二输入信号，该第一输入信号与该第二输入信号的每一个的电压落于输入电压范围内，该输入电压范围介于该中电压与该低电压之间。

2.根据权利要求1所述的电平转换器，其中该电平转换器包括多个晶体管，该多个晶体管的每一个的耐压上限小于该输出电压范围的上限。

3.根据权利要求1所述的电平转换器，其中该输入电路进一步包括缓冲电路，该缓冲电路包括第一反相器与第二反相器；该第一反相器用来依据接收信号产生第一反相信号作为该第一输入信号，该第二反相器用来依据该第一反相信号产生第二反相信号作为该第二输入信号；该第一反相器与该第二反相器的每一个运作于操作电压范围内，该操作电压范围介于该中电压与该低电压之间。

4.根据权利要求1所述的电平转换器，其中该箝位电路包括第一晶体管与第二晶体管；该第一晶体管耦接于该第二输出端与该中电压端之间，并依据该第一输出信号以导通或不导通；该第二晶体管耦接于该第一输出端与该中电压端之间，并依据该第二输出信号以导通或不导通。

5.根据权利要求1所述的电平转换器，其中该第一保护晶体管对的晶体管类型为第一类型，该第二保护晶体管对的晶体管类型为第二类型，该第一类型不同于该第二类型。

6.一种电平转换器，包括锁存电路、保护电路以及输入电路，其中：

该锁存电路耦接于高电压端与该保护电路之间，其中该高电压端的电压为高电压；

该保护电路包括第一保护晶体管对与第二保护晶体管对，用来依据中电压端的电压来运作，其中该第一保护晶体管对设置于该锁存电路与一对信号输出端之间，该第二保护晶体管对设置于该对信号输出端与该输入电路之间，该对信号输出端包括第一输出端与第二输出端；于操作模式下，该中电压端的电压为中电压，该第一输出端与该第二输出端分别用来输出第一输出信号与第二输出信号，该第一输出信号与该第二输出信号的每一个的电压落于输出电压范围内，该输出电压范围介于该高电压与低电压之间，该低电压大于接地电压；以及

该输入电路包括：输入晶体管对，耦接于该第二保护晶体管对与低电压端之间，用来依据一对输入信号运作，其中于该操作模式下，该低电压端的电压为该低电压，该对输入信号包括第一输入信号与第二输入信号，该第一输入信号与该第二输入信号的每一个的电压落于输入电压范围内，该输入电压范围介于该中电压与该低电压之间。

7.根据权利要求6所述的电平转换器，其中该输入电路进一步包括缓冲电路；该缓冲电路包括第一反相器与第二反相器；于该操作模式下，该第一反相器用来依据接收信号产生第一反相信号作为该第一输入信号，该第二反相器用来依据该第一反相信号产生第二反相信号作为该第二输入信号；该第一反相器与该第二反相器的每一个运作于操作电压范围内，该操作电压范围介于该中电压与该低电压之间。

8.根据权利要求6所述的电平转换器，其中于节电模式下，该高电压端的电压被拉至该中电压，该中电压端的电压被拉至该接地电压，该低电压端的电压被拉至该中电压，该第一输出信号与该第二输出信号的电压均为该中电压。

9.一种电平转换器，包括锁存电路、保护电路以及输入电路，其中：

该锁存电路耦接于高电压端与该保护电路之间，其中该高电压端的电压为高电压；

该保护电路包括第一保护晶体管对与第二保护晶体管对，用来依据中电压端的电压来运作，其中该第一保护晶体管对设置于该锁存电路与一对信号输出端之间，该第二保护晶体管对设置于该对信号输出端与该输入电路之间，该对信号输出端包括第一输出端与第二输出端，于操作模式下，该中电压端的电压为中电压，该第一输出端与该第二输出端分别用来输出第一输出信号与第二输出信号，该第一输出信号与该第二输出信号的每一个的电压落于输出电压范围内，该输出电压范围介于该高电压与接地电压之间；以及

该输入电路包括：输入晶体管对，耦接于该第二保护晶体管对与低电压端之间，用来依据一对输入信号运作，其中于该操作模式下，该低电压端的电压为该接地电压，该对输入信号包括第一输入信号与第二输入信号，该第一输入信号与该第二输入信号的每一个的电压落于输入电压范围内，该输入电压范围介于该中电压与该接地电压之间。

10.根据权利要求9所述的电平转换器，其中该输入电路进一步包括缓冲电路，该缓冲电路包括第一反相器与第二反相器；于该操作模式下，该第一反相器用来依据接收信号产生第一反相信号作为该第一输入信号，该第二反相器用来依据该第一反相信号产生第二反相信号作为该第二输入信号；该第一反相器与该第二反相器的每一个运作于操作电压范围内，该操作电压范围介于该中电压与该接地电压之间。

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