KR20080098522A

KR20080098522A - 단일 전류를 사용하는 이중 출력 차동 라인 드라이버

Info

Publication number: KR20080098522A
Application number: KR1020087021863A
Authority: KR
Inventors: 스티븐 마크 맥칼루소
Original assignee: 페어차일드 세미컨덕터 코포레이션
Priority date: 2006-02-06
Filing date: 2007-01-22
Publication date: 2008-11-10
Also published as: WO2007092149A2; CN101390352A; WO2007092149A3; US20070182460A1; JP2009526475A; CN101390352B; US7411431B2

Abstract

박스 스위치들이 스택되어 전력원(power source)들로부터의 공통 전류를 공유한다. 전력원들은 전류원, 전압원 또는 그러한 소스들의 조합일 수 있다. 선호되는 실시예에서, 박스 스위치들의 트랜지스터 스위치들은 상이한 극성의 트랜지스터에 의해 병렬 연결(paralleled)될 수 있고 그 트랜지스터들은 더 잘 균형잡도록 및 대칭적인 출력 신호들을 만들도록 작용할 것이다. 캐패시터들이 잔여 노이즈 전압 신호들을 평탄하게 하기 위해 사용될 수 있다.

트랜지스터, 박스 스위치, 차동 입력 및 차동 출력, 차동 송신 라인 드라이버

Description

단일 전류를 사용하는 이중 출력 차동 라인 드라이버{DUAL OUTPUT DIFFERENTIAL LINE DRIVER USING SINGLE CURRENT}

본 발명은 차동 송신 라인 드라이버(differential transmission line driver)에 관련되고, 더욱 상세하게는 차동 입력 및 차동 출력을 갖는 그러한 드라이버에 관련된 것이다.

도 1은 저항을 통과하는 전류 또는 부하를 가로지르는 로직 레벨들의 완전한 반전이 유리할 경우 송신 라인들, 로직 시스템, 모터들 및 다른 물건들을 구동하기 위해 실시자(practitioner)들에 의해 사용되는 네 개의 MOSFET의 박스 스위치(box switch) 구성(2)을 도시한다. 특히 시스템들 사이에서 또는 그렇지 않으면 송신 라인들을 통해 논리 데이터를 전송할 때, 도 1은 저항 RL CLK를 이용하여 종단된 (그리고 아마 매칭된) 송신 라인을 통하여 보내진 차동 VOCLK 신호로, 입력 차동 클럭 신호 CLK+ 및 CLK-를 차동적으로 전송하기 위한 박스 구성을 도시한다. 차동 데이터 DATA+, DATA-를, 저항 RL DATA를 이용하여 종단된 또 다른 전송 라인을 통하여 차동적으로 전송시키는 데 유사한 박스 구성이 사용된다. 두 개의 송신 라인은 평행하고, 수신기에서, 클럭 신호가 저항들로 수신된 데이터를 게이트하거나(gate) 스트로브하는(strobe) 데 사용된다.

간단히, 개략도(2)의 동작이 설명될 것이고, 본 기술 분야의 통상의 기술자들은 클럭 신호 VOCLK를 송신하기 위해 사용되는 박스 스위치의 동작을 이해할 것이다. Vdd를 양의 전압원(positive voltage source)으로, 그리고 Vss를 접지로 간주한다. 만약 CLK+가 높고(high) CLK-가 낮으면(low), M2 및 M3는 온 상태가 될 것이고 M1 및 M4는 오프 상태가 될 것이다. 위치(4)는 M2를 통하여 Vss를 향하여 구동되고 위치(6)는 M3를 통해 Vdd를 향하여 구동될 것이다.전류는 M3를 통하여 Vdd로부터 흐를 것이고, RLCLK로의 송신 라인을 통해 위치(4)로 흐를 것이며 그리고 M2를 통해 Vss로 흐를 것이다. 위치(6)는 위치(4)보다 더 높은 전위일 것이다. CLK+가 낮아지고 CLK-가 높아질 때, M1 및 M4는 온 상태가 될 것이고 M2 및 M3는 오프 상태가 될 것이다. 여기서 전류는 RLCLK를 통하여 반대 방향으로 흐를 것이고 위치(4)는 위치(6)보다 더 높은 전위일 것이다. 이러한 완전한 논리 반전은 송신 라인을 통하여 싱글 엔디드 클럭(single ended clock)을 구동하는 것에 비해 기본적으로 신호를 두 배로 한다.

데이터에 대한 회로(2)의 동작은 위의 설명과 유사하다.

도 1에서 하나는 데이터에 대한 것이고 하나는 클럭에 대한 것인 두 개의 회로가 있기 때문에, 방산되는 전력은 그러한 회로 하나에 대한 방산 전력의 두 배이다. 단일 박스 스위치에 대한 몇몇 종래 기술의 구성에서, 전류원이 전압원을 대체하여 사용될 수 있다. (Id는 Vdd를 대체하는 것으로 도시되었지만, 그것은 대신에 Vss를 대체할 수도 있다.) 만약 전류 또는 전압 전력원이 사용된다면, 본 기술 분야의 통상의 기술자들에게 알려진 것과 같이, 그 소스들 및 장치의 전압 컴플라 이언스(voltage compliance)는 박스 스위치들의 적절한 로직 동작 및 클럭 및 데이터 입력들에 있어서 그리고 송신 라인들의 수신단들에 있어서 신호 레벨들의 적절한 로직 동작을 허용해야 한다.

<개요>

본 발명은 종래 기술의 한계들을 다루는 한편, 본 발명의 실시예들은 다른 이점들을 달성하도록 향해진다.

본 발명은 도 1에 도시된 바와 같이, 유리하게 종래 기술의 차동 특징이 전류 경로에 상관없이 각각의 박스 스위치를 통과하여 일정한 전류가 흐름을 암시하는 것을 실현한다. 도 1의 회로에 대하여, 두 개의 클럭 입력 CLK+ 및 CLK- 및 두 개의 데이터 입력 DATA+ 및 DATA-는 서로 반대의 로직 레벨이고, 그들은 동일한 로직 레벨일 수 없다. 그리하여, 두 송신 라인 모두 상의 출력들은 두 박스 스위치 모두를 통하여 흐르는 전류와 함께 상이한 로직 레벨에서 존속한다. 그리하여 송신 라인들을 통과하는 전류가 언제나 존재한다.

만약 송신 라인들의 끝의 전기 수신기들이 차동 수신기들이라면, 송신 라인 상의 공통 모드 전압은 (알려진 설계 실제(practice)들 내에서) 상이한 신호의 수신과 간섭하지 않을 것이다.

위의 설명들을 염두에 둔다면, 도 1의 회로는 하나 위에 또 하나가 스택되고(stacked) 전기적으로 접속되어 동일한 전류를 도 2에서와 같이 공유할 수 있다. Vdd로부터의 전류가 상부 클럭 박스 스위치와 하부 데이터 박스 스위치를 가로지른다. 클럭 및 데이터 차동 신호 둘 다는 스택된 회로로부터 송신될 것이다. 선호 되는 실시예들에서, 임의의 개수의 회로가 전압 컴플라이언스 내에서 전류를 공유하면서 스택될 수 있고 다른 그러한 구현 고려들은 특정한 실시예들 및 어플리케이션들에 연관된다.

스택될 때, 도 2에서 도시된 바와 같이, 전류는 상부 및 하부 박스 스위치 모두를 통하여 흐른다. 도 1의 회로들과 비교하면, 방산되는 전력은 절반이 된다. 본 발명의 또 다른 장점은 스택된 박스 스위치들을 통하여 흐르는 일정한 전류가 스택된 회로의 각 위치에 대하여 "본래의(natural)" 전압 레벨을 제공한다는 것이다. 즉, 스택된 스위치들 및 송신 라인 종단들을 통과한 임의의 한 경로는 (동일한 조건들 하에서 동일한 칩 상에 그들이 제조되었다고 가정하면) 동등한 개수의, 전압 강하되고 매칭된 컴포넌트를 가질 것이다. 그리하여 인출된(drawn) 전류는 박스 스위치를 통과하는 경로에 관계없이 실질적으로 일정할 것이다. 그리하여 회로를 통과하는 전압들은 경로에 관계없이 실질적으로 동일하게 남아있을 것이다. 심지어 클럭 및 데이터 출력들 상의 고 전압 레벨들 및 저 논리 레벨들이 실질적으로 서로 동등할 것이다. 이러한 조건들은 유리하게 피드백 또는 다른 추가적인 회로 없이 달성된다.

선호되는 실시예들에서, 다른 MOSFET들이 박스 스위치에서 발견되는 MOSFET들과 병렬로 배치되어 클럭 및 데이터 출력 신호들의 균형 및 대칭성을 높일(enhance) 수 있다.

스택된 박스 스위치들의 또 다른 장점은 전류 경로의 추가적인 박스 스위치로 인해 전류 및 출력 전압 신호들이 더 작아져 잡음이 낮다는 것이다.

이하의 상세한 설명이 예시적인 실시예들, 도면들 및 사용 방법들을 참조하여 진행되지만, 본 발명은 이러한 실시예들 및 사용 방법들로 제한되도록 의도되지 않는다는 것을 본 기술 분야의 통상의 기술자들은 이해할 것이다. 오히려, 본 발명의 범위는 넓고, 본 발명은 첨부된 청구범위에서 개시된 것으로서만 정의되도록 의도된다.

아래의 발명의 기술은 다음의 첨부 도면들을 참조한다.

도 1은 알려진 박스 스위치의 개략도이다.

도 2는 본 발명을 채용하는 회로의 개략도이다.

도 3은 가능한 차동 수신기의 개략도이다.

도 4는 본 발명의 일 실시예의 개략도이다.

도 5는 도 4의 회로에서 발견되는 신호들의 차트이다.

도 2는 공급 전류(supply current)를 공유하는 두 개의 스택된 박스 스위치 회로를 도시한다. 여기에서 Vdd는 양의 전위, 예를 들면 +2.8V이고, Vss는 접지이다. CLK+가 로직 1, +2.8V라고 하고, CLK-는 로직 0, 접지라고 하자. 로직 1인 DATA+ 및 0인 DATA-를 고려한다. 이러한 조건에서 M30, M20, M70 및 M60은 바이어스되어(biased on) 도통된다. 일 실시예에서 이들 트랜지스터는 모두 정확히 동일한 크기이고 저항들 상에서 모두 똑같이 실시되어 똑같은 전압들을 강하시킬 것이다. 전류 경로는 라인 종단 저항 RL CLK를 통과하여 위치(22)로부터 위치(20)까지이고 RLDATA 종단 저항을 통과하여 위치(26)에서 위치(24)까지일 것이다. 두 개의 종단 저항이 동등하고 송신 라인들에 대한 적절한 종단들이 수반되었다고 고려하자. 만약 전류가 1mA이고 종단 저항들이 100Ω이면, 저항들을 가로지르는 강하는 각각 100mV일 것이고 네 개의 "온 상태인" 트랜지스터 각각은 (이러한 특정한 트랜지스터들의 작은 크기로 인해) 0.650mV 강하할 것이다. 물론, 다른 트랜지스터들 및 종단 저항들이 사용되어 상이한 전압 강하를 실시할 수 있다.

위치(22)가 +2.8-0.650V 즉 +2.150V일 것이고, 위치(20)가 +2.050V일 것이고 위치(26)이 0.65+0.100V 즉 +0.750V일 것이고, 위치(24)가 0.650V일 것이라는 것을 주의한다. 그리하여 클럭 수신기에서 +2.150V의 공통 모드 전압 및 데이터 수신기에서 +0.650V의 공통 모드 전압이 존재할 것이다. 신호들이 반대로 되기 때문에, 다른 것들은 공통 모드 레벨에 대한 두 레벨을 평균할 수 있지만, 어떤 하나의 방식에서 중요한 것은 수신기들이 실질적으로 공통 모드 신호들에 반응하지 않도록 설계될 수 있다는 것이다.

전술된 바와 같이, 도 2의 회로에 있어 고유한 본래의 전압 작용(natural voltage action)이 있다. 위치(20)는 이러한 그대로의 전압들 중 하나를 유지하지만, 캐패시터 C1는 임의의 스위칭 잡음(switching noise)을 최소화하기 위해 제공된다. 위에서 논의된 바와 같이, 클럭 박스 스위치(30)를 통한 전류는 실질적으로 경로에 독립적이어서 위치(20)의 전압은 일정하게 남아있는다. 그러나, 전류는 트랜지스터들을 통해 스위칭될 수 있다. 임계값들에 기인한 몇몇 대칭적이지 않은 스위칭이 있을 수 있기 때문에, 고유 캐패시턴스 잡음이 나타나고 C1은 임의의 그러한 효과들을 최소화하는 것을 돕는다. 스택하는 것의 또 다른 이점은 클럭 및 데이터 라인들 모두가 로직 상태들을 변경하고 있을 때 임의의 스위칭 잡음이 최대로 되고 클럭(또는 데이터)만이 변경될 때 최소가 될 것이기 때문에 발생한다. 그러나, 수신기에서 데이터에 대한 스트로브에 사용될 클럭 에지는 데이터가 일정할 경우의 클럭 에지일 것이기 때문에, 생성되는 잡음은 최소이다. 다수의 데이터 라인이 오직 하나의 클럭 신호와 동기화될 경우 이것은 중요하다.

도 4는 다른 극성 유형들을 갖는 병렬 트랜지스터들을 병렬 연결하는 것(paralleling)에 의한 비대칭적인 스위칭을 다루는 또 다른 실시예를 도시한다. 도 4는 도 2에서 물건(30)으로서 도시된 것과 같이 P1, N3, P2 및 N4가 표준 박스 스위치를 나타내는, 하나의 박스 스위치(50)를 도시한다. 하이에서 로우로 CLK+가 스위칭될 때 P1이 켜진다. 동시에 CLK-는 하이가 되어 N1을 켠다. P1과 N1 둘 다는 포인트 A를 하이로 구동하도록 작용한다. 대응하여, 하이가 되는 CLK-는 P2를 오프 상태로 구동하고 로우로 되는 CLK+는 N2를 오프 상태로 구동할 것이다. 유사한 동작이 N3/P3 조합 및 N4/P4 조합에 대하여 발생한다. 병렬 트랜지스터들의 포인트, 및 더해진 N1, N2, P3 및 P4가 "뒤집힌다(upside down)"는 사실은, 도시된 바와 같이, 스위칭 작용(switching action)들을 더욱 대칭적으로 및 균형잡히게 만드는 것이다. 예를 들면, 만약 P1 및 N1이 켜지고 증가하는 통과 전류를 포인트 A로 구동하고, N4 및 P4는 켜져서 똑같은 증가하는 전류를 포인트 B로부터 싱크하고(sinking); P/N2 및 N3/P3로부터의 감소하는 전류도 정확하게 매칭되면, 포인트(30)로의 전류는 Vdd 공급 밖으로 나오는 전류가 그러는 것처럼 일시적으로 일정하게 남아있는다. 병렬 트랜지스터들은 이러한 대칭적으로 균형잡힌 동작들을 제공하도록 설계된다. 다른 실시예들에서 병렬 트랜지스터들은 "똑바로 놓일(right side up)" 수도 있다. 게다가, 위에서 언급된 균형은 그리 완벽하지 않을 것이기 때문에, C2 및 C3가 추가되어 스위칭 과도 현상(switching transient)들 동안 초과 전하를 흡수함으로써 신호 대칭성(signal symmetry)을 돕는다. 예를 들면, C1은 수 십 ㎊일 수 있고, C2 및 C3는 수 ㎊일 수 있다. 내부의 신호들이 DATA+ 및 DATA-이고, 출력은 차동 데이터 신호이며, 포인트(20)는 포인트(60)으로의 모든 전류를 통과시키고 Vss가 전류 싱크(current sink)라는 것을 제외한다면, 제2 박스 스위치(60)는 박스 스위치(50)의 복제본(duplicate)이다.

본 기술 분야의 통상의 기술자들에게 알려진 바와 같이, 도 4의 회로는 Vdd로의 접속을 대체하는 전류원을 이용하여 구성될 수 있거나, 전류원은 Vss 접속을 대체할 수 있다.

본 기술 분야에서 알려진 바와 같이, 도 3은 공통 모드 신호들에 영향을 받지 않는 초보적인 차동 수신기를 도시한다. 만약 위치(10)가 위치(12)에 비해 높다면, M5 는 온 상태일 것이고 M6는 오프 상태일 것이다. I1이 M5를 통하여 흐르고 EO+는 V1 - 전압 강하 I1(R1)일 것이다. 유사하게, EO-는 V1일 것이다. 만약 위치(12)가 위치(10)보다 더 높다면, M6은 온 상태일 것이고 M5는 오프 상태일 것이고, EO-는 V1-I1(R2)일 것이며, EO+는 V1일 것이다. 위치들(10 및 12)의 공통 모드 전압은 크기가 EO들의 기술된 동작들을 간섭하지 않는 한 동작을 변경하지 않을 것이다. 전술된 바와 같이, 본 기술 분야의 통상의 기술자들은 수반되는 문제들을 이해할 것이다.

도 5는 도 4의 회로를 이용하여 발견된 그래프들 또는 신호들을 도시한다. CLK+ 신호(70) 및 DATA+ 신호(72)는 위에서 언급된 바와 같이, 송신 케이블 또는 라인을 통해 함께 나아가는 TTL 클럭 및 데이터 신호를 도시한다. 그러나 사실상 회로 제약 조건들을 만족시키는 임의의 신호가 입력들을 위해 사용될 수 있다. DIFF. CLK OUT 및 DIFF. DATA OUT은 케이블 끝에서의 차동 출력들의 합성물(composite)이다. 즉 양의 신호와 음의 신호 사이의 차이는 이들 신호 각각에 대하여 하나의 트레이스(trace) 내에 도시된다. +2.8V의 Vdd 및 접지인 Vss를 사용하는 하나의 선호되는 실시예에서, 수신된 차동 신호들은 신호 경로들을 따라 전압 강하들을 나타내는 트랜지스터 스위치들을 가지며 300mV이다.

도시된 선호되는 실시예 회로가 P형 및 N형 FET들을 포함하지만, 바이폴라 트랜지스터(bipolar transistor)들, 하이브리드 트랜지스터(hybrid transistor)들 및 다른 두 가지 상태형(two state-type) 반도체 장치들이 유리하게 본 발명을 채용할 수 있다. 게다가, 그러한 상이한 장치들을 섞는 것(mixing)은 유리하게 사용될 수 있다.

또한, 박스 스위치들은 차동 입력/차동 출력 회로들을 나타낸다. 본 발명은 유리하게 다른 그러한 회로들과 함께 사용될 수 있다.

전술된 실시예들은 예들로서 본 명세서에 제시되고 그 다수의 변형들 및 대안들이 가능하다는 것이 이해되어야 한다. 따라서, 본 발명은 오직 이하에 첨부된 청구범위에서 개시된 것만으로 정의되는 것으로 폭넓게 간주되어야 한다.

Claims

적어도 두 개의 차동 입력(differential input) 및 적어도 두 개의 대응하는 차동 출력(differential output)을 가지며, 전력원(power source)으로부터 전류를 인출(drawing)하는 회로로서,

제1 차동 입력 및 대응하는 제1 차동 출력을 갖는 제1 스위치, 및

제2 차동 입력 및 대응하는 제2 차동 출력을 갖는 제2 스위치

를 포함하고,

상기 제1 스위치 및 상기 제2 스위치는 상기 전력원에 대해 직렬로 구성되고, 상기 전력원으로부터의 전류는 상기 제1 스위치로부터 노드로, 그리고 상기 제2 스위치로 흐르는 회로.
제1항에 있어서,

상기 노드로부터 저 임피던스 노드까지 연결된 캐패시터를 더 포함하는 회로.
제1항에 있어서,

상기 제1 및 제2 스위치는, 제1 매칭 송신 라인 및 제2 매칭 송신 라인을 구동하는 출력들을 각각 갖는 박스 스위치들인 회로.
제1항에 있어서,

하나 이상의 추가 스위치를 더 포함하고, 상기 추가 스위치 각각은 개별적인 차동 입력 및 대응하는 개별적인 차동 출력을 갖고, 상기 스위치들 모두는 직렬로 구성되며, 상기 전력원으로부터의 전류는 제1 스위치로부터 마지막 스위치까지 직렬로 흐른 후 상기 전력원으로 돌아가는 회로.
제3항에 있어서,

상기 제1 박스 스위치는,

그 소스들이 함께 연결되고 또한 상기 전력원에 연결된 제1 트랜지스터 쌍 - 이들 트랜지스터의 게이트들은 제1 차동 입력 신호 쌍의 상이한 입력 신호에 각각 개별적으로 연결되고, 이들 트랜지스터의 드레인들은 제1 차동 출력 신호 쌍 중 하나에 각각 개별적으로 연결됨 -, 및

상기 제1 트랜지스터 쌍과 반대 극성의 제2 트랜지스터 쌍

을 포함하며,

상기 제2 트랜지스터 쌍의 소스들은 함께 연결되고 또한 상기 노드에 연결되며, 이들 트랜지스터의 게이트들은 상기 제1 트랜지스터 쌍의 게이트들 중 하나에 각각 개별적으로 연결되고, 이들 트랜지스터의 드레인들은 상기 제1 트랜지스터 쌍의 드레인들에 각각 개별적으로 연결되고,

그 드레인들이 함께 연결된 상기 트랜지스터들은 그 게이트들이 함께 연결되는 트랜지스터들인 회로.
제3항에 있어서,

상기 제2 박스 스위치는,

그 소스들이 함께 연결되고 또한 상기 노드에 연결된 제3 트랜지스터 쌍 - 이들 트랜지스터의 게이트들은 제2 차동 입력 신호 쌍의 상이한 입력 신호에 각각 개별적으로 연결되고, 이들 트랜지스터의 드레인들은 제2 차동 출력 신호 쌍 중 하나에 각각 개별적으로 연결됨 -, 및

상기 제3 트랜지스터 쌍과 반대 극성의 제4 트랜지스터 쌍

을 포함하며,

상기 제4 트랜지스터 쌍의 소스들은 함께 연결되고 또한 상기 전력원에 연결되며, 이들 트랜지스터의 게이트들은 상기 제3 트랜지스터 쌍의 게이트들 중 하나에 각각 개별적으로 연결되고, 이들 트랜지스터의 드레인들은 상기 제3 트랜지스터 쌍의 드레인들에 각각 개별적으로 연결되고,

그 드레인이 함께 연결된 상기 트랜지스터들은 그 게이트들이 함께 연결되는 트랜지스터들인 회로.
제5항에 있어서,

상기 제1 박스 스위치는,

상기 제1 트랜지스터 쌍과 반대 극성의 제5 트랜지스터 쌍 - 상기 제5 트랜지스터 쌍은 상기 제1 트랜지스터 쌍의 드레인들 및 소스들에 연결된 드레인들 및 소스들을 가짐 -,

상기 제2 트랜지스터 쌍과 반대 극성의 제6 트랜지스터 쌍

을 더 포함하며,

상기 제6 트랜지스터 쌍은 상기 제2 트랜지스터 쌍의 드레인들 및 소스들에 연결된 드레인들 및 소스들을 가지고,

그 드레인들 및 소스들이 함께 연결된 임의의 두 개의 트랜지스터의 게이트들은 그 게이트들이 상기 제1 차동 입력 신호 쌍의 상이한 입력 신호에 각각 개별적으로 연결된 회로.
제7항에 있어서,

상기 제5 트랜지스터 쌍의 드레인들 및 소스들은, 그 드레인들이 상기 제1 트랜지스터 쌍의 소스들에 각각 연결되고, 그 소스들은 상기 제1 트랜지스터 쌍의 드레인들에 각각 연결되고, 또한 상기 제6 트랜지스터 쌍의 드레인들 및 소스들은, 그 드레인들이 각각 상기 제2 트랜지스터 쌍의 소스들에 각각 연결되고 그 소스들은 상기 제2 트랜지스터 쌍의 드레인들에 각각 연결되는 회로.
제6항에 있어서,

상기 제2 박스 스위치는,

상기 제3 트랜지스터 쌍과 반대 극성의 제7 트랜지스터 쌍 - 상기 제7 트랜지스터 쌍은 상기 제3 트랜지스터 쌍의 드레인들 및 소스들에 연결된 드레인들 및 소스들을 가짐 -,

상기 제4 트랜지스터 쌍과 반대 극성의 제8 트랜지스터 쌍

을 더 포함하며,

상기 제8 트랜지스터 쌍은 상기 제4 트랜지스터 쌍의 드레인들 및 소스들에 연결된 드레인들 및 소스들을 가지고,

그 드레인들 및 소스들이 함께 연결된 임의의 두 개의 트랜지스터의 게이트들은 그 게이트들이 상기 제2 차동 입력 신호 쌍의 상이한 입력 신호에 각각 개별적으로 연결된 회로.
제9항에 있어서,

상기 제7 트랜지스터 쌍의 드레인들 및 소스들은, 그 드레인들이 상기 제3 트랜지스터 쌍의 소스들에 각각 연결되고, 그 소스들은 상기 제3 트랜지스터 쌍의 드레인들에 각각 연결되고, 또한 상기 제8 트랜지스터 쌍의 드레인들 및 소스들은, 그 드레인들이 각각 상기 제4 트랜지스터 쌍의 소스들에 각각 연결되고 그 소스들은 상기 제4 트랜지스터 쌍의 드레인들에 각각 연결되는 회로.
제1항에 있어서,

상기 제1 및 제2 차동 출력 신호들로부터 저 임피던스 노드들로 연결된 캐패시터들을 더 포함하는 회로.