CN101390352A - 使用单向强电流的双输出差分线路驱动器 - Google Patents

Abstract

开关盒被堆叠以共用来自电源的公共电流。电源可以是电流源、电压源或者这些电源的组合。在优选实施例中，在开关盒中的晶体管开关可以通过不同极性的晶体管被并联，这些晶体管将表现出更好的平衡性，并且使输出信号对称。电容器可被用来平滑残留噪声电压信号。

Description

使用单向强电流的双输出差分线路驱动器

技术领域

本发明涉及差分传输线驱动器，更具体地，涉及具有差分输入和差分输出的驱动器。

背景技术

图1图示了四MOSFET的开关盒配置2，其被专业技术人员用来驱动传输线、逻辑系统、发动机和其它项目，其中流过负载的电流或跨负载的逻辑电平的完全反向是有益的。特别地当在系统间或在传输线上传送逻辑数据时，图1图示了用于将输入差分时钟信号CLK+和CLK-差分地转换为在传输线上发送的差分VOCLK信号的盒式配置，该传输线以电阻器RL CLK终止(并大概与该电阻匹配)。类似的盒式配置被用来在另一以电阻器RL DATA终止的传输线上差分地传送差分数据DATA+、DATA-。这两条传输线是并联的，并且在接收机处时钟信号被用来门控(gate)或选通接收到寄存器中的数据。

示意图2的操作将被简要地描述，本领域技术人员将理解被用于传输时钟信号VOCLK的盒式开关的操作。视Vdd为正电压源、Vss为地。如果CLK+为高且CLK-为低，则M2和M3将导通且M1和M4将截止。位置4将通过M2被朝向Vss驱动，位置6将通过M3被朝向Vdd驱动。电流将从Vdd经过M3、经过到RLCLK的传输线流到位置4，并且经过M2流到Vss。位置6相对于位置4将处于更高电势。当CLK+降低且CLK-升高时，M1和M4将导通且M2和M3将截止。在此电流将反向流经RLCLK，并且位置4相对于位置6将处于更高电势。与通过传输线驱动单端时钟相比，该完全逻辑反向基本上加倍了信号。

电路2对数据的操作与上述描述相似。

由于有两个电路，在图1中一个用于数据，一个用于时钟，因此所消耗的功率是用于一个这样的电路所消耗的功率的两倍。在用于单开关盒的现有技术配置中，可以使用电流源来替代电压源。(所示Id代替Vdd，但是也可能，替代地，代替Vss。)如果使用电流源或电压源I_S，如本领域技术人员所知，电源和设备的电压顺应性(compliance)必须允许开关盒的适当的逻辑操作和在时钟和数据输入处以及在传输线的接收端处的信号电平。

发明内容

本发明致力于解决现有技术的局限，同时本发明的实施例旨在实现其它的优点。

本发明有利地实现了现有技术的差分性，如图1所示，提出了恒定电流流经每个开关盒而不管电流通路如何。根据图1的电路，两个时钟输入CLK+和CLK-以及两个数据输入DATA+和DATA-的逻辑电平相反，它们不能处于相同的逻辑电平。因此，当电流流过两个开关盒时，在两条传输线上的输出保持处于差分逻辑电平。由此总有电流通过传输线。

如果在传输线末端的电子接收器是差分接收器，则在传输线上的共模电压(在已知设计实践中)将不会干扰差分信号的接收。

考虑以上描述，图1的电路可按照一个在另一个顶上的方式被堆叠且电连接，以便它们共用相同的电流，如图2所示。即来自Vdd的电流横穿顶部时钟开关盒和底部数据开关盒。时钟和数据差分信号两者都将从该堆叠电路传输。在优选实施例中，在电压顺应性内，可以堆叠共用电流的任意数量的电路，并在具体实施例和应用中涉及其他这样的实现考虑。

当堆叠时，如图2所示，电流流经顶部和底部开关盒。与图1的电路相比，消耗的功率减半。本发明的另一个优点是流经堆叠开关盒的恒定电流为在堆叠电路中的每一位置均提供了“固有”电压电平。即，经过堆叠开关和传输线终端的任意一个通路将具有相同数目的、与电压降匹配的组件(假设它们是在相同的条件下被制造在同一芯片上)。因此不管通过开关盒的通路如何，送出的电流将基本恒定。所以通过电路的电压将保持大致相等而不管通路如何。甚至在时钟和数据输出处的高电压电平和低逻辑电平都将大致互相相等。这些情况有利地是在不需要反馈或其它附加电路的情况下获得的。

在优选实施例中，其它MOSFET可以与那些在开关盒中存在的MOSFET并联放置，以增强时钟和数据输出信号的平衡性和对称性。

堆叠开关盒的另一个优点是由在电流通路中的附加开关盒获得的更小电流和输出电压信号所带来的低噪声。

本领域技术人员将理解，虽然以下将通过参照示例实施例、附图和使用方法来进行具体实施方式部分的描述，但本发明并不旨在限于这些实施例和使用方法。相反，本发明具有宽范围，并如仅由附加的权利要求书所阐述的那样加以限定。

附图说明

下面参考附图对本发明进行详细描述，附图中：

图1是已知开关盒的示意图；

图2是利用本发明的电路的示意图；

图3是可能差分接收器的示意图；

图4是本发明实施例的示意图；和

图5是图4的电路中的信号图。

具体实施方式

图2图示了共用源电流的两个堆叠开关盒电路。这里，Vdd是正电势，例如为+2.8伏，而Vss是地。假设CLK+处于逻辑1，即+2.8V，而CLK-处于逻辑0，即地。视DATA+处于逻辑1，而视DATA-处于逻辑0。在该情况下，M30、M20、M70和M60被偏置导通并传导。在一个实施例中，这些晶体管将全部具有精确相同的大小并将表现相同的电阻，因此将降低相同的电压。电流通路将从位置22经过线路终端电阻RLCLK到位置20，然后从位置26经过RLDATA终端电阻到位置24。视这两个终端电阻是相等的，并且涉及传输线的适当终端。如果电流是1ma且终端电阻是100欧姆，则电阻器的压降将各自为100mV，而4个“导通”的晶体管中的每一个的压降将是0.650mV(这是由于这些特定晶体管的小尺寸)。当然，可能使用其它晶体管和终端电阻器，它们将具有不同的电压降。

注意，位置22将处在+2.8-0.650即+2.150V，位置20将处在+2.050V，位置26将处在0.65+0.100或+0.750V，并且位置24将处在+0.650V。因此在时钟接收器处的共模电压为+2.150V，在数据接收器处的共模电压为+0.650V。由于信号反向，还可能平均共模电平的两个电平，但是，或者也可以将接收器设计成基本上不受共模信号的影响。

如上所述，在图2的电路中有内在的固有电压作用。位置20维持这些固有电压中的一个，但是电容器C1被提供来使任何开关噪声最小化。如上所讨论的，通过时钟开关盒30的电流与通路基本上无关，因此在位置20处的电压保持恒定。然而，可以通过晶体管来对电流进行开关。由于可能有一些由阈值和内在电容引起的不对称的开关时间，将出现噪声并且C1有助于使任何这样的影响最小化。由于任何开关噪声在时钟和数据线两者都改变逻辑状态时最大而在仅时钟(或者数据)改变时最小，因此显示出堆叠的另一优点。然而，由于将被用来在接收器处选通数据的时钟沿将是数据恒定时的时钟沿，因此所生成的噪声是最小的。这在多条数据线仅与一个时钟信号同步的情况下很重要。

图4示出了通过并联具有其它极性类型的晶体管解决不对称开关的另一实施例。图4示出了一个开关盒50，其中P1、N3、P2和N4代表如在图2中所示的元件30一样的标准开关盒。当CLK+从高切换到低时，P1导通。同时CLK-变高而使N1导通。P1和N1两者用于驱动点A变高。相应地，CLK-变高将驱动P2截止，且CLK+变低将驱动N2截止。类似的操作发生在N3/P3组合和N4/P4组合上。正如所示，晶体管的并联和增加的N1、N2、P3和P4为“倒置”的事实，将使开关操作更对称和平衡。例如，如果P1和N1导通则驱动增加的电流流向点A，N4和P4导通则降低来自点B的同样增加的电流；从P/N2和N3/P3减少的电流也精确地匹配，进入点30的电流保持瞬时恒定，如Vdd提供的输出电流那样。并联的晶体管被设计成提供这些对称平衡的操作。在其它实施例中并联的晶体管可以是“右侧高”(“right sideup”)。另外，由于上述平衡将不会那么完美，所以增加C2和C3以通过在开关瞬变期间吸收超出的电荷来帮助信号对称。例如，C1可以为几十皮法，C2和C3可为几皮法。除了输入信号是DATA+和DATA-、输出是差分数据信号以外，第二开关盒60与50是一样的，点20将所有电流传递给60并且Vss是电流吸收器(current sink)。

如本领域技术人员所知，图4中的电路可以被用电流源代替到Vdd的连接来配置，或者电流源可以代替Vss连接。

如本领域所知，图3示出了不通过共模信号的基本差分接收器。如果与位置12相比位置10为高，则M5将导通而M6将截止。I1将流过M5，EO+将为V1减去I1的电压降(R1)。类似地，EO-将处于V1。如果位置12比位置10高，则M6将导通而M5将截止，EO-将处于V1-I1(R2)，EO+将处于V1。位置10和12的共模电压将不会改变该操作，只要幅值不会干扰所述EO的操作。如上所述，本领域的技术人员将理解所涉及的问题。

图5示出了使用图4的电路的信号曲线图。CLK+信号70和DATA+信号72示出了如上所述的在传输线缆或线路上一起传输的TTL时钟和数据信号。然而，事实上任何满足电路约束的信号都能用于输入。DIFF.CLK OUT和DIFF.DATA OUT是在线缆末端差分输出的合成。即对于这些信号中的每一个正信号和负信号之间的差被示为一条迹线。在使用Vdd为+2.8伏、Vss为地的一个优选实施例中，所接收的差分信号为300mV，其中晶体管开关展现沿着信号路径的电压降。

虽然所示的优选实施例电路包括P型和N型FET，但是应当理解双极型晶体管、混合晶体管和其它二态型半导体器件均可有利地采用本发明。并且，也可有利地混合使用这些不同的器件。

同样，开关盒是典型的差分输入/差分输出电路。本发明可有利地用于其它这样的电路。

应当理解上述在此介绍的实施例是示例，对其的许多变型和改变都是可能的。因此，本发明应当被视为正如此后所附权利要求书中所阐明的那样限定的宽泛范围。

Claims (11)

1、一种至少具有至少两个差分输入和至少两个相应的差分输出的电路，该电路从电源抽取电流，该电路包括:

具有第一差分输入和相应的第一差分输出的第一开关，

具有第二差分输入和相应的第二差分输出的第二开关，

其中，第一开关和第二开关被设置为与电源串联，其中来自电源的电流从第一开关流到一节点，然后流到第二开关。

2、如权利要求1的电路，进一步包括从所述节点耦合到一低阻抗节点的电容器。

3、如权利要求1的电路，其中，第一开关和第二开关分别是具有驱动第一匹配传输线和第二匹配传输线的输出的开关盒。

4、如权利要求1的电路，进一步包括一个或多个附加开关，每一个附加开关具有各自的差分输入和相应的各差分输出，并且其中，所有开关被串联设置，其中来自电源的电流在返回电源之前，从第一开关依次流过到最后的开关。

5、如权利要求3的电路，其中第一开关盒包括:

第一对晶体管，它们的源极耦合在一起并与电源相耦合，这些晶体管中每一个的栅极分别与第一差分输入信号对的差分输入信号相耦合，这些晶体管中每一个的漏极分别与第一差分输出信号对之一相耦合，

与第一对极性相反的第二对晶体管，第二对的源极耦合在一起并且进一步与所述节点相耦合，这些晶体管中每一个的栅极分别与第一对的栅极之一相耦合，这些晶体管中每一个的漏极分别与第一对的漏极相耦合，其中漏极被耦合在一起的晶体管是其栅极被耦合在一起的晶体管。

6、如权利要求3的电路，其中第二开关盒包括:

第三对晶体管，它们的源极耦合在一起并且进一步与所述节点相耦合，这些晶体管中每一个的栅极分别与第二差分输入信号对的差分输入信号相耦合，这些晶体管中每一个的漏极分别与第二差分输出信号对之一相耦合，

与第三对极性相反的第四对晶体管，第四对的源极耦合在一起并且进一步与电源相耦合，这些晶体管中每一个的栅极分别与第三对的栅极之一相耦合，这些晶体管中每一个的漏极分别与第三对的漏极相耦合，其中漏极被耦合在一起的晶体管是其栅极被耦合在一起的晶体管。

7、如权利要求5的电路，其中第一开关盒进一步包括:

与第一对极性相反的第五对晶体管，该第五对晶体管的漏极和源极与第一对的漏极和源极相耦合，

与第二对极性相反的第六对晶体管，该第六对晶体管的漏极和源极与第二对的漏极和源极相耦合，

其中，漏极和源极相应地耦合在一起的任意两个晶体管的栅极各自分别与第一差分输入信号对的差分输入信号相耦合。

8、如权利要求7的电路，其中第五对晶体管的漏极分别与第一对的源极相耦合，并且第五对晶体管的源极分别与第一对的漏极相耦合，并且进一步地，其中第六对晶体管的漏极分别与第二对的源极相耦合，并且第六对晶体管的源极分别与第二对的漏极相耦合。

9、如权利要求6的电路，其中第二开关盒进一步包括:

与第三对极性相反的第七对晶体管，该第七对晶体管的漏极和源极与第三对的漏极和源极相耦合，

与第四对极性相反的第八对晶体管，该第八对晶体管的漏极和源极与第四对的漏极和源极相耦合，并且

其中，漏极和源极相应地耦合在一起的任意两个晶体管的栅极各自分别与第二差分输入信号对的差分输入信号相耦合。

10、如权利要求9的电路，其中第七对晶体管的漏极分别与第三对的源极相耦合，并且第七对晶体管的源极分别与第三对的漏极相耦合，并且进一步地，其中第八对晶体管的漏极分别与第四对的源极相耦合，并且第八对晶体管的源极分别与第四对的漏极相耦合。

11、如权利要求1的电路，进一步包括从第一和第二差分输出信号耦合到低阻抗节点的电容器。

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