CN213152036U - 电平移位电路以及集成电路 - Google Patents

Abstract

本实用新型提供一种电平移位电路以及集成电路，该电平移位电路包括：一负载单元，用以接收电源电压信号以及第一控制信号以产生栅极控制信号；一输入单元，用以接收输入信号以使所述栅极控制信号接地；以及多个偏置单元，设于所述负载单元和所述输入单元之间，所述多个偏置单元用以接收偏置电压信号以使所述栅极控制信号传输至所述输入单元，多个所述偏置单元相互串联并耦接至所述负载单元；其中，所述电平移位电路用于将第一信号转化成第二信号，所述第二信号的电压大于所述第一信号的电压。本实用新型可以提高电平移位电路的鲁棒性。

Description

电平移位电路以及集成电路

技术领域

本实用新型涉及集成电路领域，具体涉及一种电平移位电路以及集成电路。

背景技术

电平移位电路将低压逻辑控制信号转换为高压逻辑控制信号，实现低压逻辑输入级对高压逻辑输出级的控制，在显示驱动以及闪存等方面有广泛的应用。在液晶显示器的源极驱动芯片、电源管理芯片、时序控制芯片等应用中，电平移位电路一方面要求较低电压输入，另一方面又要求能在较大电源噪声的情况下正常工作。

如图1所示，现有技术提供一种用于LCD模块的扫描驱动器的现有低压输入型电平移位电路，其将一低压数字信号转换为高压数字信号。该电平移位电路包含两个LV(低压)MOS晶体管M1-M2和四个HV(高压)MOS晶体管M3-M6。两个LV NMOS晶体管M1及M2的源极及基板(substrate)连接至接地电压VSSA，漏极分别连接至两个HV NMOS晶体管M5及M6的源极，M5和M6的基板连接至接地电压VSSA，栅极连接至控制信号VB，VB具有合适的电压，可以同时保证M5和M6导通，并且保护LV NMOS M1和M2免受来自高电源电压VDDA的损害，漏极分别连接至两个HV PMOS晶体管M3和M4的漏极，M3和M4的源极及基板连接至电源电压VDDA(例如9伏特或18伏特)。然而在多个驱动较大负载的缓冲同时进行翻转工作时，高电压电源容易产生较大噪声，在高电源噪声影响下，现有技术提供的电平移位电路会出现一些问题，例如：首先，输出信号状态切换的时间会增加。第二，可能在所有六个晶体管M1-M6皆导通时产生DC电流路径，从而消耗较大电流。第三，由于DC电流栓锁(latch)而使得转态(switchingstates)失败。进而造成现有技术提供的电平移位电路在低电压输入，在较大电源噪声的情况容易出现不能正常工作的问题。

实用新型内容

本实用新型提供一种电平移位电路以及集成电路，用以解决电平移位电路在低电压输入，在较大电源噪声的情况容易出现不能正常工作的问题。

根据本实用新型的第一方面，本实用新型提供一种电平移位电路，包括：一负载单元，用以接收电源电压信号以及第一控制信号以产生栅极控制信号；一输入单元，用以接收输入信号以使所述栅极控制信号接地；以及多个偏置单元，设于所述负载单元和所述输入单元之间，所述多个偏置单元用以接收偏置电压信号以使所述栅极控制信号传输至所述输入单元，多个所述偏置单元相互串联并耦接至所述负载单元，所述多个偏置单元包括第一偏置单元、第二偏置单元以及第三偏置单元，所述第一偏置单元用于限制所述输入单元的漏级电位，所述第二偏置单元用于限制第一偏置单元的漏级电位，所述第三偏置单元用于提供所述负载单元的栅极控制电源；其中，所述电平移位电路用于将第一信号转化成第二信号，所述第二信号的电压大于所述第一信号的电压。

在一些实施例中，所述输入单元包括：第一开关管以及第二开关管，所述第一开关管和所述第二开关管的基板及源级均连接至接地电压信号，所述第一开关管和所述第二开关管的栅极连接分别连接至输入信号和反向输入信号；所述多个偏置单元包括：第三开关管和第四开关管，所述第三开关管和所述第四开关管的基板均连接至接地电压信号，所述第三开关管和所述第四开关管的源级分别连接至所述第一开关管和所述第二开关管的漏级，所述第三开关管和所述第四开关管的栅极均连接至第一偏置电压信号；第五开关管和第六开关管，所述第五开关管和所述第六开关管的基板均连接至接地电压信号，所述第五开关管和所述第六开关管的源级分别连接至所述第三开关管和所述第四开关管的漏级，所述第五开关管和所述第六开关管的栅极均连接至第二偏置电压信号；第七开关管和第八开关管，所述第七开关管和所述第八开关管的基板均连接至电源电压信号，所述第七开关管和所述第八开关管的漏级分别连接至所述第五开关管和所述第六开关管的漏极，所述第七开关管和所述第八开关管的栅极均连接至第三偏置电压信号；所述负载单元包括：第九开关管和第十开关管，所述第九开关管和所述第十开关管的基板和源极均连接至电源电压信号，所述第九开关管和所述第十开关管的漏极连接至所述第七开关管和所述第八开关管的源极，所述第九开关管的栅极分别耦接至所述第六开关管和所述第八开关管的漏极，所述第十开关管的栅极分别耦接至所述第五开关管和所述第七开关管的漏极；其中，所述第五开关管和所述第七开关管的漏极为所述电平移位电路的第一输出端，所述第六开关管和所述第八开关管的漏极为所述电平移位电路的第二输出端。

在一些实施例中，所述第一开关管和所述第二开关管为第一N型晶体管或第一P型晶体管的一种。

在一些实施例中，所述第三开关管和所述第四开关管为第二N型晶体管或第二P型晶体管的一种。

在一些实施例中，所述第五开关管和所述第六开关管为第二N型晶体管或第二P型晶体管的一种。

在一些实施例中，所述第七开关管和所述第八开关管为第二N型晶体管或第二P型晶体管的一种。

在一些实施例中，所述第九开关管和所述第十开关管为第二N型晶体管或第二P型晶体管的一种。

根据本实用新型的第二方面，本实用新型提供一种集成电路，包括如上述的电平移位电路。

在一些实施例中，所述集成电路还包括：偏置电压发生器，用于为所述电平移位电路提供多个偏置电压信号，所述多个偏置电压信号包括：电源电压信号、接地电压信号、第一控制电压信号、第二控制电压信号以及第三控制电压信号。

与现有技术相比，本实用新型的有益效果：在不增加过多的版图面积的情况下，保证低压输入的快速转态，同时有效减少电源噪声对电平移位电路的影响，从而增加电平移位电路的鲁棒性。

附图说明

图1为现有技术提供的一种电平移位电路的结构示意图

图2为本实用新型实施例提供的一种电平移位电路的结构示意图。

图3a-3c为图2所示的电平移位电路的电路仿真图。

图4为本实用新型实施例提供的一种集成电路的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图2所示，本实用新型实施例提供一种电平移位电路，该电平移位电路用于将第一信号转化成第二信号，所述第二信号的电压大于所述第一信号的电压。该电平移位电路包括输入单元21、多个偏置单元22以及负载单元23。其中多个偏置单元22包括第一偏置单元221、第二偏置单元222以及第三偏置单元223。

负载单元23用以接收电源电压信号(VDDA)以及第一控制信号(VDDA)以产生栅极控制信号(VOUT、VOUTB)。

多个偏置单元22设于负载单元23和输入单元21之间，多个偏置单元22用以接收偏置电压信号(VB1、VB2、VB3)以使栅极控制信号(VOUT、VOUTB)传输至输入单元21，多个偏置单元22相互串联并耦接至负载单元23。

输入单元21用以接收输入信号(VIN、VINB)以使栅极控制信号(VOUT、VOUTB)接地。

具体的，输入单元21包括：第一开关管M1以及第二开关管M2。第一开关管M1和第二开关管M2的基板及源级均连接至接地电压信号(VSSA)，第一开关管M1和所述第二开关管M2的栅极连接分别连接至输入信号(VIN)和反向输入信号(VINB)。

第一偏置单元221包括：第三开关管M3和第四开关管M4。第三开关管M3和第四开关管M4的基板均连接至接地电压信号(VSSA)，第三开关管M3和第四开关管M4的源级分别连接至第一开关管M1和第二开关管M2的漏级，第三开关管M3和第四开关管M4的栅极均连接至第一偏置电压信号(VB1)。该第一偏置单元221用于限制输入单元21中第一开关管M1和第二开关管M2的漏极电位，限制电平移位电路自身的转换尖峰电流，降低电源噪声，从而加快输出信号状态的切换时间。

第二偏置单元222包括：第五开关管M5和第六开关管M6。第五开关管M5和第六开关管M6的基板均连接至接地电压信号(VSSA)，第五开关管M5和第六开关管M6的源级分别连接至第三开关管M3和第四开关管M4的漏级，第五开关管M5和第六开关管M6的栅极均连接至第二偏置电压信号(VB2)。该第二偏置单元222用于进一步提高电路的抗电源噪声，进而提高电平移位电路的鲁棒性。

第三偏置单元223包括：第七开关管M7和第八开关管M8。第七开关管M7和第八开关管M8的基板均连接至电源电压信号(VDDA)，第七开关管M7和第八开关管M8的漏级分别连接至第五开关管M5和第六开关管M6的漏极，第七开关管M7和第八开关管M8的栅极均连接至第三偏置电压信号(VB3)。该第三偏置单元223用于限制负载单元23中第九开关管M9和第十开关管M10的电流，同时提供了栅极控制电流源，提高电路驱动能力。

提供多个偏置单元22，即提供多个开关管并对其施加相应的偏置电压，可以降低电源噪声对电平移位电路的影响，从而避免DC电流路径的产生。

负载单元23包括：第九开关管M9和第十开关管M10。第九开关管M9和第十开关管M10的基板和源极均连接至电源电压信号(VDDA)，第九开关管M9和第十开关管M10的漏极连接至第七开关管M7和第八开关管M8的源极，第九开关管M9的栅极分别耦接至第六开关管M6和第八开关管M8的漏极，第十开关管M10的栅极分别耦接至第五开关管M5和第七开关管M7的漏极。

第五开关管M5和第七开关管M7的漏极为电平移位电路的第一输出端，第六开关管M6和第八开关管M8的漏极为电平移位电路的第二输出端。

其中，第一开关管M1和第二开关管M2为第一N型晶体管(低压N型晶体管)或第一P型晶体管(低压P型晶体管)的一种。

第三开关管M3和第四开关管M4为第二N型晶体管(高压N型晶体管)或第二P型晶体管(高压P型晶体管)的一种。

第五开关管M5和第六开关管M6为第二N型晶体管(高压N型晶体管)或第二P型晶体管(高压P型晶体管)的一种。

第七开关管M7和第八开关管M8为第二N型晶体管(高压N型晶体管)或第二P型晶体管(高压P型晶体管)的一种。

第九开关管M9和第十开关管M10为第二N型晶体管(高压N型晶体管)或第二P型晶体管(高压P型晶体管)的一种。

在本实用新型实施例中，第一开关管M1以及第二开关管M2为低压N型晶体管，第三开关管M3至第六开关管M6为高压N型晶体管，第七开关管M7至第十开关管M10为高压P型晶体管。以本实用新型实施例对电平移位电路的操作原理说明如下。

提供偏置电压信号VB1、VB2以及VB3以导通第三开关管M3至第八开关管M8。当将一具有低压高逻辑状态(例如1.4伏特)的输入信号VIN施加于第一开关管M1处且一具有低压低逻辑状态(例如0伏特)的反相输入信号VINB施加于第二开关管M2处时，第一开关管M1导通，第十开关管M10的栅极通过第五开关管M5、第三开关管M3与第一开关管M1连接到地，第十开关管M10因此导通。第二开关管M2由于施加于其栅极处的具有低压低逻辑状态(即0伏特)的反相信号VINB而被关闭(turn off)，因此输出信号VOUT显示电源电压VDDA的高压高逻辑状态，输出信号VOUTB连接到地显示地电压VSSA的高压低逻辑状态。亦即，低压高逻辑状态(例如1.4伏特)的输入信号VIN通过电平移位电路被转换为高压高逻辑状态(例如9伏特或18伏特)的输出信号VOUT。当输入信号VIN切换至低压低逻辑状态(0伏特)且反相信号VINB切换至低压高逻辑状态(1.4伏特)时，第一开关管M1得以关闭且第二开关管M2得以导通。第九开关管M9的栅极藉由导通的第六开关管M6、第四开关管M4和第二开关管M2连接到地，第九开关管M9因此导通，第十开关管M10的栅极藉由导通的第九开关管M9连接到电源电压VDDA，第十开关管M10因此关闭。因此，输出信号VOUT显示高压低逻辑状态(0伏特)。亦即，低压低逻辑状态(0伏特)藉由电平移位电路而被转换为高压低逻辑状态(0伏特)。

参考图3a-3c，为如图2的电平移位电路的电路仿真图。A曲线为电源电压VDDA随时间的变化曲线；B曲线为接地电压VSSA随时间的变化曲线；C曲线为输入信号随时间的变化曲线；D曲线和E曲线为输出电压比较，其中D曲线为现有技术的电平移位电路的输出电压随时间的变化曲线，E曲线为本实施例的电平移位电路的输出电压随时间的变化曲线。由图3a-3c可知，当输入信号由0伏特上升到1.4伏特时，输出电压由0伏特上升到13伏特左右。在输入信号由0伏特上升到1.4伏特的同时，电源电压VDDA和接地电压VSSA同时施加1.5V的噪声，现有技术的电平移位电路状态转换出现问题，无法正常翻转，本实施例的电平移位电路工作正常。因此，本实用新型实施例的电平移位电路同时具有低输入电压和抗电源噪声的功能。

如图4所示，本实用新型实施例提供一种集成电路40，包括上文所述的电平移位电路41以及偏置电压发生器42。

偏置电压发生器42用于为电平移位电路41提供多个偏置电压信号，多个偏置电压信号包括：电源电压信号、接地电压信号、第一控制电压信号、第二控制电压信号以及第三控制电压信号。

本实用新型的有益效果在于：在不增加过多的版图面积的情况下，保证低压输入的快速转态，同时有效减少电源噪声对电平移位电路的影响，从而增加电平移位电路的鲁棒性。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

上面结合附图对本实用新型的实施例进行了描述，但是本实用新型并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本实用新型的启示下，在不脱离本实用新型宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本实用新型的保护之内。

Claims (9)

1.一种电平移位电路，其特征在于，包括：

一负载单元，用以接收电源电压信号以及第一控制信号以产生栅极控制信号；

一输入单元，用以接收输入信号以使所述栅极控制信号接地；以及

多个偏置单元，设于所述负载单元和所述输入单元之间，所述多个偏置单元用以接收偏置电压信号以使所述栅极控制信号传输至所述输入单元，多个所述偏置单元相互串联并耦接至所述负载单元，所述多个偏置单元包括第一偏置单元、第二偏置单元以及第三偏置单元，所述第一偏置单元用于限制所述输入单元的漏级电位，所述第二偏置单元用于限制第一偏置单元的漏级电位，所述第三偏置单元用于提供所述负载单元的栅极控制电源；

其中，所述电平移位电路用于将第一信号转化成第二信号，所述第二信号的电压大于所述第一信号的电压，。

2.如权利要求1所述的电平移位电路，其特征在于，

所述输入单元包括：

第一开关管以及第二开关管，所述第一开关管和所述第二开关管的基板及源级均连接至接地电压信号，所述第一开关管和所述第二开关管的栅极连接分别连接至输入信号和反向输入信号；

所述多个偏置单元包括：

第三开关管和第四开关管，所述第三开关管和所述第四开关管的基板均连接至接地电压信号，所述第三开关管和所述第四开关管的源级分别连接至所述第一开关管和所述第二开关管的漏级，所述第三开关管和所述第四开关管的栅极均连接至第一偏置电压信号；

第五开关管和第六开关管，所述第五开关管和所述第六开关管的基板均连接至接地电压信号，所述第五开关管和所述第六开关管的源级分别连接至所述第三开关管和所述第四开关管的漏级，所述第五开关管和所述第六开关管的栅极均连接至第二偏置电压信号；

第七开关管和第八开关管，所述第七开关管和所述第八开关管的基板均连接至电源电压信号，所述第七开关管和所述第八开关管的漏级分别连接至所述第五开关管和所述第六开关管的漏极，所述第七开关管和所述第八开关管的栅极均连接至第三偏置电压信号；

所述负载单元包括：

第九开关管和第十开关管，所述第九开关管和所述第十开关管的基板和源极均连接至电源电压信号，所述第九开关管和所述第十开关管的漏极连接至所述第七开关管和所述第八开关管的源极，所述第九开关管的栅极分别耦接至所述第六开关管和所述第八开关管的漏极，所述第十开关管的栅极分别耦接至所述第五开关管和所述第七开关管的漏极；

其中，所述第五开关管和所述第七开关管的漏极为所述电平移位电路的第一输出端，所述第六开关管和所述第八开关管的漏极为所述电平移位电路的第二输出端。

3.如权利要求2所述的电平移位电路，其特征在于，所述第一开关管和所述第二开关管为第一N型晶体管或第一P型晶体管的一种。

4.如权利要求2所述的电平移位电路，其特征在于，所述第三开关管和所述第四开关管为第二N型晶体管或第二P型晶体管的一种。

5.如权利要求2所述的电平移位电路，其特征在于，所述第五开关管和所述第六开关管为第二N型晶体管或第二P型晶体管的一种。

6.如权利要求2所述的电平移位电路，其特征在于，所述第七开关管和所述第八开关管为第二N型晶体管或第二P型晶体管的一种。

7.如权利要求2所述的电平移位电路，其特征在于，所述第九开关管和所述第十开关管为第二N型晶体管或第二P型晶体管的一种。

8.一种集成电路，其特征在于，包括如权利要求1-7任一项所述的电平移位电路。

9.如权利要求8所述的集成电路，其特征在于，所述集成电路还包括：

偏置电压发生器，用于为所述电平移位电路提供多个偏置电压信号，所述多个偏置电压信号包括：电源电压信号、接地电压信号、第一控制电压信号、第二控制电压信号以及第三控制电压信号。

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