CN102436787B - 电平移位器电路以及显示器驱动电路 - Google Patents

电平移位器电路以及显示器驱动电路 Download PDF

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Abstract

本发明提供了电平移位器电路以及显示器驱动电路。根据本发明的电平移位器电路包括第一电压变换电路和第二电压变换电路。第一电压变换电路接收具有范围在电源电位GND和电源电位VDDL之间的振幅的输入信号，被提供有高于电源电位VDDL的电源电位VDDH。此外，提供了限流电路，其限制从电源电位VDDH的电源线所提供的电流，并根据输入信号来输出具有的振幅大于输入信号的振幅的电压信号。第二电压变换电路被提供有电源电位VDDH，并且输出具有范围在电源电位GND和电源电位VDDH之间的振幅的输出信号。

Description

电平移位器电路以及显示器驱动电路
相关申请的交叉引用
本申请基于2010年8月16日提出的日本专利申请No.2010-181535并要求其优先权的权益，其全部公开内容通过引用结合于此。
技术领域
本发明涉及电平移位器电路以及显示器驱动电路，其执行将输入信号变换为比输入信号具有更大振幅的输出信号的变换。
背景技术
近年来，在显示设备领域，已经开发出各种显示方法的设备，例如液晶显示器以及使用有机EL元件的显示器。这些显示设备要求更高的图像质量以及更高灰度级别，因此倾向于增大扫描信号的电压振幅和显示设备的灰度信号。因此，驱动显示面板的扫描线的行驱动器(扫描驱动器)以及通过灰度信号驱动显示面板的数据线的列驱动器(数据驱动器)的每个输出单元都需要更高的电压。
另一方面，由显示器控制器提供给行驱动器以及列驱动器的各种控制信号以及视频数据信号需要线的数目少并具有高速传送和低EMI(电磁干扰)等。因此，倾向于降低这些信号的振幅。而且在行驱动器和列驱动器内部，采用微型化处理以便抑制逻辑电路面积的增加，该逻辑电路处理随更高分辨率以及更高灰度等级而增加的数据。因此，倾向于降低这些逻辑电路的电源电压。
具体来说，对于行驱动器以及列驱动器来说，输入单元需要较低电压(例如1.5至2.0V)，而输出单元需要较高电压(例如12至20V)。尤其是用于驱动DA(数-模)变换器的高耐压开关的电平移位器电路的数目根据输出数目和显示器驱动电路的灰度等级而增加。因此电平移位器电路需要更小的面积、更低的功耗以及更快的操作速度。
发明内容
图10是电路图(参见日本未审专利申请公开No.2000-174610)，其示出电平移位器的实例。图10中所示的电平移位器电路111包括反相器电路INV101、INV102；N沟道MOS晶体管(NMOS晶体管)121和122以及P沟道MOS晶体管(PMOS晶体管)131、132和134。电源电位VDDH从电源线141提供至电平移位器电路111，且电源电位VDDL从电源线142提供至电平移位器电路111。电源电位VDDH高于电源电位VDDL。电源电位VDDH通过PMOS晶体管134提供至节点X。
输入信号IN输入至反相器电路INV101。反相的输入信号IN被提供给反相器电路INV102和NMOS晶体管122的栅极。反相的输入信号IN进一步通过反相器电路INV102被反相，并被提供至NMOS晶体管121的栅极。即，输入信号IN被提供给NMOS晶体管121的栅极，而反相的输入信号IN被提供给NMOS晶体管122的栅极。
当输入信号IN处于高电平(VDDL)时，NMOS晶体管121的栅极将处于高电平(VDDL)，且NMOS晶体管121将处于导通(ON)状态。此外，NMOS晶体管122的栅极将处于低电平(GND)，且NMOS晶体管122将处于截止(OFF)状态。因为NMOS晶体管121处于导通状态，所以节点Y连接至地电位的电源线143并将最终处于低电平(GND)。当节点Y处于低电平(GND)时，PMOS晶体管132的栅极也将处于低电平(GND)，且PMOS晶体管132将处于导通状态。那么，节点X和Z连接，节点Z将处于高电平(VDDH)，且输出信号OUT将处于高电平(VDDH)。
另一方面，当输入信号IN从高电平(VDDL)变为低电平(GND)时，NMOS晶体管122的栅极将处于高电平(VDDL)，且NMOS晶体管122将处于导通状态。NMOS晶体管121的栅极将处于低电平(GND)，且NMOS晶体管121将处于截止状态。因为NMOS晶体管122处于导通状态，所以节点Z连接至地电位的电源线143，且节点Z将最终处于低电平(GND)。当节点Z处于低电平(GND)时，PMOS晶体管131的栅极将处于低电平(GND)，且PMOS晶体管131将处于导通状态。那么，节点X和Y连接，节点Y将处于高电平(VDDH)，且输出信号OUTB将处于高电平(VDDH)。
那么，图10中所示的电平移位器电路控制PMOS晶体管134的栅极电位，以便限制提供至节点X的电流。即，根据电源线141的电位VDDH的变化来控制PMOS晶体管134的栅极电位。因此，即使当电源线141的电位VDDH增大时，也可限制提供至节点X的电流。因此，可经由PMOS晶体管131限制提供至节点Y的电流。因此，可迅速降低NMOS晶体管121的漏极侧电位。类似地，因为可以通过PMOS晶体管132限制提供至节点Z的电流，所以可以迅速降低NMOS晶体管122的漏极侧电位。因此，在图10所示的电平移位器电路中，可以抑制降低操作速度并增加流过电流。
图13是电路图，其示出电平移位器电路组，其中n个电平移位器电路111并联连接。图13中所示的电平移位器电路组包括与输出数目以及显示器驱动器的灰度等级相对应的n个电平移位器电路111。每个电平移位器电路111连接至电源电位VDDH的电源线141以及地电位的电源线143。此外，输入信号IN(1)至IN(n)分别提供至每个电平移位器电路111。负载电容CL(1)至CL(n)以及负载电容CLB(1)至CLB(n)连接至每个电平移位器电路111。负载电容CL(1)至CL(n)以及负载电容CLB(1)至CLB(n)是连接至每个电平移位器电路的后级的高耐压MOS晶体管的栅极电容和布线电容。此外，电阻R143(1)至R143(n-1)是每个电平移位器电路之间的地电位的电源线143中存在的布线电阻。
日本未审专利申请公开No.2008-131457还公开了即使当电源电压不稳定时，也能使电平移位器电路正确运行的技术。
当将能够耐高压(约20V)的高耐压NMOS晶体管应用于图10中所示的电平移位器电路111的NMOS晶体管121和122时，会出现以下问题。
图11是用于说明高耐压NMOS晶体管中的栅-源电压(Vgs)以及漏-源电流(Ids)之间关系的示意图。如图11中所示，在高耐压NMOS晶体管中，在逻辑电压VDDL的电压范围内，电流驱动能力小。例如当VDDL为1.5V时，电流驱动能力处于微安培量级。这是因为通常难以降低高耐压NMOS晶体管的阈值电压，且在栅-源电压低时不能提高电流驱动能力。
此时，为了完成图10中所示的电平移位器电路的电平移位操作，通过组合串联连接的PMOS晶体管131和134所获得的导通电阻必须大于NMOS晶体管121的导通电阻。类似地，通过组合串联连接的PMOS晶体管132和134所获得的导通电阻必须大于NMOS晶体管122的导通电阻。
因此，当NMOS晶体管121和122的电流驱动能力小时，需要增大PMOS晶体管131、132和134的导通电阻。因此，如图12中所示的时序图，输出信号OUT和OUTB的电压上升沿相对于输入信号IN延迟。即，本发明人发现如下问题：输出信号OUT的上升沿在时刻t1和t3处延迟，且输出信号OUTB的上升沿在时刻t2和t4处延迟。
另一方面，本发明人还发现另一问题，即为了提高NMOS晶体管121和122的电流驱动能力，且当NMOS晶体管121和122的晶体管尺寸增大(具体来说，当栅极宽度增大)时，电路面积也跟着增大。
本发明的一方面提供了一种电平移位器电路，其包括：第一电压变换电路，第一电压变换电路接收振幅范围在第一电源电位和高于第一电源电位的第二电源电位之间的输入信号，并根据输入信号来输出具有的振幅大于输入信号的振幅的电压信号，第一电压变换电路包括限流电路，其限制从高于第二电源电位的第三电源电位的电源线所提供的电流；以及第二电压变换电路，其被提供有第三电源电位，并根据电压信号来输出具有范围在第一电源电位和第三电源电位之间的振幅的输出信号。
在根据本发明的电平移位器电路中，第一电压变换电路根据输入信号来输出振幅大于输入信号的振幅的电压信号，且第二电压变换电路根据从第一电压变换电路输出的电压信号来输出具有范围在第一电源电位和第三电源电位之间的振幅的输出信号。此时，由第一电压变换电路输出的、用于驱动第二电压变换电路的电压信号具有大于输入电压的振幅的振幅。因此可以在不增加第二电压变换电路的晶体管尺寸(具体而言，在不增加栅极宽度)的情况下，以高速来输出所述输出信号。
本发明能够在不增加电路尺寸的情况下提供对输入信号具有快速响应速度的电平移位器电路和显示器驱动电路。
附图说明
从结合附图对某些实施例进行的以下说明，将使上述和其他方面、优点以及特征变得更加显而易见，其中：
图1是示出根据第一实施例的电平移位器电路的电路图；
图2是示出根据第一实施例的电平移位器电路的限流电路的实例的电路图；
图3是用于说明根据第一实施例的电平移位器电路的操作的时序图；
图4是示出包括多个根据第一实施例的电平移位器电路的电平移位器电路组的框图；
图5是示出包括根据第一实施例的电平移位器电路组的显示器驱动电路的框图；
图6A是示出根据第二实施例(当使用PMOS晶体管时)的电平移位器电路的限流电路的实例的电路图；
图6B是示出根据第二实施例(当使用NMOS晶体管时)的电平移位器电路的限流电路的实例的电路图；
图7是说明根据第二实施例的电平移位器电路的操作的时序图；
图8是示出根据第三实施例的电平移位器电路的电路图；
图9是说明根据第三实施例的电平移位器电路的操作的时序图；
图10是示出电平移位器电路的实例的电路图；
图11是用于说明本发明的技术问题的示意图；
图12是说明在将高耐压晶体管用于图10中所示的电平移位器电路的NMOS晶体管121和122时的操作的时序图；以及
图13是示出包括多个如图10中所示的电平移位器电路的电平移位器电路组的框图。
具体实施方式
第一实施例
以下，参考附图来说明本发明的实施例。
图1是示出根据本实施例的电平移位器电路的电路图。根据本实施例的电平移位器电路1包括第一电压变换电路11和第二电压变换电路12。第一电压变换电路11接收振幅范围在地电位GND(第一电源电位)和高于地电位GND的电源电位VDDL(第二电源电位)之间的输入信号IN。高于电源电位VDDL的电源电位(第三电源电位)提供至第一电压变换电路11。此外，第一电压变换电路11包括限流电路34，其用于限制第三电源电位的电源线41提供的电流。限流电路34根据输入信号IN来输出具有的振幅大于输入信号IN的振幅的电压信号(从节点A和B输出的电压信号)。将电源电压VDDH提供给第二电压变换电路12，且其根据从第一电压变换电路11输出的电压信号来输出输出信号OUT和OUTB。以下详细说明根据本实施例的电平移位器电路1。
第一电压变换电路11包括反相器电路INV1和INV2、NMOS晶体管21(第一N沟道MOS晶体管)、NMOS晶体管22(第二N沟道MOS晶体管)、PMOS晶体管31(第一P沟道MOS晶体管)、PMOS晶体管32(第二P沟道MOS晶体管)以及限流电路34。
反相器电路INV1接收输入信号IN并将其反相，并将反相的输入信号IN输出至NMOS晶体管22的栅极以及反相器电路INV2。反相器电路INV2接收反相的输入信号IN并将该信号反相(其将是非反相输入信号IN)，且输出至NMOS晶体管21的栅极。电源电位VDDL(第二电源电位)分别被提供给反相器电路INV1和INV2。此外，反相器电路INV1和INV2连接至地电位(第一电源电位)的电源线44。
注意到，在本实施例中，每个电源电位之间的关系如下：地电位(第一电源电位)＜电源电位VDDL(第二电源电位)＜电源电位VDDH(第三电源电位)。
输入信号IN具有的振幅范围在地电位和高于地电位的电源电位VDDL之间。
NMOS晶体管21的栅极连接至反相器电路INV2的输出，并且其被提供有输入信号IN的非反相信号。此外，源极连接至地电位的电源线44且漏极连接至节点B(第一节点)。NMOS晶体管22的栅极连接至反相器电路INV1的输出，并且其被提供有反相的输入信号IN。源极连接至地电位的电源线44且漏极连接至节点A(第二节点)。
PMOS晶体管31的栅极连接至节点A，源极通过限流电路34连接至电源电位VDDH的电源线41，且漏极连接至节点B。PMOS晶体管32的栅极连接至节点B，源极通过限流电路34连接至电源电位VDDH的电源线41，且漏极连接至节点A。
节点C是连接PMOS晶体管31和32的每个源极以及限流电路34的输出的节点。
从节点A和B输出的电压信号是根据输入信号IN输出的电压信号，且该电压信号具有的振幅大于输入信号IN的振幅。根据本实施例，节点A和B输出的电压信号具有的振幅范围在地电位和电源电位VDDH之间。
第二电压变换电路12包括NMOS晶体管23(第三N沟道MOS晶体管)、NMOS晶体管24(第四N沟道MOS晶体管)、PMOS晶体管35(第三P沟道MOS晶体管)以及PMOS晶体管36(第四P沟道MOS晶体管)。
NMOS晶体管23的栅极连接至节点A，源极连接至地电位的电源线43且漏极连接至节点P(第三节点)。NMOS晶体管24的栅极连接至节点B，源极连接至地电位的电源线43且漏极连接至节点Q(第四节点)。
PMOS晶体管35的栅极连接至节点Q，源极连接至电源电位VDDH的电源线41且漏极连接至节点P。PMOS晶体管36的栅极连接至节点P，源极连接至电源电位VDDH的电源线41且漏极连接至节点Q。
那么，在根据本实施例的电平移位器电路中，从节点Q和P输出根据输入信号IN的输出信号OUT和OUTB，且它们是具有地电位和电源电位VDDH之间放大振幅的输入信号IN。那么，从节点Q和P输出的输出信号OUT和OUTB分别提供至负载电容CL和CLB。负载电容CL和CLB例如是连接至后级的高耐压MOS晶体管的栅极电容和布线电容。
在根据本实施例的电平移位器电路1中，NMOS晶体管21、22、23和24以及PMOS晶体管31、32、35和36都是高耐压晶体管，其可承受例如约20V的电压。此外，电源电位VDDL例如可约为1.5V，且电源电位VDDH例如可约为20V。
图2是示出根据本实施例的包括在电平移位器电路中的限流电路的实例的电路图。图2中所示的限流电路包括NMOS晶体管25和PMOS晶体管37和38。NMOS晶体管25和PMOS晶体管37构成控制电路45，其产生用于控制流入PMOS晶体管38的电流的控制信号。
PMOS晶体管38的漏极连接至节点C(连接至PMOS晶体管31和32的源极的节点)，源极连接至电源电压VDDH的电源线41，且栅极连接至PMOS晶体管37的栅极和漏极以及NMOS晶体管25的漏极。PMOS晶体管37的源极连接至电源电压VDDH的电源线41。NMOS晶体管25的漏极连接至PMOS晶体管37的栅极和漏极以及PMOS晶体管38的漏极，栅极连接至电源电位VDDL的电源线42，且源极连接至地电位GND。
在图2中所示的限流电路中，NMOS晶体管25用作恒流源，并且其中NMOS晶体管25在其中工作在饱和区中的电压，例如电源电位VDDL，被施加至栅极。因为流入到PMOS晶体管37中的电流量受用作恒流源的NMOS晶体管25的限制，所以当电源电位VDDH的电源线41的电位电平提高时，PMOS晶体管37的漏极电位也提高。因此，PMOS晶体管38的栅极电位也提高，且流入到PMOS晶体管38的电流受到限制。另一方面，当电源电位VDDH的电源线41的电位电平降低时，PMOS晶体管37的漏极电位将降低。那么，PMOS晶体管38的栅极电位降低且流入到PMOS晶体管38中的电流保持恒定。
接下来，参考图3中所示的时序图来说明根据本实施例的电平移位器电路的操作。
输入至第一电压变换电路11的输入信号IN将在时刻t1处位于高电平(VDDL)。那么，NMOS晶体管21的栅极将处于高电平(VDDL)，且NMOS晶体管21将处于导通状态。此外，NMOS晶体管22的栅极将处于低电平(GND)，且NMOS晶体管22将处于截止状态。
因为节点A在即将到时刻t1之前为低电平，所以PMOS晶体管31处于导通状态。因此，节点B连接至节点C。那么，当NMOS晶体管21处于导通状态时，节点B连接至地电位的电源线44，且节点B的电位逐渐降低。因此，PMOS晶体管32的栅极电位逐渐降低，且PMOS晶体管32逐渐导通。此时，因为NMOS晶体管22处于截止状态，所以节点A的电位逐渐升高。当节点A的电位逐渐升高时，PMOS晶体管31逐渐截止，因此节点B的电位降低。
此时，为了完成电平移位操作，使得通过组合串联连接的限流电路34(其为图2中所示的PMOS晶体管38)和PMOS晶体管31所获得的导通电阻大于NMOS晶体管21的导通电阻。那么，节点B将最终处于低电平(GND)。当节点B处于低电平(GND)时，PMOS晶体管32的栅极也将处于低电平(GND)，且PMOS晶体管32将处于导通状态。因此，节点C和节点A连接且节点A将处于高电平(VDDH)。当节点A处于高电平(VDDH)时，PMOS晶体管31的栅极也将处于高电平(VDDH)，且PMOS晶体管31将处于截止状态。
节点A连接至第二电压变换电路12的NMOS晶体管23的栅极。因此，当节点A处于高电平(VDDH)时，NMOS晶体管23将处于导通状态。节点B连接至NMOS晶体管24的栅极。因此，当节点B处于低电平(GND)时，NMOS晶体管24处于截止状态。
因为节点Q在即将到时刻t1之前为低电平，所以PMOS晶体管35处于导通状态。因此，节点P连接至电源电位VDDH的电源线41。那么，当NMOS晶体管23处于导通状态时，节点P连接至地电位的电源线43，且节点P的电位逐渐降低。因此，PMOS晶体管36的栅极电位逐渐降低，且PMOS晶体管36逐渐导通。此时，因为NMOS晶体管24处于截止状态，所以节点Q的电位逐渐升高。当节点Q的电位逐渐升高时，PMOS晶体管35逐渐截止，因此节点P的电位降低。
为了在这时完成电平移位操作，使得PMOS晶体管35的导通电阻大于NMOS晶体管23的导通电阻。那么，节点P将最终处于低电平(GND)。当节点P处于低电平(GND)时，PMOS晶体管36的栅极也将处于低电平(GND)，且PMOS晶体管36将处于导通状态。那么，电源电位VDDH提供至节点Q，且输出高电平(VDDH)信号作为输出信号OUT。另一方面，因为节点P连接至地电位的电源线43，且PMOS晶体管35处于截止状态，所以输出低电平(GND)信号作为输出信号OUTB。
提供至第一电压变换电路11的输入信号IN将在时刻t2处从高电平(VDDL)变为低电平(GND)。因此，NMOS晶体管22的栅极将处于高电平(VDDL)，且NMOS晶体管22将处于导通状态。NMOS晶体管21的栅极将处于低电平(GND)，且NMOS晶体管21将处于截止状态。
因为节点B在即将到时刻t2之前处于低电平，所以PMOS晶体管32处于导通状态。因此，节点A连接至节点C。那么，当NMOS晶体管22处于导通状态时，节点A连接至地电位的电源线44，且节点A的电位逐渐降低。那么，PMOS晶体管31的栅极电位逐渐降低，且PMOS晶体管31逐渐导通。因为NMOS晶体管21在此时处于截止状态，所以节点B的电位逐渐升高。当节点B的电位逐渐升高时，PMOS晶体管32逐渐截止，因此节点A的电位降低。
此时，为了完成电平移位操作，使得通过组合串联连接的限流电路34(其为图2中所示的PMOS晶体管38)和PMOS晶体管32所获得的导通电阻大于NMOS晶体管22的导通电阻。那么，节点A将最终处于低电平(GND)。当节点A处于低电平(GND)时，PMOS晶体管31的栅极也将处于低电平(GND)，且PMOS晶体管31将处于导通状态。因此，节点C和B连接且节点B将处于高电平(VDDH)。当节点B处于高电平(VDDH)时，PMOS晶体管32的栅极也将处于高电平(VDDH)，且PMOS晶体管32将处于截止状态。
节点B连接至第二电压变换电路12的NMOS晶体管24的栅极。因此，当节点B处于高电平(VDDH)时，NMOS晶体管24将处于导通状态。节点A连接至NMOS晶体管23的栅极。因此，当节点A处于低电平(GND)时，NMOS晶体管23将处于截止状态。
因为节点P在即将到时刻t2之前处于低电平，所以PMOS晶体管36处于导通状态。因此，节点Q连接至电源电位VDDH的电源线41。那么，当NMOS晶体管24处于导通状态时，节点Q连接至地电位的电源线43，且节点Q的电位逐渐降低。因此，PMOS晶体管35的栅极电位逐渐降低，且PMOS晶体管35逐渐导通。因为NMOS晶体管23在此时处于截止状态，所以节点P的电位逐渐升高。当节点P的电位逐渐升高时，PMOS晶体管36逐渐截止，因此节点Q的电位降低。
此时，为了完成电平移位操作，使得PMOS晶体管36的导通电阻大于NMOS晶体管24的导通电阻。那么，节点Q将最终处于低电平(GND)。当节点Q处于低电平(GND)时，PMOS晶体管35的栅极也将处于低电平(GND)，且PMOS晶体管35将处于导通状态。因此，电源电位VDDH提供至节点P，且输出高电平(VDDH)信号作为输出信号OUTB。另一方面，因为节点Q连接至地电位的电源线43，且PMOS晶体管36处于截止状态，所以输出低电平(GND)信号作为输出信号OUT。
注意到，时刻t3处的操作与时刻t1处的操作相同，且时刻t4处的操作与时刻t2处的操作相同。
在根据本实施例的电平移位器电路中，因为NMOS晶体管21和22是高耐压NMOS晶体管，所以当电源电位VDDL例如约为1.5V时，漏-源电流(Ids)仅具有微安培量级的电流驱动能力(参见图11)。这是因为通常难以降低高耐压NMOS晶体管的阈值电压，且当栅-源电压低时不能提高电流驱动能力。
如上所述，为了在时刻t1处完成电平移位操作，通过组合限流电路34(其为图2中所示的PMOS晶体管38)和PMOS晶体管31所获得的导通电阻必须大于NMOS晶体管21的导通电阻。类似地，为了在时刻t2处完成电平移位操作，通过组合限流电路34(其为图2中所示的PMOS晶体管38)和PMOS晶体管32所获得的导通电阻必须大于NMOS晶体管22的导通电阻。因此，节点A和B的电压上升沿会发生延迟。
但是，在根据本实施例的电平移位器电路中，节点A和B的电压通过第一电压变换电路11被放大到地电位和电源电位VDDH之间的振幅范围。因此，能够提高提供至第二电压变换电路12的NMOS晶体管23和24的栅极的电位，且由此提升NMOS晶体管23和24的电流驱动能力。因此，在不增加第二电压变换电路12的PMOS晶体管35和36以及NMOS晶体管23和24的晶体管尺寸的情况下，对于输入信号IN，可以以高速输出输出信号OUT和OUTB。因此，通过根据本实施例的电平移位器电路，可以在不增加电平移位器电路的电路面积的情况下，提供对输入信号具有快速响应速度的电平移位器电路。
此外，当在第一电压变换电路11的后级中提供诸如反相器和转换开关的电路时，可减缓节点A和B的电压上升沿的变化。因此在节点A和B的电压变化时，保持这些电流中流动的流过电流。但是，在根据本实施例的电平移位器电路中，第一电压变换电路11的节点A和B分别连接至第二电压变换电路12的NMOS晶体管23的栅极和NMOS晶体管24的栅极。因为NMOS晶体管23和24的栅极接收流过电流，所以在节点A和B的电压变化时，流过电流不会保持流动。
在根据本实施例的电平移位器电路中，如图3中所示，负载电容的流过电流和放电电流流入到第一电压变换电路11的地电位的电源线44以及第二电压变换电路12的地电位的电源线43中。流入到第二电压变换电路12的地电位的电源线43中的流过电流和放电电流大于流入到第一电压变换电路11的电源线44中的流过电流和放电电流。
因此，当假设第一电压变换电路11的地电位的电源线44以及第二电压变换电路12的地电位的电源线43是相同的线时，通过流入到第二电压变换电路12的地电位的电源线43中的负载电容的流过电流和放电电流，提高了第一电压变换电路的地电位的电压电平。因此，因为第一电压变换电路11的NMOS晶体管21和22的栅-源电压(Vgs)降低，所以漏-源电流(Ids)降低。因此，当电源电位VDDL的电压下降时，不会进行电平移位操作。
因此，在图13中所示的电平移位器电路组中，n个电平移位器电路根据显示器数据在显示器数据的切换时刻处同时操作。电阻R143(1)至R143(n-1)是每个电平移位器电路之间的地电位的电源线143中存在的布线电阻。因此，产生由于由每个电平移位器电路的操作引起的流过电流和负载电流放电而导致每个电平移位器电路的地电位的电压电平升高的问题。
在根据本实施例的电平移位器电路中，为了解决上述问题，分离第一电压变换电路11的地电位的电源线44(第一线)和第二电压变换电路12的地电位的电源线43(第二线)。因此，通过流入到第二电压变换电路12的地电位的电源线43中的流过电流和放电电流，可以抑制第一电压变换电路11的地电位的电压电平的升高。
图4是示出电平移位器电路组53的电路图，其中并联连接了n个在图1中所示出的根据本实施例的电平移位器电路1。图4中所示的电平移位器电路组53包括与输出数目以及显示器驱动器的灰度级别相对应的数目(n)的电平移位器电路1。输入信号IN(1)至IN(n)分别提供至每个电平移位器电路1。负载电容CL(1)至CL(n)以及负载电容CLB(1)至CLB(n)连接至每个电平移位器电路1。负载电容CL(1)至CL(n)以及负载电容CLB(1)至CLB(n)是高耐压MOS晶体管的栅极电容和布线电容，该高耐压MOS晶体管连接至每个电平移位器电路1的后级。
每个电平移位器电路1连接至电源电位VDDH的电源线41。每个电平移位器电路1的第一电压变换电路11连接至地电位的电源线44。每个电平移位器电路1的第二电压变换电路12连接至地电位的电源线43。地电位的电源线43和地电位的电源线44分离，并且实际上连接至GND端子。电阻R43(1)至R43(n-1)是地电位的电源线43中存在的布线电阻，且电阻R44(1)至R44(n-1)是地电位的电源线44中存在的布线电阻。
如上所述，在本实施例的电平移位器电路中，第一电压变换电路11的地电位的电源线44和第二电压变换电路12的地电位的电源线43分离。因此通过流入到第二电压变换电路12的地电位的电源线43中的流过电流和放电电流，可以抑制第一电压变换电路11的地电位的电压电平升高。
具体来讲，当电平移位器电路1在显示器数据的切换时刻处同时操作时，通过使每个电平移位器电路的操作导致的流过电流和负载电流放电，根据地电位(GND)的电源线43的布线电阻R43(1)至R43(n-1)，提高了地电位(GND)43的电压电平。但是，通过在地电位(GND)的端子处分离第一电压变换电路11的地电位的电源线44和第二电压变换电路12的地电位的电源线43，可以抑制栅-源电压(Vgs)降低。
因此，即使当电源电位VDDL处于低电平时，也能够实现稳定的电平移位器操作。因此，在根据本实施例的电平移位器电路1中，即使当在逻辑电位VDDL处于低电平且在不增加NMOS晶体管21和22的栅极宽度以及晶体管的数目的情况下，也能够实现高速且稳定的电平移位器操作。
接下来，参考图5来说明包括根据本实施例的电平移位器电路组53的显示器驱动电路的实例。图5中所示的显示器驱动电路包括移位寄存器51、数据寄存器/锁存器52、电平移位器电路组53、DA变换器(DAC)54、输出缓冲器组55以及基准电压生成电路56。
移位寄存器51接收时钟信号CLK，并产生锁存器时序信号，以选择锁存器地址。数据寄存器/锁存器52根据从移位寄存器51输出的锁存器时序信号来锁存数字数据(m位：1至m)。电平移位器电路组53包括多个(m×n)如图1中所示的电平移位器电路1，其接收数据寄存器/锁存器52每个级的输出数据信号(与输入信号IN相对应)并反相输出信号，并执行电平移位操作。每个电平移位器电路1差动地输出输出信号OUT(1)至OUT(m ×n)以及OUTB(1)至OUTB(m×n)。
DA变换器(DAC)54接收电平移位电路组53的输出信号(视频数据)以及具有与基准电压生成电路56不同电平的基准电压(VL0至VL(2的m次幂))，并输出与视频数据相对应的灰度级别电压。输出缓冲器组55包括n个输出缓冲器(P1至Pn)，其接收DA变换器54的输出电压并驱动数据线。移位寄存器51和数据寄存器/锁存器52由电源电位VDDL和电源电位GND驱动。电平移位器电路组53由电源电位VDDH、电源电位VDDL以及电源电位GND驱动。DA变换器(DAC)54和输出缓冲器组55由电源电位VDDH和电源电位GND驱动。
如上所述，根据本实施例，借助电平移位器电路及使用其的驱动电路，可以提供对输入信号IN具有快速响应速度的电平移位器电路和显示器驱动电路。
第二实施例
接下来，说明本发明的第二实施例。根据本实施例的电平移位器电路将图6A和6B中所示的限流电路用于根据图1中所示的第一实施例的电平移位器电路的限流电路34。其他部分与第一实施例中说明的电平移位器电路相同，因此省略相同说明。
对于图6A中所示的限流电路34来说，包括PMOS晶体管39，其中源极连接至电源电位VDDH的电源线41，且栅极和漏极彼此连接。即，PMOS晶体管39是二极管连接的晶体管。提供至节点C的电流能够由图6A中所示的限流电路34限制。
图6B中所示的限流电路34包括NMOS晶体管26。对于该NMOS晶体管26来说，漏极连接至电源电位VDDH的电源线41及栅极，且源极连接至节点C。即，该NMOS晶体管26是二极管连接的晶体管。提供至节点C的电流能够由图6B中所示的限流电路34限制。
图7是说明根据本实施例的电平移位器电路的操作的时序图。在根据本实施例的电平移位器电路中，使用图6A或6B中示出的限流电路。因此，节点A和B的最大电位将为从电源电位VDDH减去图6A中所示的PMOS晶体管39的阈值电压所获得的电位(节点C的电位)。类似地，节点A和B的最大电位将为从电源电位VDDH减去图6B中所示的NMOS晶体管26的阈值电压所获得的电位(节点C的电位)。其他部分与第一实施例中所说明的操作相同，因此省略相同说明。
通过根据本实施例的电平移位器电路及使用其的驱动电路，可以在不增加电路尺寸的情况下提供对于输入信号IN具有快速响应速度的电平移位器电路和显示器驱动电路。
第三实施例
接下来，说明本发明的第三实施例。
图8是示出根据第三实施例的电平移位器电路的电路图。根据本实施例的电平移位器电路包括第一电压变换电路13和第二电压变换电路14。根据第三实施例的电平移位器电路与第一实施例中所说明的电平移位器电路的不同之处在于第一电压变换电路13和第二电压变换电路14的电路构造不同。以下，详细地说明根据本实施例的电平移位器电路。
第一电压变换电路13包括反相器电路INV1和INV2、NMOS晶体管61(第五N沟道MOS晶体管)、NMOS晶体管62(第六N沟道MOS晶体管)、PMOS晶体管71(第七P沟道MOS晶体管)、PMOS晶体管72(第八P沟道MOS晶体管)、PMOS晶体管73(第五P沟道MOS晶体管)以及PMOS晶体管74(第六P沟道MOS晶体管)。PMOS晶体管73和74构成限流电路。
反相器电路INV1接收输入信号IN并将其反相，且将该反相的信号输出至NMOS晶体管62的栅极以及反相器电路INV2。反相器电路INV2接收该反相的输入信号IN并将该信号反相(其将为与输入信号IN同相的信号)，且将该反相的信号输出至NMOS晶体管61的栅极。电源电位VDDL(第二电源电位)分别被提供至反相器电路INV1和INV2。反相器电路INV1和INV2连接至地电位(第一电源电位)的电源线44。
还注意到，在本实施例中，每个电源电位之间的关系如下：地电位(第一电源电位)＜电源电位VDDL(第二电源电位)＜电源电位VDDH(第三电源电位)。
输入信号IN具有的振幅范围在地电位和高于地电位的电源电位VDDL之间。
NMOS晶体管61的栅极连接至反相器电路INV2的输出，并且其被提供有输入信号的非反相信号。此外，源极连接至地电位的电源线44且漏极连接至节点D(第五节点)。NMOS晶体管62的栅极连接至反相器电路INV1的输出，并且其被提供以输入信号的反相信号。源极连接至地电位的电源线44且漏极连接至节点E(第六节点)。
PMOS晶体管73的源极连接至节点F(第七节点)，且栅极和漏极连接至节点D。PMOS晶体管74的源极连接至节点G(第八节点)，且栅极和漏极连接至节点E。PMOS晶体管71的栅极连接至节点E，源极连接至电源电位VDDH的电源线41，且漏极连接至节点F。PMOS晶体管72的栅极连接至节点D，源极连接至电源电位VDDH的电源线41，且漏极连接至节点G。从节点F和G输出的电压信号是根据输入信号IN的电压信号并具有的振幅大于输入信号IN的振幅。
第二电压变换电路14包括NMOS晶体管63(第七N沟道MOS晶体管)、NMOS晶体管64(第八N沟道MOS晶体管)、PMOS晶体管75(第九P沟道MOS晶体管)以及PMOS晶体管76(第十P沟道MOS晶体管)。
NMOS晶体管63的栅极连接至节点S(第十节点)，源极连接至地电位的电源线43，且漏极连接至节点R(第九节点)。NMOS晶体管64的栅极连接至节点R，源极连接至地电位的电源线43，且漏极连接至节点S。
PMOS晶体管75的栅极连接至节点G。源极连接至电源电位VDDH的电源线41，且漏极连接至节点R。PMOS晶体管76的栅极连接至节点F，源极连接至电源电位VDDH的电源线41，且漏极连接至节点S。
那么，在根据本实施例的电平移位器电路中，从节点S和R输出根据输入信号IN的输出信号OUT和OUTB，输出信号OUT和OUTB是具有在地电位和电源电位VDDH之间的放大振幅的输入信号IN。那么，从节点S和R输出的输出信号OUT和OUTB分别提供至负载电容CL和CLB。负载电容CL和CLB例如是连接至后级的高耐压MOS晶体管的栅极电容和布线电容。
在根据本实施例的电平移位器电路中，NMOS晶体管61、62、63和64以及PMOS晶体管71、72、73、74、75和76都是高耐压晶体管，其可承受例如约20V的电压。此外，电源电位VDDL例如可约为1.5V，且电源电位VDDH例如可约为20V。
PMOS晶体管73和74是限流电路，且PMOS晶体管73和74是所谓的二极管连接的晶体管。因此，第一电压变换电路13能够限制节点D以及提供至节点D的电流。
接下来，参考图9中所示的时序图来说明根据本实施例的电平移位器电路的操作。
输入至第一电压变换电路11的输入信号IN将在时刻t1处位于高电平(VDDL)。那么，NMOS晶体管61的栅极将处于高电平(VDDL)，且NMOS晶体管61将处于导通状态。此外，NMOS晶体管62的栅极将处于低电平(GND)，且NMOS晶体管62将处于截止状态。
因为节点E在即将到时刻t1之前为低电平(GND)，所以PMOS晶体管71处于导通状态。因此，节点F连接至电源电位VDDH的电源线41。因此，当NMOS晶体管61处于导通状态时，节点D连接至地电位的电源线44，且节点D的电位逐渐降低。因此，PMOS晶体管72的栅极电位逐渐降低，且PMOS晶体管72逐渐导通。此时，因为NMOS晶体管62处于截止状态，所以节点E和G的电位逐渐升高。当节点E和G的电位逐渐升高时，PMOS晶体管71逐渐截止，因此节点D和F的电位降低。
此时，为了完成电平移位操作，使得通过组合串联连接的PMOS晶体管71和73所获得的导通电阻大于NMOS晶体管61的导通电阻。那么，节点D将最终处于低电平(GND)，且节点F将处于比地电位高出PMOS晶体管73的阈值电压的电位(电位Vm)。当节点D为地电位(GND)时，PMOS晶体管72的栅极也将为地电位(GND)，且PMOS晶体管72将处于导通状态。因此，节点G连接至电源电压VDDH的电源线41，并节点G将处于高电平(VDDH)。当节点G处于高电平(VDDH)时，节点E也将处于高电平(VDDH-VtP)。VtP是PMOS晶体管71、72、73和74的阈值电压。那么，PMOS晶体管71的栅极也将处于高电平(VDDH-VtP)，且PMOS晶体管71将处于截止状态。
在本实施例中，用作限流电路的PMOS晶体管73被提供在PMOS晶体管71和NMOS晶体管61之间。此外，用作限流电路的PMOS晶体管74被提供在PMOS晶体管72和NMOS晶体管62之间。因此，因为节点G位于PMOS晶体管74的上游，所以节点G的电压上升沿将更快。因为PMOS晶体管71的栅极电位在节点G的电压上升沿之后提高，所以节点F的电压下降沿在此时延迟，该电压下降沿执行互补反相操作。
节点G连接至第二电压变换电路14的PMOS晶体管75的栅极。因此，当节点G的电压处于高电平(VDDH)时，PMOS晶体管75将处于截止状态。节点F连接至PMOS晶体管76的栅极。因此，当节点F的电位为电位Vm时，PMOS晶体管76将处于导通状态。注意到，由于上述原因，所以节点F的电压下降沿相对于节点G的电压上升沿延迟。因此，在PMOS晶体管75处于截止状态之后，PMOS晶体管76将处于导通状态。
因为节点R在即将到时刻t1之前为高电平，所以NMOS晶体管64处于导通状态。因此，节点S连接至地电位的电源线43。那么，当PMOS晶体管76处于导通状态时，节点S连接至电源电位VDDH的电源线41，且节点S的电位逐渐升高。因此，NMOS晶体管63的栅极电位逐渐升高，且NMOS晶体管63逐渐导通。此时，因为PMOS晶体管75已经处于截止状态，所以节点R的电位逐渐降低。当节点R的电位逐渐降低时，NMOS晶体管64逐渐截止，因此节点S的电位升高。
为了在这时完成电平移位操作，使得PMOS晶体管76的导通电阻小于NMOS晶体管64的导通电阻。那么，节点S将最终处于高电平(VDDH)。当节点S处于高电平(VDDH)时，NMOS晶体管63的栅极也将处于高电平(VDDH)，且NMOS晶体管63将处于导通状态。因此，节点R连接至地电位的电源线43。因为PMOS晶体管75处于截止状态，所以低电平(GND)信号被输出作为输出信号OUTB。当节点R处于低电平时，NMOS晶体管64将处于截止状态，因此从节点S输出高电平(VDDH)信号作为输出信号OUT。
此时，因为操作第二电压变换电路14使得PMOS晶体管75和76不会同时导通，所以可以抑制流入到PMOS晶体管75和NMOS晶体管63中的流过电流以及流入到PMOS晶体管76和NMOS晶体管64中的流过电流。注意到，虽然第一电压变换电路13的节点F和G的低电平电位将为电位Vm，且不会达到地电位，但低电平电位通过第二电压变换电路14放大以使其电压振幅范围处于地电位(GND)和电源电位VDDH之间并不会存在问题。
输入至第一电压变换电路11的输入信号IN将在时刻t2处位于低电平(GND)。因此，NMOS晶体管62的栅极将处于高电平(VDDL)，且NMOS晶体管62将处于导通状态。NMOS晶体管61的栅极将处于低电平(GND)，且NMOS晶体管61将处于截止状态。
因为节点D在即将到时刻t2之前处于低电平(GND)，所以PMOS晶体管72处于导通状态。因此，节点G连接至电源电位VDDH的电源线41。因此，当NMOS晶体管62处于导通状态时，节点E连接至地电位的电源线44，且节点E的电位逐渐降低。那么，PMOS晶体管71的栅极电位逐渐降低，且PMOS晶体管71逐渐导通。因为NMOS晶体管61在此时处于截止状态，所以节点D和F的电位逐渐升高。当节点D和F的电位逐渐升高时，PMOS晶体管72逐渐截止，因此节点E和G的电位降低。
此时，为了完成电平移位操作，使得通过组合串联连接的PMOS晶体管72和74所获得的导通电阻大于NMOS晶体管62的导通电阻。那么，节点E将最终处于地电位(GND)，节点G将处于比地电位高出PMOS晶体管74的阈值电压的电位(电位Vm)。当节点E为地电位(GND)时，PMOS晶体管71的栅极也将为地电位(GND)，且PMOS晶体管71将处于导通状态。因此，节点F连接电源电位VDDH的电源线41且节点F将处于高电平(VDDH)。当节点F处于高电平(VDDH)时，节点D将处于高电平(VDDH-VtP)。那么，PMOS晶体管72的栅极也将处于高电平(VDDH-VtP)，且PMOS晶体管72将处于截止状态。
在本实施例中，用作限流电路的PMOS晶体管73被提供在PMOS晶体管71和NMOS晶体管61之间。此外，用作限流电路的PMOS晶体管74被提供在PMOS晶体管72和NMOS晶体管62之间。因此，因为节点F位于PMOS晶体管73的上游，所以节点F的电压上升沿将更快。因为PMOS晶体管72的栅极电位在节点F的电压上升沿之后提高，所以节点G的电压下降沿在此时延迟，该电压下降沿执行互补反相操作。
节点F连接至第二电压变换电路14的PMOS晶体管76的栅极。因此，当节点F的电位处于高电平(VDDH)时，PMOS晶体管76将处于截止状态。节点G连接至PMOS晶体管75的栅极。因此，当节点G的电位变为电位Vm时，PMOS晶体管75将处于导通状态。注意到，由于上述原因，所以节点G的电压下降沿相对于节点F的电压上升沿延迟。因此，在PMOS晶体管76处于截止状态之后，PMOS晶体管75将处于导通状态。
因为节点S在即将到时刻t2之前处于高电平，所以NMOS晶体管63处于导通状态。因此，节点R连接至地电位的电源线43。那么，当PMOS晶体管75处于导通状态时，节点R连接至电源电位VDDH的电源线41，且节点R的电位逐渐升高。因此，NMOS晶体管64的栅极电位逐渐升高，且NMOS晶体管64逐渐导通。因为PMOS晶体管76在此时已经处于截止状态，所以节点S的电位逐渐降低。当节点S的电位逐渐降低时，NMOS晶体管63逐渐截止，因此节点R的电位升高。
此时，为了完成电平移位操作，使PMOS晶体管75的导通电阻小于NMOS晶体管63的导通电阻。那么，节点R将最终处于高电平(VDDH)，当节点R处于高电平(VDDH)时，NMOS晶体管64的栅极也将处于高电平(VDDH)，且NMOS晶体管64将处于导通状态。因此，节点S连接地电位的电源线43。因为PMOS晶体管76处于截止状态，所以输出低电平(GND)信号作为输出信号OUT。当节点S处于低电平(GND)时，NMOS晶体管63将处于截止状态，因此从节点R输出高电平(VDDH)信号作为输出信号OUTB。
此时，因为操作第二电压变换电路14使得PMOS晶体管75和76将不同时导通，所以可以抑制流入到PMOS晶体管75和NMOS晶体管63中的流过电流以及流入到PMOS晶体管76和NMOS晶体管64中的流过电流。注意到，虽然第一电压变换电路13的节点F和G的低电平电位将为电位Vm，且不会达到地电位，但低电平电位通过第二电压变换电路14放大以使电压振幅范围处于地电位(GND)和电源电位VDDH之间并不会存在问题。
注意到，在时刻t3处的操作与在时刻t1处的操作相同，且在时刻t4处的操作与在时刻t2处的操作相同。
在根据本实施例的电平移位器电路中，与第一实施例中的情况类似，分离第一电压变换电路13的地电位的电源线44(第一线)和第二电压变换电路14的地电位的电源线43(第二线)。因此，借助流入到第二电压变换电路12的地电位的电源线43中的流过电流和放电电流，可以抑制第一电压变换电路11的地电位的电压电平的升高。
也能够在根据本实施例的电平移位器电路中获得类似于第一实施例中说明的电平移位器电路的优点，因此省略详细说明。与根据第一实施例的电平移位器电路一样，根据本实施例的电平移位器电路也可用于显示器驱动电路。
第一至第三实施例可以根据本领域技术人员的期望进行组合。
虽然已经根据某些实施例说明了本发明，但本领域技术人员将认识到，在随附权利要求的精神和范围内可对本发明进行各种改进，且本发明并不限于上述实例。
此外，权利要求的保护范围不受上述实施例限制。
此外，应当注意到，即使可能在后续审查过程中进行修改，但申请人的意图是将所有要求保护的元素的等同都涵盖在内。

Claims (18)

1.一种电平移位器电路，包括：
第一电压变换电路，所述第一电压变换电路接收振幅范围在第一电源电位和高于所述第一电源电位的第二电源电位之间的输入信号，并根据所述输入信号来输出具有的振幅大于所述输入信号的振幅的电压信号，所述第一电压变换电路包括限流电路，所述限流电路限制从高于所述第二电源电位的第三电源电位的电源线所提供的电流；
第二电压变换电路，所述第二电压变换电路被提供有所述第三电源电位，并根据所述电压信号来输出具有范围在所述第一电源电位和所述第三电源电位之间的振幅的输出信号。
2.根据权利要求1所述的电平移位器电路，其中，第一线和第二线是分离的，所述第一线为所述第一电压变换电路的所述第一电源电位的电源线，所述第二线为所述第一电源电位的电源线。
3.根据权利要求1所述的电平移位器电路，其中，所述电压信号具有范围在所述第一电源电位和所述第三电源电位之间的振幅。
4.根据权利要求3所述的电平移位器电路，其中，
所述限流电路包括源极被连接至所述第三电源电位的所述电源线并且栅极被提供有控制信号的P沟道MOS晶体管，以及
所述P沟道MOS晶体管的漏极根据所述控制信号为所述第一电压变换电路提供电流。
5.根据权利要求2所述的电平移位器电路，其中，所述电压信号具有范围在所述第一电源电位和所述第三电源电位之间的振幅。
6.根据权利要求5所述的电平移位器电路，其中，
所述限流电路包括源极被连接至所述第三电源电位的所述电源线并且栅极被提供有所述控制信号的P沟道MOS晶体管，以及
所述P沟道MOS晶体管的漏极根据所述控制信号为所述第一电压变换电路提供电流。
7.根据权利要求1所述的电平移位器电路，其中，所述电压信号具有范围在所述第一电源电位和高于所述第二电源电位并低于所述第三电源电位的电压之间的振幅。
8.根据权利要求7所述的电平移位器电路，其中，所述限流电路包括源极被连接至所述第三电源电位的所述电源线并且栅极和漏极被彼此连接的P沟道MOS晶体管。
9.根据权利要求7所述的电平移位器电路，其中，所述限流电路包括漏极被连接至栅极以及所述第三电源电位的所述电源线的N沟道MOS晶体管。
10.根据权利要求2所述的电平移位器电路，其中，所述电压信号具有范围在所述第一电源电位和高于所述第二电源电位并低于所述第三电源电位的电压之间的振幅。
11.根据权利要求10所述的电平移位器电路，其中，所述限流电路包括源极被连接至所述第三电源电位的所述电源线并且栅极和漏极被彼此连接的P沟道MOS晶体管。
12.根据权利要求10所述的电平移位器电路，其中，所述限流电路包括漏极被连接至栅极以及所述第三电源电位的所述电源线的N沟道MOS晶体管。
13.根据权利要求1所述的电平移位器电路，其中，所述第一电压变换电路包括：
第一N沟道MOS晶体管，所述第一N沟道MOS晶体管的栅极被提供有所述输入信号的非反相信号、源极被连接至所述第一电源电位的所述电源线并且漏极被连接至第一节点；
第二N沟道MOS晶体管，第二N沟道MOS晶体管的栅极被提供有所述输入信号的反相信号、源极被连接至所述第一电源电位的所述电源线并且漏极被连接至第二节点；
第一P沟道MOS晶体管，所述第一P沟道MOS晶体管的栅极被连接至所述第二节点、源极经由所述限流电路被连接至所述第三电源电位的所述电源线并且漏极被连接至所述第一节点；以及
第二P沟道MOS晶体管，所述第二P沟道MOS晶体管的栅极被连接至所述第一节点、源极被连接至所述第三电源电位的所述电源线并且漏极被连接至所述第二节点。
14.根据权利要求13所述的电平移位器电路，其中，所述第二电压变换电路包括：
第三N沟道MOS晶体管，所述第三N沟道MOS晶体管的栅极被连接至所述第二节点、源极被连接至所述第一电源电位的所述电源线并且漏极被连接至第三节点；
第四N沟道MOS晶体管，所述第四N沟道MOS晶体管的栅极被连接至所述第一节点、源极被连接至所述第一电源电位的所述电源线并且漏极被连接至第四节点；
第三P沟道MOS晶体管，所述第三P沟道MOS晶体管的栅极被连接至所述第四节点、源极被连接至所述第三电源电位的所述电源线并且漏极被连接至所述第三节点；以及
第四P沟道MOS晶体管，所述第四P沟道MOS晶体管的栅极被连接至所述第三节点、源极被连接至所述第三电源电位的所述电源线并且漏极被连接至所述第四节点，
其中，根据所述输入信号的所述输出信号被从所述第三节点和所述第四节点输出。
15.根据权利要求1所述的电平移位器电路，其中，所述第一电压变换电路包括：
第五N沟道MOS晶体管，所述第五N沟道MOS晶体管的栅极被提供有所述输入信号的非反相信号、源极被连接至所述第一电源电位的所述电源线并且被漏极连接至第五节点；
第六N沟道MOS晶体管，所述第六N沟道MOS晶体管的栅极被提供有所述输入信号的反相信号、源极被连接至所述第一电源电位的所述电源线并且漏极被连接至第六节点；
第五P沟道MOS晶体管，所述第五P沟道MOS晶体管的栅极和漏极被连接至所述第五节点并且源极被连接至第七节点；
第六P沟道MOS晶体管，所述第六P沟道MOS晶体管的栅极和漏极被连接至所述第六节点并且源极被连接至第八节点；
第七P沟道MOS晶体管，所述第七P沟道MOS晶体管的栅极被连接至所述第六节点、源极被连接至所述第三电源电位的所述电源线并且漏极被连接至所述第七节点；以及
第八P沟道MOS晶体管，所述第八P沟道MOS晶体管的栅极被连接至所述第五节点、源极被连接至所述第三电源电位的所述电源线并且漏极被连接至所述第八节点。
16.根据权利要求15所述的电平移位器电路，其中，所述第二电压变换电路包括：
第七N沟道MOS晶体管，所述第七N沟道MOS晶体管的栅极被连接至第十节点、源极被连接至所述第一电源电位的所述电源线并且漏极被连接至第九节点；
第八N沟道MOS晶体管，所述第八N沟道MOS晶体管的栅极被连接至所述第九节点、源极被连接至所述第一电源电位的所述电源线并且漏极被连接至所述第十节点；
第九P沟道MOS晶体管，所述第九P沟道MOS晶体管的栅极被连接至所述第八节点、源极被连接至所述第三电源电位的所述电源线并且漏极被连接至所述第九节点；以及
第十P沟道MOS晶体管，所述第十P沟道MOS晶体管的栅极被连接至所述第七节点、源极被连接至所述第三电源电位的所述电源线并且漏极被连接至所述第十节点，
其中，根据所述输入信号的所述输出信号被从所述第九节点和所述第十节点输出。
17.一种显示器驱动电路，包括具有n个根据权利要求1所述的电平移位器电路的电平移位器电路组，所述显示器驱动电路包括：
第一线，所述第一线将所述第一电源电位提供至在所述n个电平移位器电路的组中包括的每个第一电压变换电路；
第二线，所述第二线将所述第一电源电位提供至在所述n个电平移位器电路的组中包括的每个第二电压变换电路；以及
电源线，所述电源线为所述n个电平移位器电路的组中的每个提供所述第三电源电位，
其中，所述n个电平移位器电路的组中的每个根据n个输入信号来输出n个输出信号。
18.根据权利要求17所述的显示器驱动电路，其中，
所述第一线以及所述第二线在所述第一电源电位的端子处分离。
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