以下、本開示を実施するための形態(以下実施の形態とする)について説明する。なお、説明は以下の順序で行う。
1.第1の実施の形態(撮像素子)
2.第2の実施の形態(列並列処理部)
3.第3の実施の形態(参照信号生成部)
4.その他
<1.第1の実施の形態>
<複数の参照信号の生成>
従来、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサにおけるA/D(Analog / Digital)変換には、スロープ信号を参照電圧として画像信号と比較器で比較し、比較器の出力が反転するまでの時間をカウントする、スロープ方式A/D変換器が広く利用されている。さらに、画素列ごと複数個のA/D変換器を配列して同時にA/D変換をするカラムA/D変換器は、A/D変換器1個あたりの動作周波数を落として低ノイズ・高速を両立できることや、参照電圧を各A/D変換器で共有するため面積・消費電力効率が良く、他のA/D変換方式と比較してCMOSイメージセンサとの相性が良い。
シングルスロープ積分型A/D変換用の参照信号の傾きを高精度に制御できるD/A(Digital / Analog)変換装置として、ゲイン制御D/A変換回路で電流制御した電流源セルを順次選択し、基準抵抗へ流れる電流を変化させるD/A変換回路が提案されている(特許文献1参照)。この先願では、非選択の電流源セルの電流は基準電圧に流すことで、総電流を一定とする仕組みを採用している。総電流を一定にすることで、電圧レベルに寄らず電源電圧降下が一定となるため参照信号の線形性が解善し、更に静定時間を短縮するなどの効果がある。
しかしながら、適応ゲインマルチスロープA/D変換器や、マルチスロープA/D変換器などの、同時に複数の参照信号を生成する必要がある場合、複数のD/A変換器必要であった。そのため、参照信号の系統数が増大するに従って、回路面積が増大するおそれがあった。回路面積が増大すると、その分、例えば、半導体基板を大きくしたり、画素アレイ(撮像領域)を小さくしたりする必要があった。そのため、コストが増大したり、画質が低減したりするおそれがあった。また、参照信号の系統数が増大するに従って、消費電力が増大するおそれがあった。そのため、コストが増大したり、バッテリ駆動の際の動作可能期間が短くなったり、耐用期間が短くなったりするおそれがあった。
例えば、撮像素子の総電力3.0Wのうち、D/A変換回路が0.85Wを占める場合もあり、2倍の系統数を必要とする構成では面積・電力が大幅に増大することとなるおそれがあった。
<複数の参照信号の生成>
そこで、デジタル信号をアナログ信号に変換するD/A変換部において、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割し、その複数の出力電流を複数のアナログ信号として出力するようにする。
このようにすることにより、1つのD/A変換部によって複数のアナログ信号を出力することができ、面積や消費電力の増大を抑制することができる。
<撮像素子>
本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図1に示す。図1に示されるイメージセンサ100は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ100は、CMOS(Complementary Metal Oxide Semiconductor)を用いたCMOSイメージセンサ、CCD(Charge Coupled Device)を用いたCCDイメージセンサ等として構成される。
図1に示されるように、イメージセンサ100は、画素アレイ101、列並列処理部102、バス103、出力端子104、システム制御部111、行走査部112、および列走査部113を有する。
画素アレイ101は、フォトダイオード等の光電変換素子を有する画素構成(単位画素)が平面状または曲面状に配置される画素領域である。図1の例の場合、N×M個の単位画素121(単位画素121−11乃至単位画素121−NM)が、N行M列の行列状(アレイ状)に並べられて配置されている。以下において、単位画素121−11乃至単位画素121−NMを互いに区別して説明する必要が無い場合、単位画素121と称する。単位画素121の並べ方は任意であり、例えば、所謂ハニカム構造等のように、行列状以外の並べ方であってもよい。
画素アレイ101の各単位画素121は、単位画素列(カラム)毎に垂直信号線122−1乃至垂直信号線122−Mに接続されている。以下において、垂直信号線122−1乃至垂直信号線122−Mを互いに区別して説明する必要が無い場合、垂直信号線122と称する。各単位画素121から読み出されたアナログ信号は、その単位画素列(カラム)に対応する垂直信号線122(垂直信号線122−1乃至垂直信号線122−Mのいずれか)を介して列並列処理部102に伝送される。
列並列処理部102は、画素アレイ101の各単位画素121から垂直信号線122を介してカラム毎に伝送される信号をそのカラム毎に互いに独立に処理する。例えば、列並列処理部102は、画素アレイ101から読み出された各カラムのアナログ信号(例えば画素信号)をそれぞれA/D変換する。
また、列並列処理部102は、信号線123−1乃至信号線123−Mによりカラム毎にバス103に接続されている。以下において、信号線123−1乃至信号線123−Mを互いに区別して説明する必要が無い場合、信号線123と称する。列並列処理部102は、得られた各カラムの信号処理結果(例えば各A/D変換により得られた各デジタルデータ)を、そのカラムに対応する信号線123(信号線123−1乃至信号線123−Mのいずれか)を介してバス103に供給する。
列並列処理部102から信号線123を介してバス103に供給された各デジタルデータは、そのバス103を介して順次出力端子104に転送され、その出力端子104を介してイメージセンサ100の外部に出力される。
システム制御部111は、制御線131を介して制御信号を供給することにより列並列処理部102を制御する。また、システム制御部111は、制御線132を介して制御信号を供給することにより行走査部112を制御する。また、システム制御部111は、制御線133を介して制御信号を供給することにより列走査部113を制御する。このように、イメージセンサ100の各部を制御することにより、システム制御部111は、イメージセンサ100全体の動作(各部の動作)を制御する。なお、図1においては、上述した制御線131乃至制御線133がそれぞれ1本の点線(点線矢印)により示されているが、これらの制御線はいずれも、複数の制御線により構成されるようにしてもよい。
行走査部112は、システム制御部111に制御されて、制御線124−1乃至制御線124−Nを介して制御信号を供給することにより、画素アレイ101の各単位画素121を単位画素行毎に制御する。なお、以下において、制御線124−1乃至制御線124−Nを互いに区別して説明する必要が無い場合、制御線124と称する。
つまり、単位画素121は、自身が属するカラムに割り当てられた垂直信号線122と、自身が属する単位画素行に割り当てられた制御線124とに接続されており、その制御線124を介して供給される制御信号に基づいて駆動し、自身において得られる電気信号を、その垂直信号線122を介して列並列処理部102に供給する。
列走査部113は、システム制御部111に制御されて、制御線125−1乃至制御線125−Mを介して制御信号を供給することにより、列並列処理部102の動作をカラム毎に制御する。なお、以下において、制御線125−1乃至制御線125−Mを互いに区別して説明する必要が無い場合、制御線125と称する。
なお、図1においては、各単位画素行の制御線124は1本の線として示されているが、この各単位画素行の制御線124が複数の制御線により構成されるようにしてもよい。また、各カラムの制御線125は1本の線として示されているが、この各カラムの制御線125が複数の制御線により構成されるようにしてもよい。
<単位画素構成>
図2は、単位画素121の回路構成の主な構成の例を示す図である。図2に示されるように、単位画素121は、フォトダイオード(PD)151、転送トランジスタ152、リセットトランジスタ153、増幅トランジスタ154、選択トランジスタ155、およびフローティングディフュージョン(FD)156を有する。
フォトダイオード151は、受光した光をその光量に応じた電荷量の光電荷(ここでは、光電子)に光電変換してその光電荷を蓄積する。その蓄積された光電荷は、所定のタイミングにおいて読み出される。フォトダイオード151のアノード電極は画素領域のグランド(画素グランド)に接続され、カソード電極は転送トランジスタ152を介してフローティングディフュージョン156に接続されている。また、例えば、フォトダイオード151のカソード電極が画素領域の電源(画素電源)に接続され、アノード電極が転送トランジスタ152を介してフローティングディフュージョン156に接続され、光電荷が光正孔として読み出される方式としてもよい。
転送トランジスタ152は、フォトダイオード151からの光電荷の読み出しを制御する。転送トランジスタ152は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード151のカソード電極に接続される。また、転送トランジスタ152のゲート電極には、行走査部112から供給される転送制御信号を伝送する転送制御線(TRF)が接続される。この転送制御線(TRF)は、図1の制御線124に含まれる制御線である。転送制御線(TRF)の信号(すなわち、転送トランジスタ152のゲート電位)がオフ状態のとき、フォトダイオード151からの光電荷の転送が行われない(フォトダイオード151において光電荷が蓄積される)。これに対して、転送制御線(TRF)の信号がオン状態のとき、フォトダイオード151に蓄積された光電荷がフローティングディフュージョン156に転送される。
リセットトランジスタ153は、フローティングディフュージョン156の電位をリセットする。リセットトランジスタ153は、ドレイン電極が電源電位に接続され、ソース電極がフローティングディフュージョン156に接続される。また、リセットトランジスタ153のゲート電極には、行走査部112から供給されるリセット制御信号を伝送するリセット制御線(RST)が接続される。このリセット制御線(RST)は、図1の制御線124に含まれる制御線である。リセット制御線(RST)の信号(すなわち、リセットトランジスタ153のゲート電位)がオフ状態のとき、フローティングディフュージョン156は電源電位と切り離されている。これに対して、リセット制御線(RST)の信号がオン状態のとき、フローティングディフュージョン156の電荷が電源電位に捨てられ、フローティングディフュージョン156がリセットされる。
増幅トランジスタ154は、フローティングディフュージョン156の電位変化を増幅し、電気信号(アナログ信号)として出力する。増幅トランジスタ154は、ゲート電極がフローティングディフュージョン156に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極が選択トランジスタ155のドレイン電極に接続されている。例えば、増幅トランジスタ154は、リセットトランジスタ153によってリセットされたフローティングディフュージョン156の電位をリセット信号(リセットレベル)として選択トランジスタ155に出力する。また、増幅トランジスタ154は、転送トランジスタ152によって光電荷が転送されたフローティングディフュージョン156の電位を光蓄積信号(信号レベル)として選択トランジスタ155に出力する。
選択トランジスタ155は、増幅トランジスタ154から供給される電気信号の垂直信号線(VSL)122(すなわち、列並列処理部102)への出力を制御する。選択トランジスタ155は、ドレイン電極が増幅トランジスタ154のソース電極に接続され、ソース電極が垂直信号線122に接続されている。また、選択トランジスタ155のゲート電極には、行走査部112から供給されるセレクト制御信号を伝送するセレクト制御線(SEL)が接続される。このセレクト制御線(SEL)は、図1の制御線125に含まれる制御線である。
セレクト制御線(SEL)の信号(すなわち、選択トランジスタ155のゲート電位)がオフ状態のとき、増幅トランジスタ154と垂直信号線122は電気的に切り離されている。したがって、この状態のとき、当該単位画素121からリセット信号や画素信号等が出力されない。これに対して、セレクト制御線(SEL)がオン状態のとき、当該単位画素121が選択状態となる。つまり、増幅トランジスタ154と垂直信号線122が電気的に接続され、増幅トランジスタ154から出力される信号が、当該単位画素121の信号として、垂直信号線122に供給される。すなわち、当該単位画素121からリセット信号や画素信号等が読み出される。
フローティングディフュージョン(FD)156は、フォトダイオード151から読み出された電荷を保持する電荷蓄積部である。上述したように、例えば、フローティングディフュージョン156の電位変化は、増幅トランジスタ154により増幅され、アナログ信号として出力される。また、例えば、フローティングディフュージョン156の電位は、リセットトランジスタ153によりリセットされる。
なお、単位画素121の構成は任意であり、図2の例に限定されない。例えば、5トランジスタ型の画素構成、フローティングディフュージョン共有型の画素構成、トランジスタ共有型の画素構成、メモリ搭載のグローバルシャッタ動作可能な画素構成等、様々な画素構成を適用することができる。
<列並列処理部>
図3は、列並列処理部102の主な構成例を示す図である。図3に示されるように、列並列処理部102は、バイアス回路161−1乃至バイアス回路161−Mを有する。以下においてバイアス回路161−1乃至バイアス回路161−Mを互いに区別して説明する必要がない場合、バイアス回路161と称する。バイアス回路161は、垂直信号線122毎(つまりカラム毎)に設けられている。各垂直信号線122は、自身に対応するバイアス回路161により所定の電圧レベルに制御される。
また、列並列処理部102は、カラムA/D変換部162−1乃至カラムA/D変換部162−Mを有する。以下においてカラムA/D変換部162−1乃至カラムA/D変換部162−Mを互いに区別する必要がない場合、カラムA/D変換部162と称する。カラムA/D変換部162は、垂直信号線122毎(つまりカラム毎)に設けられており、自身が対応する垂直信号線122を介して供給されるアナログ信号(例えばそのカラムの各単位画素から供給される画素信号)をA/D変換する。カラムA/D変換部162は、そのA/D変換により得られたデジタル信号を、自身に対応する信号線123を介してバス103に供給する。
さらに、列並列処理部102は、参照信号生成部163、並びに、参照信号線164−1および参照信号線164−2を有する。参照信号生成部163は、各カラムA/D変換部162により利用される参照信号を生成する。参照信号生成部163は、参照信号1および参照信号2の2系統の参照信号を生成する。参照信号1および参照信号2は、ランプ波形の信号であり、その波形のスロープの傾きが互いに異なる。参照信号1は、参照信号線164−1を介して各カラムA/D変換部162に供給される。参照信号2は、参照信号線164−2を介して各カラムA/D変換部162に供給される。以下において、参照信号線164−1および参照信号線164−2を互いに区別して説明する必要がない場合、参照信号線164と称する。
カラムA/D変換部162は、このようなランプ波系の参照信号を利用して垂直信号線122を介して供給されるアナログ信号をA/D変換する。つまり、カラムA/D変換部162は、参照信号とアナログ信号とを比較し、その比較結果が反転するまでの期間の長さをデジタルデータ(すなわち、アナログ信号のA/D変換結果)として出力する。上述したように、参照信号1および参照信号2は、スロープの傾きが互いに異なる。カラムA/D変換部162は、2系統の参照信号(参照信号1および参照信号2)の内、A/D変換するアナログ信号に対してスロープの傾きが適切な方を選択して利用する。つまり、カラムA/D変換部162は、アナログ信号のA/D変換において、そのアナログ信号の信号レベルに応じて、参照信号のスロープの傾きを適応的に切り替えることができる。これにより、カラムA/D変換部162は、A/D変換するアナログ信号の信号レベルに関わらず、高速かつ高ダイナミックレンジの、より正確なA/D変換を実現することができる。
なお、図示は省略するが、参照信号生成部163は、制御線131を介してシステム制御部111から供給される制御信号(すなわち、システム制御部111の制御)に基づいて駆動する。また、カラムA/D変換部162は、列走査部113から制御線125を介して供給される制御信号(すなわち列走査部113の制御)に基づいて駆動する。
カラムA/D変換部162は、比較部171、カウンタ172、判定値ラッチ173、セレクタ174、キャパシタ175、およびキャパシタ176を有する。
比較部171は、2つの入力端子に入力される各信号の信号レベルを比較し、その比較結果を1つの出力端子より出力する。比較部171の一方の入力端子は、キャパシタ175を介してセレクタ174に接続されており、参照信号1または参照信号2が入力される。また、比較部171の他方の入力端子には、キャパシタ176を介して垂直信号線122に接続されており、そのカラムの単位画素から供給されるアナログ信号が入力される。つまり、比較部171は、参照信号1または参照信号2の信号レベルと、垂直信号線122を介して供給されるアナログ信号の信号レベルとを比較する。比較部171はそのどちらの信号の信号レベルが大きいかを示す情報を、比較結果としてカウンタ172および判定値ラッチ173に供給する。
例えば、この比較結果は、1ビットのデジタルデータである。例えば、参照信号の信号レベルがアナログ信号の信号レベルより大きい場合、この比較結果の値が「0」となり、逆の場合、値が「1」となる。もちろんこの値の取り方は逆でもよい。また、この比較結果のビット長は任意であり、複数ビットからなる情報であってもよい。
カウンタ172は、入力端子が比較部171の出力端子に接続され、出力端子が、自身に対応するカラムの信号線123に接続されている。カウンタ172には、比較部171から比較結果が供給される。カウンタ172は、カウント開始からその比較結果が反転(比較部171の出力信号の信号レベルが変化)するまでの時間を計測(例えば、所定のクロック信号のクロック数をカウント)する。そして、カウンタ172は、その比較結果が反転した時点でそれまでのカウント値を、単位画素121から読み出されたアナログ信号のA/D変換結果(デジタルデータ)として、信号線123を介してバス103に供給する。
判定値ラッチ173は、比較部171から供給される比較結果を保持する。判定値ラッチ173は、その保持している比較結果、または、列走査部113(システム制御部111)の制御に従って、セレクタ174の動作(選択)を制御する制御信号を生成し、その制御信号をセレクタ174に供給する。
2入力1出力のセレクタ174は、その一方の入力端子が参照信号線164−1に接続され、他方の入力端子が参照信号線164−2に接続され、出力端子がキャパシタ175を介して比較部171の一方の入力端子に接続される。セレクタ174は、判定値ラッチ173から供給される制御信号に基づいて、比較部171に供給する参照信号を選択する。
キャパシタ175は、セレクタ174の出力端子と、比較部171の一方の入力端子との間に設けられている。キャパシタ176は、垂直信号線122と比較部171の他方の入力端子との間に設けられている。キャパシタ175およびキャパシタ176は、アナログ的な素子バラつきをキャンセルするアナログCDSのための容量素子である。
例えば、判定値ラッチ173は、相関二重サンプリング(CDS(Correlated Double Sampling))の第1P相において、セレクタ174に参照信号1を選択させ、第2P相において、セレクタ174に参照信号2を選択させる。比較部171は、リセット信号と、これらの参照信号とを順次比較する。つまり、リセット信号が各参照信号を用いてA/D変換される。
また、例えば、判定値ラッチ173は、CDSのD相において、セレクタ174に画素信号の信号レベルに応じた参照信号を選択させる。つまり、セレクタ174は、比較結果(すなわちアナログ信号の信号レベルの大きさ)に応じて、参照信号1または参照信号2(すなわち参照信号のスロープの傾き)を選択する。そして、比較部171は、画素信号と、その選択された参照信号とを比較し、カウンタ172は、その比較結果が反転するまでの期間をカウントする。つまり、画素信号が、その信号レベルに応じた参照信号を用いてA/D変換される。
このようにすることにより、カラムA/D変換部162は、D相において、画素信号の信号レベルに対してより適切な参照信号(例えばより適切な傾きのスロープを有する参照信号)を用いて、画素信号のA/D変換を行うことができる。つまり、カラムA/D変換部162は、D相において不要な参照信号を用いたA/D変換を省略することができ、高速かつ高ダイナミックレンジの、より正確なA/D変換を実現することができる。
<参照信号生成部>
図4は、参照信号生成部163の主な構成例を示すブロック図である。図4に示されるように、参照信号生成部163は、定電圧生成部201、ゲイン制御デコーダ202、ゲイン制御D/A変換部203、およびカレントミラー204を有する。また、参照信号生成部163は、スロープD/A変換部T205、スロープD/A変換部B206(スロープD/A変換部B1)、スロープD/A変換部B207(スロープD/A変換部B2)、抵抗208、および抵抗209を有する。さらに、参照信号生成部163は、分周器211、NOTゲート212、シフトレジスタ213、分周器221、NOTゲート222、シフトレジスタ223、NOTゲート224、およびNOTゲート225を有する。
定電圧生成部201は、定電圧Vbを生成し、ゲイン制御D/A変換部203に供給する。ゲイン制御デコーダ202は、システム制御部111から供給されるゲイン制御信号(図示せず)をデコードして(n+1)個のゲイン制御信号PGC[n:0]を生成し、それらをゲイン制御D/A変換部203に供給する。
ゲイン制御D/A変換部203は、定電圧生成部201より供給される定電圧Vbに応じた電流を生成し、ゲイン制御デコーダ202から供給されるゲイン制御信号PGC[n:0]の値に応じた割合で、その電流を電流Ipgcuと電流Ipgcに分割する。ゲイン制御D/A変換部203においては、定電圧Vbに応じた電流を生成し、その電流を電流Ipgcuまたは電流Ipgcに割り当てる構成が(n+1)個並列に設置されている。nは任意の自然数である。つまり、この構成の数は任意である。この(n+1)個の構成が、それぞれ、ゲイン制御信号PGC[n:0]の内の、自身に対応する値に応じて電流を割り当てることにより、全体として、定電圧Vbに応じた電流が、ゲイン制御信号PGC[n:0]の値に応じた割合で電流Ipgcuと電流Ipgcに分割される。換言するに、ゲイン制御信号がいずれのコードであっても電流Ipgcuと電流Ipgcの和(すなわち、定電圧Vbに応じた電流)は一定となる。電流Ipgcuはグランド(GND)に出力され、電流Ipgcは、カレントミラー204に供給される。
カレントミラー204は、電流Ipgcを電流電圧変換し、バイアス電圧Vpgを生成する。このバイアス電圧Vpgは、スロープD/A変換部T205、スロープD/A変換部B206、およびスロープD/A変換部207に供給される。
スロープD/A変換部T205は、バイアス電圧Vpgに応じた電流Ittを生成し、その電流Ittを、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に応じた割合で、電流It1、電流It2、電流Ituに分割する。スロープD/A変換部T205においては、バイアス電圧Vpgに応じた電流Ittを生成し、その電流Ittを電流It1、電流It2、電流Ituのいずれかに割り当てる構成が(k+1)個並列に設置されている。kは任意の自然数である。つまり、この構成の数は任意である。この(k+1)個の構成が、それぞれ、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の内の、自身に対応する値に応じて電流Ittの割り当てを行うことにより、全体として、バイアス電圧Vpgに応じた電流Ittが、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に応じた割合で、電流It1、電流It2、電流Ituに分割される。換言するに、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に依らず、Itt=It1+It2+Ituとなる。
電流It1が流れる信号線には、抵抗値R1の抵抗208と参照信号線164−1が接続されており、電流It1は、抵抗208によって電圧に変換され、アナログ信号(参照信号1)として参照信号線164−1から出力される。また、電流It2が流れる信号線には、抵抗値R2の抵抗209と参照信号線164−2が接続されており、電流It2は、抵抗209によって電圧に変換され、アナログ信号(参照信号2)として参照信号線164−2から出力される。上述したように参照信号1および参照信号2は、カラムA/D変換部162に供給される。また、電流Ituが流れる信号線は、電源電位AVD(例えば3.3V)に接続される。
つまり、電流It1および電流It2は、出力される出力電流であり、電流Ituは、出力されない非出力電流(捨て電流とも称する)である。つまり、スロープD/A変換部T205は、バイアス電圧Vpgに応じた所定の電流Ittを生成し、その電流Ittを、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に応じた割合で、複数の出力電流(電流It1および電流It2)と、非出力電流(電流Itu)に分割する。そして、複数の出力電流は、電圧に変換され、アナログ信号(参照信号1および参照信号2)として出力される。
スロープD/A変換部B206(スロープD/A変換部B1)は、参照信号1用のバイナリコード電流源である。スロープD/A変換部B206は、バイアス電圧Vpgに応じた電流Itb1を生成し、その電流Itb1を、デジタル信号CK1[4:0]の値に応じた割合で、電流Ib1と電流Ibu1とに分割する。スロープD/A変換部B206は、この電流Ib1により、例えば、参照信号1の信号レベルの下位ビットを制御する。スロープD/A変換部B206においては、バイアス電圧Vpgに応じた電流Itb1を生成し、その電流Itb1を電流Ib1または電流Ibu1に割り当てる構成が5個並列に設置されている。この5個の構成が、それぞれ、デジタル信号CK1[4:0]の内の、自身に対応する値に応じて電流Itb1の割り当てを行うことにより、全体として、バイアス電圧Vpgに応じた電流Itb1が、デジタル信号CK1[4:0]の値に応じた割合で、電流Ib1と電流Ibu1とに分割される。換言するに、デジタル信号CK1[4:0]の値に依らず、Itb1=Ib1+Ibu1となる。この場合、スロープD/A変換部B206は、例えば、参照信号1の信号レベルの下位5ビットを制御する。
同様に、スロープD/A変換部B207(スロープD/A変換部B2)は、参照信号2用のバイナリコード電流源である。スロープD/A変換部B207は、バイアス電圧Vpgに応じた電流Itb2を生成し、その電流Itb2を、デジタル信号CK2[4:0]の値に応じた割合で、電流Ib2と電流Ibu2とに分割する。スロープD/A変換部B207は、この電流Ib2により、例えば、参照信号2の信号レベルの下位ビットを制御する。スロープD/A変換部B207においては、バイアス電圧Vpgに応じた電流Itb2を生成し、その電流Itb2を電流Ib2または電流Ibu2に割り当てる構成が5個並列に設置されている。この5個の構成が、それぞれ、デジタル信号CK2[4:0]の内の、自身に対応する値に応じて電流Itb2の割り当てを行うことにより、全体として、バイアス電圧Vpgに応じた電流Itb2が、デジタル信号CK2[4:0]の値に応じた割合で、電流Ib2と電流Ibu2とに分割される。換言するに、デジタル信号CK2[4:0]の値に依らず、Itb2=Ib2+Ibu2となる。この場合、スロープD/A変換部B207は、例えば、参照信号2の信号レベルの下位5ビットを制御する。
電流Ib1は、抵抗208によって電圧に変換され、アナログ信号(参照信号1)として参照信号線164−1から出力される。参照信号1の電圧は、AVD−(It1+Ib1)×R1となる。電流Ib2は、抵抗209によって電圧に変換され、アナログ信号(参照信号2)として参照信号線164−2から出力される。参照信号2の電圧は、AVD−(It2+Ib2)×R2となる。なお、電流Ibu1が流れる信号線、および、電流Ibu2が流れる信号線は、電源電位AVD(例えば3.3V)に接続される。
つまり、電流Ib1は、出力される出力電流であり、電流Ibu1は、出力されない非出力電流(捨て電流とも称する)である。つまり、スロープD/A変換部B206は、バイアス電圧Vpgに応じた所定の電流Itb1を生成し、その電流Itb1を、デジタル信号CK1[4:0]の値に応じた割合で、単数の出力電流(電流Ib1)と、非出力電流(電流Ibu1)に分割する。そして、この単数の出力電流(電流Ib1)は、電圧に変換され、アナログ信号(参照信号1)として出力される。つまり、スロープD/A変換部B206は、この単数の出力電流(電流Ib1)を用いて、スロープD/A変換部T205より出力されるアナログ信号(参照信号1)の信号レベルを制御する。
同様に、電流Ib2は、出力される出力電流であり、電流Ibu2は、出力されない非出力電流(捨て電流とも称する)である。つまり、スロープD/A変換部B207は、バイアス電圧Vpgに応じた所定の電流Itb2を生成し、その電流Itb2を、デジタル信号xCK2[4:0]の値に応じた割合で、単数の出力電流(電流Ib2)と、非出力電流(電流Ibu2)に分割する。そして、この単数の出力電流(電流Ib2)は、電圧に変換され、アナログ信号(参照信号2)として出力される。つまり、スロープD/A変換部B207は、この単数の出力電流(電流Ib2)を用いて、スロープD/A変換部T205より出力されるアナログ信号(参照信号2)の信号レベルを制御する。
なお、スロープD/A変換部B206およびスロープD/A変換部B207の並列数は任意であり、5個以外であってもよい。
抵抗208は、一方の端が電源電位AVDに接続され、他方の端が、電流It1が流れる信号線や参照信号1が流れる参照信号線164−1に接続される、抵抗値R1の抵抗である。つまり、抵抗208は、電流It1や電流Ib1を電圧に変換する。抵抗209は、一方の端が電源電位AVDに接続され、他方の端が、電流It2が流れる信号線や参照信号2が流れる参照信号線164−2に接続される、抵抗値R2の抵抗である。つまり、抵抗209は、電流It2や電流Ib2を電圧に変換する。抵抗208の抵抗値R1と抵抗209の抵抗値R2とが、互いに異なるようにしてもよい。
分周器211は、入力クロックINCKを分周し、デジタル信号CK1[4:0]を生成する。NOTゲート212は、その内、デジタル信号CK1[4]を反転させ、デジタル信号xCK1[4]を生成する。シフトレジスタ213は、そのデジタル信号xCK1[4]を用いてデジタル信号TH1[k:0]を生成する。シフトレジスタ213は、そのデジタル信号TH1[k:0]をスロープD/A変換部T205に供給する。また、分周器211は、生成したデジタル信号CK1[4:0]をスロープD/A変換部B206(スロープD/A変換部B1)に供給する。
分周器221は、入力クロックINCKを分周し、デジタル信号CK2[4:0]を生成する。分周器211と分周器221とで分周比を互いに異なる値とすることにより、デジタル信号CK1[4]とデジタル信号CK2[4]とを互いに異なる周波数とすることができる。NOTゲート222は、その内、デジタル信号CK2[4]を反転させ、デジタル信号xCK2[4]を生成する。シフトレジスタ223は、そのデジタル信号xCK2[4]を用いてデジタル信号TH2[k:0]を生成する。NOTゲート224は、そのデジタル信号TH2[k:0]を反転させ、デジタル信号xTH2[k:0]を生成する。NOTゲート224は、そのデジタル信号xTH2[k:0]をスロープD/A変換部T205に供給する。また、NOTゲート225は、分周器221により生成されたデジタル信号CK2[4:0]を反転させ、デジタル信号xCK2[4:0]を生成する。NOTゲート225は、生成したデジタル信号xCK2[4:0]をスロープD/A変換部B207(スロープD/A変換部B2)に供給する。
なお、図4において点線で示されるように、スロープD/A変換部T205に、抵抗208および抵抗209を加えて、スロープD/A変換部T231としてもよい。スロープD/A変換部T231は、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]をD/A変換し、アナログ信号として、参照信号1および参照信号2を出力することができる。また、図4において点線で示されるように、スロープD/A変換部T231の構成に、スロープD/A変換部B206およびスロープD/A変換部B207を加えて、スロープD/A変換部232としてもよい。スロープD/A変換部232は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号CK1[4:0]、デジタル信号xCK2[4:0]をD/A変換し、アナログ信号として、下位ビットも含む参照信号1および参照信号2を出力することができる。
なお、図4において点線で示されるように、定電圧生成部201、ゲイン制御デコーダ202、ゲイン制御D/A変換部203、および、カレントミラー204をまとめて、ゲイン制御部233としてもよい。ゲイン制御部233は、入力されるゲイン制御信号に応じてバイアス電圧Vpgを生成し、そのバイアス電圧VpgをスロープD/A変換部232(スロープD/A変換部T205、スロープD/A変換部B206、スロープD/A変換部B207)に供給する。
また、図4において点線で示されるように、分周器211、NOTゲート212、シフトレジスタ213、分周器221、NOTゲート222、シフトレジスタ223、NOTゲート224、およびNOTゲート225をまとめて、デジタル信号生成部234としてもよい。デジタル信号生成部234は、入力クロックINCKを用いて、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号CK1[4:0]、およびデジタル信号xCK2[4:0]を生成し、それらをスロープD/A変換部232に供給する。
<ゲイン制御D/A変換部>
図5は、ゲイン制御D/A変換部203の主な構成例を示す図である。図5においては、ゲイン制御D/A変換部203の、並列に配置される(n+1)個の構成の内の1つのみが示されている。その他のn個の構成も、図5に示される構成と同様であるので、それらについての説明は省略する。
図5に示されるように、ゲイン制御D/A変換部203は、PMOS電流源251を有する。PMOS電流源251は、バイアス電圧として入力された定電圧Vbに応じた電流を生成する。また、ゲイン制御D/A変換部203は、スイッチ252およびスイッチ253を有する。スイッチ252およびスイッチ253は、並列に配置され、NOTゲート254を用いて、一方がオン(ON)の場合に、他方がオフ(OFF)となるように制御される。つまり、PMOS電流源251により生成された電流が流れる経路が選択される。例えば、スイッチ252がオン(スイッチ253がオフ)の場合、PMOS電流源251により生成された電流は、電流Ipgcuとして、グランド電位(GND)に向かって流れる。また、例えば、スイッチ252がオフ(スイッチ253がオン)の場合、PMOS電流源251により生成された電流は、電流Ipgcとして、カレントミラー204に向かって流れる。
スイッチ252およびスイッチ253の制御は、デジタル信号PGC[n:0]によって行われる。並列に配置された(n+1)個のこのような構成のそれぞれにおいて、PMOS電流源251により生成された電流が流れる経路が選択されることにより、PMOS電流源251により生成された電流が、デジタル信号PGC[n:0]の値に応じた割合で、電流Ipgcuと電流Ipgcとに分割される。
<カレントミラー>
図6は、カレントミラー204の主な構成例を示す図である。図6に示されるように、カレントミラー204は、NMOSFET261を有し、このNMOSFET261により、電流Ipgcをバイアス電圧Vpgに変換する。バイアス電圧Vpgは、例えば、スロープD/A変換部T205、スロープD/A変換部B206、およびスロープD/A変換部B207に供給される。
<スロープD/A変換部T>
図7は、スロープD/A変換部T205の主な構成例を示す図である。図7においては、スロープD/A変換部T205の、並列に配置される(k+1)個の構成の内の1つのみが示されている。その他のk個の構成も、図7に示される構成と同様であるので、それらについての説明は省略する。
図7に示されるように、スロープD/A変換部T205は、NMOSスイッチ271、NMOSスイッチ272、NMOSスイッチ273、NOTゲート274、NORゲート275、NORゲート276、およびNMOS電流源277(NMOS電流源T)を有する。
NMOS電流源277は、バイアス電圧Vpgに応じた電流Ittを生成する。つまり、NMOS電流源277は、ゲイン制御信号を受けて所定の電流(電流Itt)を生成する。NMOSスイッチ271乃至NMOSスイッチ273は、その電流Ittの経路を制御する。NMOSスイッチ271は、NMOS電流源277と抵抗208との接続を制御する。すなわち、NMOSスイッチ271は、電流Ittを電流It1とするか否かを制御する。NMOSスイッチ272は、NMOS電流源277と抵抗209との接続を制御する。すなわち、NMOSスイッチ272は、電流Ittを電流It2とするか否かを制御する。NMOSスイッチ273は、NMOS電流源277と電源電位AVDとの接続を制御する。すなわち、NMOSスイッチ273は、電流Ittを電流Ituとするか否かを制御する。
NMOSスイッチ271乃至NMOSスイッチ273は、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]により、いずれか1つがオンになるように制御される。シフトレジスタ213から供給されるデジタル信号TH1[k:0]は、NMOSスイッチ271のゲート、NORゲート275の一方の入力端子、およびNORゲート276の一方の入力端子に供給される。また、NOTゲート224から供給されるデジタル信号xTH2[k:0]は、NOTゲート274およびNORゲート276の他方の入力端子に供給される。NOTゲート274は、デジタル信号xTH2[k:0]の値を反転させてNORゲート275の他方の入力端子に供給する。NORゲート275は、デジタル信号TH2[k:0]とデジタル信号TH1[k:0]との否定論理和をNMOSスイッチ272のゲートに供給する。NORゲート276は、デジタル信号xTH2[k:0]とデジタル信号TH1[k:0]との否定論理和をNMOSスイッチ273のゲートに供給する。
例えば、デジタル信号TH1[k:0]が「1」の場合、NMOSスイッチ271がオンになり、NMOSスイッチ272およびNMOSスイッチ273はオフになる。また、例えば、デジタル信号TH1[k:0]が「0」の場合、NMOSスイッチ271がオフになる。このとき、デジタル信号xTH2[k:0]が「1」であれば、NMOSスイッチ272がオンになり、NMOSスイッチ273がオフになる。逆に、デジタル信号xTH2[k:0]が「0」であれば、NMOSスイッチ272がオフになり、NMOSスイッチ273がオンになる。
このようにすることにより、電流Ittは、電流It1、電流It2、若しくは電流Ituのいずれかとされる。つまり、NMOSスイッチ271乃至NMOSスイッチ273は、電流Ittを、電流It1、電流It2、電流Ituのいずれにするかを選択する。
なお、図7において点線で示されるように、NMOSスイッチ271乃至NMOSスイッチ273をまとめてスイッチ281としてもよい。つまり、スイッチ281は、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]を制御信号として駆動し、アナログ信号が出力される複数の出力信号線(参照信号線164−1および参照信号線164−2)のそれぞれに接続される各信号線、並びに、電圧源(電源電位AVD)に接続される信号線と、電流源(NMOS電流源277)との接続を制御するスイッチを有する。このスイッチ281の構成は、電流Ittを、電流It1、電流It2、電流Ituのいずれにするかを選択することができるような構成である限り、任意であり、上述のNMOSスイッチ271乃至NMOSスイッチ273の構成例に限定されない。
また、図7において点線で示されるように、スイッチ281の構成に、NOTゲート274、NORゲート275、およびNORゲート276をさらに加えて、D/A変換部282としてもよい。D/A変換部282は、デジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]に応じた電流It1および電流It2を出力することができる。
上述したように、スロープD/A変換部T205は、図7のような構成を(k+1)個有し、それらを並列に配置している。各構成のNMOS電流源277は互いに同一のサイズ(W長、L長、並列数等)であり、それぞれ等しい電流を流す。並列に配置された(k+1)個のこのような構成のそれぞれにおいて、NMOS電流源277により生成された電流が流れる経路が選択される。したがって、スロープD/A変換部T205全体においては、この選択の比に応じて、NMOS電流源277により生成された電流Ittが電流It1、電流It2、電流Ituに分割される。つまり、NMOS電流源277を、電流It1を流す信号線に接続したスイッチ281の数、NMOS電流源277を、電流It2を流す信号線に接続したスイッチ281の数、NMOS電流源277を、電流Ituを流す信号線に接続したスイッチ281の数の比に応じて、電流Ittが電流It1、電流It2、電流Ituに分割される。換言するに、オン状態のNMOSスイッチ271の数、オン状態のNMOSスイッチ272の数、オン状態のNMOSスイッチ273の数の比に応じて、電流Ittが電流It1、電流It2、電流Ituに分割される。
従来の場合、スロープD/A変換部は、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、単数の出力電流と非出力電流(捨て電流)とに分割していた。そのため、図8のAおよび図8のBに示されるように、ゲイン毎にスロープD/A変換部を設ける必要があった。そのため、回路面積や消費電力が増大するおそれがあった。
これに対して、スロープD/A変換部T205は、図9に示されるように、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割する。
したがって、スロープD/A変換部T205は、図8の例の場合に比べて、回路面積や消費電力の増大を抑制することができる。
その際、スロープD/A変換部T205は、電流(非出力電流)の出力電流と非出力電流への分割を再帰的に繰り返す。例えば、スロープD/A変換部T205は、所定の電流をデジタル信号の値に応じた割合で第1の出力電流と第1の非出力電流とに分割し、さらに、その第1の非出力電流をデジタル信号の値に応じた割合で第2の出力電流と第2の非出力電流とに分割し、第1の出力電流および第2の出力電流をそれぞれ出力する。第1の出力電流および第2の出力電流は、抵抗により電圧に変換され、アナログ信号として出力される。
より具体的には、例えば、スロープD/A変換部T205は、電流Ittをデジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に応じた割合で電流It1と電流(Itt−It1)とに分割し、さらに、その電流(Itt−It1)をデジタル信号TH1[k:0]およびデジタル信号xTH2[k:0]の値に応じた割合で電流It2と電流Ituとに分割し、電流It1および電流It2をそれぞれ出力する。この電流It1および電流It2は、抵抗208および抵抗209により電圧に変換され、参照信号1および参照信号2として出力される。
このようにすることにより、スロープD/A変換部T205は、より容易に、ゲイン制御信号を受けて生成された電流を、複数の出力電流と、非出力電流とに分割することができる。
<スロープD/A変換部B>
図10は、スロープD/A変換部B206およびスロープD/A変換部B207の主な構成例を示す図である。図10のAは、スロープD/A変換部B206の主な構成例を示す図であり、図10のBは、スロープD/A変換部B207の主な構成例を示す図である。図10のAおよび図10のBにおいては、スロープD/A変換部B206およびスロープD/A変換部B207の、並列に配置される5個の構成の内の1つのみが示されている。
図10のAに示されるように、スロープD/A変換部B206は、NMOSスイッチ301、NMOSスイッチ302、NOTゲート303、およびNMOS電流源304を有する。
NMOS電流源304(NMOS電流源B1)は、バイアス電圧Vpgに応じた電流Itb1を生成する。NMOSスイッチ301(Nb1)およびNMOSスイッチ302(Nbu1)は、並列に配置され、NOTゲート303を用いて、一方がオン(ON)の場合に、他方がオフ(OFF)となるように制御される。つまり、NMOS電流源304により生成された電流Itb1が流れる経路が選択される。例えば、NMOSスイッチ301がオン(NMOSスイッチ302がオフ)の場合、電流Itb1は、電流Ib1として、参照信号線164−1からグランド電位GNDに向かって流れる。また、例えば、NMOSスイッチ301がオフ(NMOSスイッチ302がオン)の場合、電流Itb1は、電流Ibu1として、電源電位AVDからグランド電位GNDに向かって流れる。つまり、NMOSスイッチ301(Nb1)およびNMOSスイッチ302(Nbu1)の状態により、電流Itb1を出力電流(電流Ib1)とするか、非出力電流(電流Ibu1)とするかが選択される。
NMOSスイッチ301およびNMOSスイッチ302の制御は、デジタル信号CK1[4:0]によって行われる。また、スロープD/A変換部B206として、並列に配置される5個の構成は、基本的に図10のAと同様の構成を有する。ただし、NMOS電流源304のサイズ(並列数もしくはW/L)はそれぞれ異なる。例えば、NMOS電流源277のサイズを1としたとき、各NMOS電流源304のサイズを、デジタル信号CK1[n](n=0乃至4)とデジタル信号CK1[4]との周波数比T1に応じて1/2×1/T1倍のサイズとしてもよい。例えばデジタル信号CK1[0]が入力される構成の場合、デジタル信号CK1[0]がデジタル信号CK1[4]に対し16倍の周波数であるため、NMOS電流源304のサイズは1/32倍となるようにしてもよい。
並列に配置された5個のこのような構成のそれぞれにおいて、NMOS電流源304により生成された電流が流れる経路が選択される。したがって、スロープD/A変換部B206全体においては、この選択の比に応じて、NMOS電流源304により生成された電流Itb1が電流Ib1と電流Ibu1とに分割される。つまり、オン状態のNMOSスイッチ301の数とオン状態のNMOSスイッチ302の数との比に応じて、電流Itb1が電流Ib1と電流Ibu1とに分割される。
図10のBに示されるように、スロープD/A変換部B207は、NMOSスイッチ311、NMOSスイッチ312、NOTゲート313、およびNMOS電流源314を有する。
NMOS電流源314(NMOS電流源B2)は、バイアス電圧Vpgに応じた電流Itb2を生成する。NMOSスイッチ311(Nb2)およびNMOSスイッチ312(Nbu2)は、並列に配置され、NOTゲート313を用いて、一方がオン(ON)の場合に、他方がオフ(OFF)となるように制御される。つまり、NMOS電流源314により生成された電流Itb2が流れる経路が選択される。例えば、NMOSスイッチ311がオン(NMOSスイッチ312がオフ)の場合、電流Itb2は、電流Ib2として、参照信号線164−2からグランド電位GNDに向かって流れる。また、例えば、NMOSスイッチ311がオフ(NMOSスイッチ312がオン)の場合、電流Itb2は、電流Ibu2として、電源電位AVDからグランド電位GNDに向かって流れる。つまり、NMOSスイッチ311(Nb2)およびNMOSスイッチ312(Nbu2)の状態により、電流Itb2を出力電流(電流Ib2)とするか、非出力電流(電流Ibu2)とするかが選択される。
NMOSスイッチ311およびNMOSスイッチ312の制御は、デジタル信号xCK2[4:0]によって行われる。また、スロープD/A変換部B207として、並列に配置される5個の構成は、基本的に図10のBと同様の構成を有する。ただし、NMOS電流源314のサイズ(並列数もしくはW/L)はそれぞれ異なる。例えば、NMOS電流源277のサイズを1としたとき、各NMOS電流源314のサイズを、デジタル信号CK2[n](n=0乃至4)とデジタル信号CK2[4]との周波数比T2に応じて1/2×1/T2倍のサイズとしてもよい。
並列に配置された5個のこのような構成のそれぞれにおいて、NMOS電流源314により生成された電流が流れる経路が選択される。したがって、スロープD/A変換部B207全体においては、この選択の比に応じて、NMOS電流源314により生成された電流Itb2が電流Ib2と電流Ibu2とに分割される。つまり、オン状態のNMOSスイッチ311の数とオン状態のNMOSスイッチ312の数との比に応じて、電流Itb2が電流Ib2と電流Ibu2とに分割される。
<デジタル信号波形>
図11は、デジタル信号波形の例を示す図である。分周器211に入力された入力クロックINCKは、その分周器211により、デジタル信号CK1[0]から1/2ずつ分周され、デジタル信号CK1[4:0]が生成される。この内、デジタル信号xCK1[4]がシフトレジスタ213の基準クロックとなる。デジタル信号xCK1[4]のロー(Low)からハイ(High)に向かうエッジでシフトレジスタ213の値が遷移していく。シフトレジスタ213の初段にハイ(High)が入力され、デジタル信号TH1[0]からデジタル信号TH1[k]までデジタル信号CK1[4]の周波数でハイ(High)に値が順次遷移していく。
デジタル信号xCK2[0]はロー(Low)固定に制御される。分周器221に入力された入力クロックINCKは、その分周器221により、デジタル信号xCK2[1]から1/2ずつ分周され、デジタル信号xCK1[4:0]が生成される。このようにデジタル信号TH1[k:0]の系統と、デジタル信号TH2[k:0]の系統とで、入力段を互いに変更することでより容易に分周比を変更することができる。
以上のようにして、デジタル信号CK2[4]は、デジタル信号CK1[4]に対し2倍の周波数となる。デジタル信号xTH2[m-1:0]はシフトレジスタのリセット・セットによる初期設定動作でロー(Low)に固定されており、デジタル信号xTH2[m]から遷移が始まる。図11の例のようにデジタル信号xTH2[k:0]がデジタル信号TH1[k:0]より動作周波数が速い場合、シフトレジスタ223の初期設定コードを、シフトレジスタ213の初期設定コードTと同じか、または先のコードに進めておくことができる。
<シフトレジスタ>
図12は、シフトレジスタ213の主な構成例を示す図である。シフトレジスタ213は、フリップフロップ331−0乃至フリップフロップ331−k、並びに、シフトレジスタ初期値制御信号デコーダ332を有する。以下において、フリップフロップ331−0乃至フリップフロップ331−kを互いに区別して説明する必要が無い場合、フリップフロップ331と称する。
フリップフロップ331は、(k+1)個順列に接続されている。先頭のフリップフロップのD端子にはハイ(High)信号が入力される。制御信号xRSをロー(Low)にすると、各フリップフロップ331の保持データがリセットされ、Q端子がロー(Low)になる。シフトレジスタ213の初期設定を進める場合、シフトレジスタ初期値制御信号デコーダ332は、制御信号xRSによってリセットされるタイミングと同時または以後のタイミングにおいて、制御信号ST[m-1:0]をハイ(High)にすることで、デジタル信号TH1[m-1:0]をハイ(High)にセットすることができる。デジタル信号CK1[4]のクロック動作が始まったとき、デジタル信号TH[m]からシフトレジスタ213のデータ遷移が開始される。初期値制御信号は、シフトレジスタ初期値制御信号デコーダ332により、値を「1」の数で表す温度計コードにデコードされる。
なお、各フリップフロップ331は、例えば図13に示されるような構成を有する。ただし、フリップフロップ331の構成は、任意であり、図13の例に限定されない。
シフトレジスタ223も、上述したシフトレジスタ213と同様の構成を有し、同様の処理を行うので、図12や図13の説明は、シフトレジスタ223にも適用することができる。したがって、シフトレジスタ223の説明は省略する。
<参照信号生成部の動作波形例>
図14乃至図16に参照信号生成部163の動作に関する各種信号波形の例を示す。シフトレジスタ213の初期値コードは0、シフトレジスタ223の初期値コードは(m−1)に設定されている。図14に示されるように、デジタル信号xCK2[4]は、デジタル信号CK1[4]に対し2倍の周波数である。また、抵抗209の抵抗値R2は、抵抗208の抵抗値R1に対して2倍となっている。
参照信号生成部163は、図14に示されるような波形の各種デジタル信号に基づいて処理を行い、図15に示されるような波形の出力電流(電流It1、電流Ib1、電流It2、電流Ib2)を生成する。これにより、図16に示されるような波形の参照信号1および参照信号2が生成され、参照信号生成部163から出力される。このとき、参照信号1の傾き1と参照信号2の傾き2の関係は、[参照信号2の傾き]=[参照信号1の傾き]×(−4)となる。
<電流値の遷移例>
図17に、図15の例の電流It1、電流It2、電流Ituの電流値の遷移を示す。NMOS電流源277の1個当たりの電流値をItとすると、(k+1)個の合計電流Ittは、Itt=(k+1)×Itとなる。電流It2の初期値は(m−1)×Itと設定されている。電流Ittは時間に対し一定で、Itt=It1+It2+Ituとなっている。つまり、ゲインを制御するゲイン制御信号を受けて生成される所定の電流が、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割されている。したがって、ゲイン毎にスロープD/A変換部を設ける必要がなく、回路面積や消費電力の増大を抑制することができる。
なお、図17の例の場合、時間方向に、電流It1を増大させるにつれて、電流It2を低減させている。このように、電流を2系統の出力電流と1系統の非出力電流とに分割する場合において、時間方向に、第1の出力電流を増大させ、かつ、第2の出力電流を低減させるようにしてもよい。このように、各出力電流の変化の向きを互いに逆向きとすることにより、電流It1と電流It2の和の時間方向の変化をより小さくすることができるので、電流Ittをより有効に利用することができる。したがって、例えば、電流It1および電流It2のそれぞれのスロープの傾きを緩やかにしたり、参照信号を利用可能な期間を短くしたりする必要がない。
もちろん、時間方向に、第1の出力電流および第2の出力電流をともに増大させる(または低減させる)ようにしてもよい。つまり、各出力電流の変化の向きを互いに同一の向きとしてもよい。
なお、図7の例の場合、デジタル信号TH1[q]とデジタル信号xTH2[q]が同時にハイ(High)になった場合、NMOSスイッチ272(N2)に対してNMOSスイッチ(N1)の方が優先されてオン(ON)状態にされるが、参照信号2のスロープ傾きが変動してしまうため通常使用しない。そこで、スロープD/A変換部T205のq番目の構成に入力されるデジタル信号TH1[q]とデジタル信号xTH2[q]とが同時にハイ(High)にならないような制約で動作させるようにしてもよい。
<A/D変換に関する信号の波形>
以上のような参照信号生成部163により生成された参照信号1および参照信号2を用いてカラムA/D変換部162が行うA/D変換における各種信号の波形の例を図18および図19に示す。
図18は、画素信号が小さい(暗い)場合の適応ゲインA/D変換の波形例を示す図である。カラムA/D変換部162は、A/D変換する画素信号の大きさに基づいて利用する参照信号を適応的に切り替えることができる適応ゲインA/D変換を行う。
画素のリセットレベルは参照信号1(第1P相)、参照信号2(第2P相)でそれぞれ取得する。画素信号転送後の垂直信号線信号と、参照信号1のシフトレジスタのセット信号で生成した所定の判定電圧とを比較し、画素信号が小さい場合、セレクタ174は、図18に示されるように、参照信号1に接続したままでD相を取得する。カウンタ172は、INCKのクロック遷移が始まってから比較部171の出力がハイ(High)からロー(Low)に遷移するタイミングまでをカウントする。判定値ラッチ173は、第1P相のカウント値P1を取得し、自身が有する保持回路にそのカウント値P1を保持する。その後、判定値ラッチ173は、カウンタ172のカウント値をリセットする。
さらに判定値ラッチ173は、第2P相のカウント値P2を取得する。その判定結果を受けて、判定値ラッチ173は、カウント値P1を保持回路から読み出して復元し、ビット反転を行い-P1をカウンタ172の初期値としてセットする。そして、判定値ラッチ173は、セレクタ174に参照信号1を選択させる。カウンタ172は、D相をカウントすることでデジタルCDSされたD-P1のデータを取得することができる。
図19は、画素信号が大きい(明るい)場合の適応ゲインA/D変換の波形例を示す図である。判定動作で画素信号が判定電圧よりも小さいため、判定値ラッチ173は、ビット反転を行い-P2をカウンタ172の初期値としてセットする。そして、判定値ラッチ173は、セレクタ174に参照信号2を選択させる。カウンタ172は、D相をカウントすることでデジタルCDSされたD-P2のデータを取得することができる。
以上のように、カラムA/D変換部162は、参照信号生成部163が生成した複数の参照信号(参照信号1および参照信号2)を用いて、適応ゲインA/D変換を行うことができる。つまり、カラムA/D変換部162は、高速かつ高ダイナミックレンジの、より正確なA/D変換を実現することができる。
<2.第2の実施の形態>
<マルチスロープA/D変換>
以上においては、適応ゲインA/D変換について説明したが、本技術は、他の方法のA/D変換にも適用することができる。例えば、本技術は、マルチスロープA/D変換を行うA/D変換部にも適用することができる。
<列並列処理部>
図20は、本技術を適用した列並列処理部102の他の構成例を示す図である。図20に示されるように、この場合の列並列処理部102は、カラムA/D変換部162−1乃至カラムA/D変換部162−Mの代わりに、カラムA/D変換部411−1乃至カラムA/D変換部411−Mを有する。なお、以下において、カラムA/D変換部411−1乃至カラムA/D変換部411−Mを互いに区別して説明する必要が無い場合、カラムA/D変換部411と称する。
カラムA/D変換部411は、複数の参照信号のそれぞれを用いてA/D変換対象のアナログ信号をA/D変換し、そのA/D変換結果(デジタルデータ)に基づいて、いずれかのA/D変換結果を選択するマルチスロープA/D変換を行う。
図20に示されるように、カラムA/D変換部411は、比較部421、カウンタ422、キャパシタ423、およびキャパシタ424、並びに、比較部431、カウンタ432、キャパシタ433、およびキャパシタ434を有する。
比較部421乃至キャパシタ424は、参照信号1に対する構成である。比較部421の一方の入力端子は、キャパシタ423を介して参照信号線164−1に接続されている。また、比較部421の他方の入力端子はキャパシタ424を介して垂直信号線122に接続されている。また、比較部421の出力端子は、カウンタ422に接続されている。
キャパシタ423に接続される比較部421の一方の入力端子には、そのキャパシタ423を介して、参照信号1が入力される。また、キャパシタ424が接続される比較部421の他方の入力端子には、画素アレイ101の単位画素121から読み出されたアナログ信号(例えば画素信号等)が入力される。比較部421は、これらの信号の大きさを比較して、そのどちらの信号の信号レベルが大きいかを示す情報を、比較結果としてカウンタ422に供給する。
カウンタ422の入力端子には、比較部421の出力端子に接続されており、その比較部421から比較結果が供給される。カウンタ422は、カウント開始からその比較結果が反転(比較部421の出力信号の信号レベルが変化)するまでの時間を計測(例えば、所定のクロック信号のクロック数をカウント)する。
キャパシタ423およびキャパシタ424は、アナログ的な素子バラつきをキャンセルするアナログCDSのための容量素子である。
比較部431乃至キャパシタ434は、参照信号2に対する構成である。比較部431の一方の入力端子は、キャパシタ433を介して参照信号線164−2に接続されている。また、比較部431の他方の入力端子はキャパシタ434を介して垂直信号線122に接続されている。また、比較部431の出力端子は、カウンタ432に接続されている。
キャパシタ433に接続される比較部431の一方の入力端子には、そのキャパシタ433を介して、参照信号2が入力される。また、キャパシタ434が接続される比較部431の他方の入力端子には、画素アレイ101の単位画素121から読み出されたアナログ信号(例えば画素信号等)が入力される。比較部431は、これらの信号の大きさを比較して、そのどちらの信号の信号レベルが大きいかを示す情報を、比較結果としてカウンタ432に供給する。
カウンタ432の入力端子には、比較部431の出力端子に接続されており、その比較部431から比較結果が供給される。カウンタ432は、カウント開始からその比較結果が反転(比較部431の出力信号の信号レベルが変化)するまでの時間を計測(例えば、所定のクロック信号のクロック数をカウント)する。
キャパシタ433およびキャパシタ434は、アナログ的な素子バラつきをキャンセルするアナログCDSのための容量素子である。
以上のように、マルチスロープA/D変換の場合、複数の参照信号(アナログ信号)は、それぞれ、互いに異なるA/D変換部により利用される。
図21は、このマルチスロープA/D変換の場合の動作波形の例を示す図である。マルチスロープA/D変換の場合、上述した適応ゲインA/D変換の場合とは異なり、並列でのA/D変換が可能なため、P相D相は1回ずつ行えば良い。参照信号1の傾きは緩く電圧レンジが小さく、比較部421とカウンタ422とでカウント値(D−P1)が得られる。参照信号2の傾きは急だが電圧レンジが大きく、比較部431とカウンタ432とでカウント値(D−P2)が得られる。参照信号1と参照信号2は傾きの符号が異なるため、カウンタ432は、このカウント値(D−P2)を、正負反転してオフセット値Yを加算し、(P2−D+Y)とする。
完全に遮光された状態の画素信号を取得したときにP2−D+Y=0となるようにYを決定する。P2−D+Yが所定コードより小さいときは(D−P1)を選択し、所定コードより大きいときは(P2−D+Y)を選択することで、ダイナミックレンジやフレームレートを犠牲にせず、暗所のA/D分解能を向上することができる。また、参照信号1と参照信号2の傾き比が−1となるようにA/D変換をするモードでは多重A/D変換によるランダムノイズ改善の効果がある。((D−P1)+(D−P2+Y))÷2の演算で加算平均を取ることで、画素のランダムノイズは電圧換算で1/√2倍改善する。
このように、本技術はマルチスロープA/D変換に対しても適用することができ、本技術を適用することにより、適応ゲインA/D変換の場合と同様の効果を得ることができる。
<3.第3の実施の形態>
<出力アナログ信号の系統数>
なお、以上においては、2系統のアナログ信号(参照信号)を生成する場合について説明したが、本技術は、3系統以上のアナログ信号を生成する場合にも適用することができる。すなわち、本技術は、複数系統のアナログ信号を生成する場合に適用することができる。
<参照信号生成部>
図22は、本技術を適用した参照信号生成部163の他の構成例を示す図である。この場合の参照信号生成部163は、3系統の参照信号(参照信号1乃至参照信号3)を出力する。参照信号1は、参照信号線164−1から出力される。参照信号2は、参照信号線164−2から出力される。参照信号3は、参照信号線164−3から出力される。
なお、この場合も、ゲイン制御部233は、図4の場合と同様の構成を有するため、図22においては、その図示を省略している。この場合の参照信号生成部163は、スロープD/A変換部T205の代わりに、スロープD/A変換部T505を有する。また、この場合の参照信号生成部163は、スロープD/A変換部B206およびスロープD/A変換部B207に加え、さらにスロープD/A変換部B518を有する。さらに、この場合の参照信号生成部163は、抵抗208および抵抗209に加え、さらに抵抗値R3の抵抗520を有する。
また、この場合の参照信号生成部163は、分周器211乃至シフトレジスタ213、並びに、分周器221乃至NOTゲート225に加え、分周器531、NOTゲート532、およびシフトレジスタ533を有する。
つまり、この場合の参照信号生成部163は、アナログ信号の出力系統(参照信号線164)が3系統(3本)になっているので、各処理部もそれに対応している。
スロープD/A変換部505は、バイアス電圧Vpgに応じた電流Ittを生成し、その電流Ittを、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]の値に応じた割合で、電流It1、電流It2、電流It3、電流Ituに分割する。スロープD/A変換部T505においては、バイアス電圧Vpgに応じた電流Ittを生成し、その電流Ittを電流It1、電流It2、電流It3、電流Ituのいずれかに割り当てる構成が(k+1)個並列に設置されている。kは任意の自然数である。つまり、この構成の数は任意である。この(k+1)個の構成が、それぞれ、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]の内の、自身に対応する値に応じて電流Ittの割り当てを行うことにより、全体として、バイアス電圧Vpgに応じた電流Ittが、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]の値に応じた割合で、電流It1、電流It2、電流It3、電流Ituに分割される。換言するに、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]の値に依らず、Itt=It1+It2+It3+Ituとなる。
電流It3が流れる信号線には、抵抗値R3の抵抗520と参照信号線164−3が接続されており、電流It3は、抵抗520によって電圧に変換され、アナログ信号(参照信号3)として参照信号線164−3から出力される。
つまり、電流It1、電流It2、電流It3は、出力される出力電流であり、電流Ituは、出力されない非出力電流(捨て電流とも称する)である。つまり、スロープD/A変換部T505は、バイアス電圧Vpgに応じた所定の電流Ittを生成し、その電流Ittを、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]の値に応じた割合で、3系統の出力電流(電流It1、電流It2、電流It3)と、非出力電流(電流Itu)に分割する。そして、3系統の出力電流は、電圧に変換され、3系統のアナログ信号(参照信号1、参照信号2、参照信号3)として出力される。
スロープD/A変換部B518(スロープD/A変換部B3)は、参照信号3用のバイナリコード電流源である。スロープD/A変換部B518は、バイアス電圧Vpgに応じた電流Itb3を生成し、その電流Itb3を、デジタル信号CK3[4:0]の値に応じた割合で、電流Ib3と電流Ibu3とに分割する。スロープD/A変換部B518は、この電流Ib3により、例えば、参照信号3の信号レベルの下位ビットを制御する。スロープD/A変換部B518においては、バイアス電圧Vpgに応じた電流Itb3を生成し、その電流Itb3を電流Ib3または電流Ibu3に割り当てる構成が5個並列に設置されている。この5個の構成が、それぞれ、デジタル信号CK3[4:0]の内の、自身に対応する値に応じて電流Itb3の割り当てを行うことにより、全体として、バイアス電圧Vpgに応じた電流Itb3が、デジタル信号CK3[4:0]の値に応じた割合で、電流Ib3と電流Ibu3とに分割される。換言するに、デジタル信号CK3[4:0]の値に依らず、Itb3=Ib3+Ibu3となる。この場合、スロープD/A変換部B518は、例えば、参照信号3の信号レベルの下位5ビットを制御する。
電流Ib3は、抵抗520によって電圧に変換され、アナログ信号(参照信号3)として参照信号線164−3から出力される。参照信号3の電圧は、AVD−(It3+Ib3)×R3となる。なお、電流Ibu3が流れる信号線は、電源電位AVD(例えば3.3V)に接続される。
つまり、電流Ib3は、出力される出力電流であり、電流Ibu3は、出力されない非出力電流(捨て電流とも称する)である。つまり、スロープD/A変換部B518は、バイアス電圧Vpgに応じた所定の電流Itb3を生成し、その電流Itb3を、デジタル信号CK3[4:0]の値に応じた割合で、単数の出力電流(電流Ib3)と、非出力電流(電流Ibu3)に分割する。そして、この単数の出力電流(電流Ib3)は、電圧に変換され、アナログ信号(参照信号3)として出力される。つまり、スロープD/A変換部B518は、この単数の出力電流(電流Ib3)を用いて、スロープD/A変換部T505より出力されるアナログ信号(参照信号3)の信号レベルを制御する。
なお、スロープD/A変換部B518の並列数は任意であり、5個以外であってもよい。また、スロープD/A変換部B518の構成は、スロープD/A変換部B206やスロープD/A変換部B207と同様であるのでその説明は省略する。
抵抗520は、一方の端が電源電位AVDに接続され、他方の端が、電流It3が流れる信号線や参照信号3が流れる参照信号線164−3に接続される、抵抗値R3の抵抗である。つまり、抵抗520は、電流It3や電流Ib3を電圧に変換する。抵抗520の抵抗値R3が、抵抗208の抵抗値R1や抵抗209の抵抗値R2と互いに異なるようにしてもよい。
分周器531は、入力クロックINCKを分周し、デジタル信号CK3[4:0]を生成する。分周器531の分周比を、分周器211や分周器221の分周比と異なる値とすることにより、デジタル信号CK3[4]を、デジタル信号CK1[4]やデジタル信号CK2[4]と異なる周波数とすることができる。NOTゲート532は、その内、デジタル信号CK3[4]を反転させ、デジタル信号xCK3[4]を生成する。シフトレジスタ533は、そのデジタル信号xCK3[4]を用いてデジタル信号TH3[k:0]を生成する。シフトレジスタ533は、そのデジタル信号TH3[k:0]をスロープD/A変換部T505に供給する。また、分周器531は、生成したデジタル信号CK3[4:0]をスロープD/A変換部B518(スロープD/A変換部B3)に供給する。
この場合も、図11の例と同様に、デジタル信号xCK2[4]がデジタル信号xCK1[4]の2倍の周波数とするが、デジタル信号xCK2[4]の遷移が速いため、デジタル信号xCK3[4]は、デジタル信号xCK1[4]と同じもしくは遅い周波数に設定する必要がある。ここではデジタル信号xCK3[4]は、デジタル信号xCK1[4]に対し1/2倍の周波数とする。
なお、図22において点線で示されるように、スロープD/A変換部T505に、抵抗208、抵抗209、および抵抗520を加えて、スロープD/A変換部T541としてもよい。スロープD/A変換部T541は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]をD/A変換し、アナログ信号として、参照信号1乃至参照信号3を出力することができる。また、図22において点線で示されるように、スロープD/A変換部T541の構成に、スロープD/A変換部B206、スロープD/A変換部B207、およびスロープD/A変換部B518を加えて、スロープD/A変換部542としてもよい。スロープD/A変換部542は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号TH3[k:0]、デジタル信号CK1[4:0]、デジタル信号xCK2[4:0]、デジタル信号CK3[4:0]をD/A変換し、アナログ信号として、下位ビットも含む参照信号1乃至参照信号3を出力することができる。
なお、図22において点線で示されるように、分周器211、NOTゲート212、シフトレジスタ213、分周器221、NOTゲート222、シフトレジスタ223、NOTゲート224、NOTゲート225、分周器531、NOTゲート532、シフトレジスタ533をまとめて、デジタル信号生成部544としてもよい。デジタル信号生成部544は、入力クロックINCKを用いて、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号TH3[k:0]、デジタル信号CK1[4:0]、デジタル信号xCK2[4:0]、およびデジタル信号CK3[4:0]を生成し、それらをスロープD/A変換部542に供給する。
<スロープD/A変換部T>
図23は、スロープD/A変換部T505の主な構成例を示す図である。図23においては、スロープD/A変換部T505の、並列に配置される(k+1)個の構成の内の1つのみが示されている。その他のk個の構成も、図23に示される構成と同様であるので、それらについての説明は省略する。
図23に示されるように、スロープD/A変換部T505は、NMOSスイッチ271、NMOSスイッチ272、およびNMOSスイッチ273に加え、さらに、NMOSスイッチ551を有する。また、スロープD/A変換部T505は、NOTゲート561、NORゲート562、NOTゲート563、NORゲート564、NORゲート565、およびNMOS電流源277(NMOS電流源T)を有する。
NMOSスイッチ271乃至NMOSスイッチ273、並びに、NMOSスイッチ551は、その電流Ittの経路を制御する。NMOSスイッチ551は、NMOS電流源277と抵抗520との接続を制御する。すなわち、NMOSスイッチ551は、電流Ittを電流It3とするか否かを制御する。
NMOSスイッチ271乃至NMOSスイッチ273、並びに、NMOSスイッチ551は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、およびデジタル信号TH3[k:0]により、いずれか1つがオンになるように制御される。
シフトレジスタ213から供給されるデジタル信号TH1[k:0]は、NOTゲート561、NORゲート564、およびNORゲート565に供給される。また、NOTゲート224から供給されるデジタル信号xTH2[k:0]は、NOTゲート563およびNORゲート565に供給される。さらに、シフトレジスタ533から供給されるデジタル信号TH3[k:0]は、NORゲート562、NORゲート564、NMOSスイッチ551のゲート、および、NORゲート565に供給される。
例えば、デジタル信号TH3[k:0]が「1」の場合、NMOSスイッチ551がオンになり、NMOSスイッチ271、NMOSスイッチ272、およびNMOSスイッチ273はオフになる。また、例えば、デジタル信号TH3[k:0]が「0」の場合、NMOSスイッチ551がオフになる。このとき、デジタル信号xTH2[k:0]が「1」であれば、NMOSスイッチ272がオンになり、NMOSスイッチ271およびNMOSスイッチ273がオフになる。逆に、デジタル信号xTH2[k:0]が「0」であれば、NMOSスイッチ272がオフになり、NMOSスイッチ271およびNMOSスイッチ273がオンになる。このとき、デジタル信号TH1[k:0]が「1」であれば、NMOSスイッチ271がオンになり、NMOSスイッチ273がオフになる。逆に、デジタル信号TH1[k:0]が「0」であれば、NMOSスイッチ271がオフになり、NMOSスイッチ273がオンになる。
このようにすることにより、電流Ittは、電流It1、電流It2、電流It3、または電流Ituのいずれかとされる。つまり、NMOSスイッチ271乃至NMOSスイッチ273、並びに、NMOSスイッチ551は、電流Ittを、電流It1、電流It2、電流It3、電流Ituのいずれにするかを選択する。
なお、図23において点線で示されるように、NMOSスイッチ271乃至NMOSスイッチ273、並びに、NMOSスイッチ551をまとめてスイッチ581としてもよい。つまり、スイッチ581は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号TH3[k:0]を制御信号として駆動し、アナログ信号が出力される複数の出力信号線(参照信号線164−1乃至参照信号線164−3)のそれぞれに接続される各信号線、並びに、電圧源(電源電位AVD)に接続される信号線と、電流源(NMOS電流源277)との接続を制御するスイッチを有する。このスイッチ581の構成は、電流Ittを、電流It1、電流It2、電流It3、電流Ituのいずれにするかを選択することができるような構成である限り、任意であり、上述の構成例に限定されない。
また、図23において点線で示されるように、スイッチ581の構成に、NOTゲート561、NORゲート562、NOTゲート563、NORゲート564、およびNORゲート565をさらに加えて、D/A変換部582としてもよい。D/A変換部582は、デジタル信号TH1[k:0]、デジタル信号xTH2[k:0]、デジタル信号TH3[k:0]に応じた電流It1、電流It2、および電流It3を出力することができる。
上述したように、スロープD/A変換部T505は、図23のような構成を(k+1)個有し、それらを並列に配置している。各構成のNMOS電流源277は互いに同一のサイズ(W長、L長、並列数等)であり、それぞれ等しい電流を流す。並列に配置された(k+1)個のこのような構成のそれぞれにおいて、NMOS電流源277により生成された電流が流れる経路が選択される。したがって、スロープD/A変換部T505全体においては、この選択の比に応じて、NMOS電流源277により生成された電流Ittが電流It1、電流It2、電流It3、電流Ituに分割される。つまり、NMOS電流源277を、電流It1を流す信号線に接続したスイッチ581の数、NMOS電流源277を、電流It2を流す信号線に接続したスイッチ581の数、NMOS電流源277を、電流It3を流す信号線に接続したスイッチ581の数、NMOS電流源277を、電流Ituを流す信号線に接続したスイッチ581の数の比に応じて、電流Ittが電流It1、電流It2、電流It3、電流Ituに分割される。換言するに、オン状態のNMOSスイッチ271の数、オン状態のNMOSスイッチ272の数、オン状態のNMOSスイッチ551の数、オン状態のNMOSスイッチ273の数の比に応じて、電流Ittが電流It1、電流It2、電流It3、電流Ituに分割される。
したがって、スロープD/A変換部T505は、回路面積や消費電力の増大を抑制することができる。
この場合も、スロープD/A変換部T205は、電流(非出力電流)の出力電流と非出力電流への分割を再帰的に繰り返す。このようにすることにより、スロープD/A変換部T505は、より容易に、ゲイン制御信号を受けて生成された電流を、複数の出力電流と、非出力電流とに分割することができる。
<電流値の遷移例>
図24に、この場合の電流It1、電流It2、電流It3、電流Ituの電流値の遷移の例を示す。NMOS電流源277の1個当たりの電流値をItとすると、(k+1)個の合計電流Ittは、Itt=(k+1)×Itとなる。電流It1の初期値は(p−1)×Itと設定され、電流It2の初期値は(m−1)×Itと設定されている。電流Ittは時間に対し一定で、Itt=It1+It2+It3+Ituとなっている。A/D変換期間に、デジタル信号TH1[q]がデジタル信号TH3[q]を追い越さないように初期値設定を行い、デジタル信号TH1[q]をデジタル信号xTH2[q]が追い越さないように初期値設定を行う。
抵抗208の抵抗値R1、抵抗209の抵抗値R2、および抵抗520の抵抗値R3の比がR1:R2:R3=2:4:1である場合、参照信号1乃至参照信号3のそれぞれのスロープの傾きの比は4:−16:1となる。
以上のように、出力されるアナログ信号が3系統以上の場合も、ゲインを制御するゲイン制御信号を受けて生成される所定の電流が、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割されている。したがって、ゲイン毎にスロープD/A変換部を設ける必要がなく、回路面積や消費電力の増大を抑制することができる。
<4.その他>
<カラムA/D変換>
なお、以上においては、カラムA/D変換部162が画素アレイ101のカラム毎に設けられるように説明したが、カラムA/D変換部162の数は任意であり、画素アレイ101のカラム数より多くても少なくてもよい。例えば、カラムA/D変換部162が複数カラム毎に設けられるようにしてもよいし、1カラムのアナログ信号が、複数のカラムA/D変換部162によりA/D変換されるようにしてもよい。
<エリアA/D変換>
また、以上においては、各単位画素から読み出されたアナログ信号がカラムA/D変換部162により(すなわち、カラム毎に)A/D変換されるように説明したが、A/D変換部の構成はこれに限定されない。例えば、画素アレイ101において、所定数の単位画素121毎に画素ユニットが形成されるようにし、この画素ユニット毎にA/D変換部(エリアA/D変換部とも称する)を設け、各単位画素から読み出されたアナログ信号がこのエリアA/D変換部により(すなわち、画素ユニット毎に)A/D変換されるようにしてもよい。
画素ユニットは、複数の単位画素(例えばY行X列(X,Yは、それぞれ任意の自然数))により構成される単位画素群である。画素ユニットは、画素アレイ101全体に形成され、各単位画素121は、いずれかの画素ユニットに属する。つまり、画素ユニットは、画素アレイ101からなる画素領域を複数に分割する部分領域に含まれる単位画素群である。なお、画素ユニットのサイズ(画素ユニットに含まれる単位画素121の数)や形状は任意である。各画素ユニットのサイズ(単位画素121の数)や形状が互いに同一でなくてもよい。
各単位画素から読み出されたアナログ信号(例えば画素信号)は、画素ユニット毎に設けられた信号線を介してエリアA/D変換部に供給される。エリアA/D変換部は、上述したカラムA/D変換部162やカラムA/D変換部411と同様に、参照信号生成部163が生成する複数の参照信号を利用して、各単位画素から読み出されたアナログ信号を画素ユニット毎にA/D変換する。
このような場合においても、参照信号生成部163が、上述した各実施の形態において説明したような構成を有するようにしてもよい。つまり、画素ユニット毎にA/D変換を行う場合にも、本技術を適用することができ、上述した各実施の形態の場合と同様の効果を得ることができる。
<その他信号>
また、本技術は、例えば、画素アレイ101の全ての単位画素から読み出されたアナログ信号を1つのA/D変換部においてA/D変換する場合にも適用することができる。つまり、本技術は、複数系統の参照信号を生成する参照信号生成部であれば適用することができ、その複数系統の参照信号がどのようなA/D変換部により利用されるようにしてもよい。
また、本技術を適用して生成される参照信号は、任意の信号のA/D変換に利用することができ、例えば、単位画素から読み出されたアナログ信号以外の信号のA/D変換に用いられるようにしてもよい。すなわち、本技術は、イメージセンサに限らず、任意のデバイスに適用することができる。さらに、本技術を適用して生成される信号は、A/D変換部により利用される参照信号でなくてもよい。つまり、本技術は、複数系統の任意の信号を生成する場合に適用することができる。
<多層構造>
また、イメージセンサ100の回路構成は、単数の半導体基板に形成されるようにしてもよいし、複数の半導体基板に形成されるようにしてもよい。例えば、イメージセンサ100が、複数の半導体基板が互いに重畳された多層構造の半導体基板を有し、図1等に示したイメージセンサ100の回路構成が、それらの半導体基板に形成されるようにしてもよい。例えば、第1の半導体基板に画素アレイ101が形成され、第2の半導体基板に列並列処理部102(カラムA/D変換部162や参照信号生成部163等)が形成されるようにしてもよい。半導体基板の数、各半導体基板の形状や大きさ、どの半導体基板にどの構成が形成されるか等は任意である。
<撮像装置>
本技術は、任意のシステム、装置、処理部等に適用することができる。例えば、本技術を、撮像素子を用いる撮像装置に適用してもよい。図25は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図25に示される撮像装置600は、被写体を撮像し、その被写体の動画像や静止画像を画像データとして出力する装置である。
図25に示されるように撮像装置600は、光学部611、CMOSイメージセンサ612、画像処理部613、表示部614、コーデック処理部615、記憶部616、出力部617、通信部618、制御部621、操作部622、およびドライブ623を有する。
光学部611は、撮像の際の光学に関する処理を行う。例えば、光学部611は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等を有する。CMOSイメージセンサ612による被写体の撮像は、この光学部611を介して行われる。つまり、被写体からの光(入射光)は、この光学部611を介してCMOSイメージセンサ612に供給される。
CMOSイメージセンサ612は、撮像素子であり、被写体の撮像に関する処理を行う。例えば、CMOSイメージセンサ612は、被写体からの光を受光し、それを光電変換して、画素毎のアナログ信号(画素信号)を生成し、それをA/D変換してデジタルデータ(画像データ)を生成することができる。また、CMOSイメージセンサ612は、画像データに対してCDS(Correlated Double Sampling)等の信号処理を行い、処理後の画像データを画像処理部613に供給することができる。
画像処理部613は、画像データに対する画像処理に関する処理を行う。例えば、画像処理部613は、画像データに対して画像処理を行うことができる。この画像処理の内容は任意である。例えば、画像処理部613は、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、YC変換等を行うことができる。また、例えば、画像処理部613は、画像データを表示部614やコーデック処理部615に供給することができる。さらに、例えば、画像処理部613は、コーデック処理部615から画像データを取得することもできる。例えば、画像処理部613は、CMOSイメージセンサ612により得られた画像データに対して所定の画像処理を施し、画像処理を施した画像データを表示部614やコーデック処理部615に供給することができる。また、例えば、画像処理部613は、コーデック処理部615から供給された画像データに対して所定の画像処理を施し、画像処理を施した画像データを表示部614やコーデック処理部615に供給することができる。
表示部614は、例えば、液晶ディスプレイ等を有し、画像の表示に関する処理を行う。例えば、表示部614は、画像処理部613から供給される画像データの画像(例えば、被写体の画像)を表示することができる。
コーデック処理部615は、画像データの符号化・復号に関する処理を行う。例えば、コーデック処理部615は、画像データを符号化し、符号化データを生成することができる。例えば、コーデック処理部615は、画像処理部613、記憶部616、通信部618等から画像データを取得してそれを符号化して符号化データを生成することができる。また、例えば、コーデック処理部615は、符号化データを復号し、復号画像の画像データを生成することができる。例えば、コーデック処理部615は、記憶部616や通信部618等から符号化データを取得してそれを復号して復号画像の画像データを生成することができる。さらに、例えば、コーデック処理部615は、画像データや符号化データを、画像処理部613、記憶部616、出力部617、通信部618等に供給することができる。
記憶部616は、例えばハードディスクや半導体メモリ等を有し、符号化データや画像データの記憶に関する処理を行う。例えば、記憶部616は、コーデック処理部615から供給される符号化データや画像データ等を記憶することができる。また、例えば、記憶部616は、所定のタイミングにおいてまたはコーデック処理部615等の要求に応じて、記憶している符号化データや画像データを読み出し、コーデック処理部615に供給することができる。
出力部617は、例えば外部出力端子等の外部出力インタフェースを有し、画像データや符号化データの出力に関する処理を行う。例えば、出力部617は、コーデック処理部615から供給される画像データや符号化データを撮像装置600の外部(例えば他の装置やリムーバブルメディア等)に出力することができる。
通信部618は、所定の通信規格の通信インタフェースを有し、他の装置とのデータの送受信に関する処理を行う。例えば、通信部618は、コーデック処理部615から供給される画像データや符号化データ等の各種情報を、所定の通信(有線通信若しくは無線通信)の通信相手である他の装置に供給することができる。また、例えば、通信部618は、所定の通信(有線通信若しくは無線通信)の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部615に供給することができる。
制御部621は、撮像装置600の各処理部(点線620内に示される各処理部、操作部622、並びに、ドライブ623)の動作を制御する。
操作部622は、例えば、ジョグダイヤル(商標)、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部621に供給する。
ドライブ623は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア624に記憶されている情報を読み出す。ドライブ623は、リムーバブルメディア624からプログラムやデータ等の各種情報を読み出し、それを制御部621に供給する。また、ドライブ623は、書き込み可能なリムーバブルメディア624が自身に装着された場合、制御部621を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア624に記憶させることができる。
以上のような撮像装置600のCMOSイメージセンサ612として、各実施の形態において上述した本技術を適用するようにしてもよい。すなわち、CMOSイメージセンサ612として、上述したイメージセンサ100を適用してもよい。これにより、CMOSイメージセンサ612は、イメージセンサ100と同様の効果を得ることができる。したがって、撮像装置600も同様の効果を得ることができる。
<本技術の適用分野>
本技術を適用したシステム、装置、処理部等は、例えば、交通、医療、防犯、農業、畜産業、鉱業、美容、工場、家電、気象、自然監視等、任意の分野に利用することができる。
例えば、本技術は、画像の鑑賞の用に供されるシステムやデバイスにも適用することができる。また、例えば、本技術は、交通の用に供されるシステムやデバイスにも適用することができる。さらに、例えば、本技術は、セキュリティの用に供されるシステムやデバイスにも適用することができる。また、例えば、本技術は、スポーツの用に供されるシステムやデバイスにも適用することができる。さらに、例えば、本技術は、農業の用に供されるシステムやデバイスにも適用することができる。また、例えば、本技術は、畜産業の用に供されるシステムやデバイスにも適用することができる。さらに、例えば、本技術は、火山、森林、海洋等の自然の状態を監視するシステムやデバイスにも適用することができる。また、本技術は、気象観測の用に供されるシステムやデバイスに適用することができる。さらに、本技術は、例えば鳥類、魚類、ハ虫類、両生類、哺乳類、昆虫、植物等の野生生物の生態を観測するシステムやデバイス等にも適用することができる。
<その他>
本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
例えば、本明細書において、システムとは、複数の構成要素(装置、モジュール(部品)等)の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、1つの筐体の中に複数のモジュールが収納されている1つの装置は、いずれも、システムである。
また、例えば、1つの装置(または処理部)として説明した構成を分割し、複数の装置(または処理部)として構成するようにしてもよい。逆に、以上において複数の装置(または処理部)として説明した構成をまとめて1つの装置(または処理部)として構成されるようにしてもよい。また、各装置(または各処理部)の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置(または処理部)の構成の一部を他の装置(または他の処理部)の構成に含めるようにしてもよい。
なお、本明細書において複数説明した本技術は、矛盾が生じない限り、それぞれ独立に単体で実施することができる。もちろん、任意の複数の本技術を併用して実施することもできる。例えば、いずれかの実施の形態において説明した本技術を、他の実施の形態において説明した本技術と組み合わせて実施することもできる。また、上述した任意の本技術を、上述していない他の技術と併用して実施することもできる。
なお、本技術は以下のような構成も取ることができる。
(1) デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割し、前記複数の出力電流を複数のアナログ信号として出力する第1のD/A変換部
を備える信号処理装置。
(2) 前記第1のD/A変換部は、前記電流を前記デジタル信号の値に応じて第1の出力電流と第1の非出力電流に分割し、前記第1の非出力電流を前記デジタル信号の値に応じて第2の出力電流と第2の非出力電流に分割し、前記第1の出力電流および前記第2の出力電流をそれぞれ出力する
(1)に記載の信号処理装置。
(3) 前記デジタル信号の値は、時間方向に、前記第1の出力電流を増大させ、かつ、前記第2の出力電流を低減させるように変化する
(1)または(2)に記載の信号処理装置。
(4) 前記デジタル信号の値は、時間方向に、前記第1の出力電流および前記第2の出力電流を増大させるように変化する
(1)乃至(3)のいずれかに記載の信号処理装置。
(5) 前記ゲイン制御信号を受けて前記電流を生成する電流源をさらに備える
(1)乃至(4)のいずれかに記載の信号処理装置。
(6) 前記第1のD/A変換部は、前記デジタル信号を制御信号として駆動し、前記アナログ信号が出力される複数の出力端子のそれぞれに接続される各信号線、並びに、電圧源に接続される信号線と、前記電流源との接続を制御するスイッチを有する
(1)乃至(5)のいずれかに記載の信号処理装置。
(7) 前記第1のD/A変換部は、並列に構成される複数の前記スイッチを有し、各信号線と前記電流源とを接続する前記スイッチの数の比に応じて、前記電流を、前記複数の出力電流および前記非出力電流に分割する
(1)乃至(6)のいずれかに記載の信号処理装置。
(8) 前記複数の出力電流のそれぞれに対して、前記出力電流を電圧に変換する抵抗をさらに備える
(1)乃至(7)のいずれかに記載の信号処理装置。
(9) 各出力電流に対応する前記抵抗の抵抗値は、互いに異なる
(1)乃至(8)のいずれかに記載の信号処理装置。
(10) デジタル信号をアナログ信号に変換する変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力された前記デジタル信号の値に応じて単数の出力電流および非出力電流に分割し、前記出力電流を用いて、前記第1のD/A変換部より出力されるアナログ信号の信号レベルを制御する第2のD/A変換部をさらに備える
(1)乃至(9)のいずれかに記載の信号処理装置。
(11) 前記ゲイン制御信号を生成して前記第1のD/A変換部に供給し、ゲインを制御するゲイン制御部をさらに備える
(1)乃至(10)のいずれかに記載の信号処理装置。
(12) 前記デジタル信号を生成し、前記第1のD/A変換部に供給するデジタル信号生成部をさらに備える
(1)乃至(11)のいずれかに記載の信号処理装置。
(13) 前記第1のD/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号をデジタル信号に変換するA/D変換部をさらに備える
(1)乃至(12)のいずれかに記載の信号処理装置。
(14) 前記A/D変換部は、前記複数のアナログ信号を参照信号として利用することにより、ゲインを適応的に切り替えることができるように構成される
(1)乃至(13)のいずれかに記載の信号処理装置。
(15) 前記複数のアナログ信号は、互いに異なる前記A/D変換部により利用される
(1)乃至(14)のいずれかに記載の信号処理装置。
(16) 前記A/D変換部は、複数の単位画素が行列状に配置される画素アレイのカラム毎に備えられ、自身に対応するカラムの各画素から読み出された画素信号を、アナログ信号からデジタル信号に変換する
(1)乃至(15)のいずれかに記載の信号処理装置。
(17) 前記A/D変換部は、複数の単位画素が行列状に配置される画素アレイのエリア毎に備えられ、自身に対応するエリアの各画素から読み出された画素信号を、アナログ信号からデジタル信号に変換する
(1)乃至(16)のいずれかに記載の信号処理装置。
(18) ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割し、前記複数の出力電流を複数のアナログ信号として出力する
信号処理方法。
(19) 複数の単位画素が行列状に配置される画素アレイと、
デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割し、前記複数の出力電流を複数のアナログ信号として出力するD/A変換部と、
前記D/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号である前記画素アレイから読み出された画素信号をデジタル信号に変換するA/D変換部と
を備える撮像素子。
(20) 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
デジタル信号をアナログ信号に変換するD/A変換部であって、ゲインを制御するゲイン制御信号を受けて生成される所定の電流を、入力されたデジタル信号の値に応じて複数の出力電流および非出力電流に分割し、前記複数の出力電流を複数のアナログ信号として出力するD/A変換部と、
前記D/A変換部より出力される前記複数のアナログ信号を参照信号として利用して、アナログ信号である前記画素アレイから読み出された画素信号をデジタル信号に変換するA/D変換部と
を備える電子機器。