以下、本発明の各種実施形態に係る固体撮像素子及び参照電圧RAMPの調整手法の一例を、図面を参照しながら下記の順で説明する。ただし、本発明は、下記の例に限定されない。
1.電源電圧の低電圧化に伴い発生する問題点
2.第1の実施形態:参照電圧生成回路内のMOSトランジスタのサイズを調整する構成例
3.第2の実施形態:参照電圧生成回路内のMOSトランジスタに印加するバックバイアス電圧を調整する構成例
4.第3の実施形態:参照電圧RAMPの波形の傾きが可変である場合の構成例
5.各種変形例
<1.電源電圧の低電圧化に伴い発生する問題点>
まず、固体撮像素子の各種実施形態の構成を説明する前に、電源電圧の低電圧化に伴い発生する参照電圧生成回路の上記問題をより具体的に説明する。
[カレントミラー回路]
固体撮像素子の参照電圧生成回路内には、MOSトランジスタにより構成されたカレントミラー回路が用いられる。図1に、カレントミラー回路の回路構成を示す。なお、図1には、カスコード構成のカレントミラー回路200を示す。
カレントミラー回路200は、被参照電流源201と、第1NMOS(Negative-channel MOS)トランジスタM201〜第4NMOSトランジスタM204とを備える。各回路素子の接続関係は、次の通りである。
被参照電流源201の電流流入側の端子は、電源電圧AVDの供給端子に接続され、被参照電流源201の電流流出側の端子は、第3NMOSトランジスタM203のドレイン端子に接続される。
第3NMOSトランジスタM203のゲート端子は、第4NMOSトランジスタM204のゲート端子に接続され、第3NMOSトランジスタM203のソース端子は、第1NMOSトランジスタM201のドレイン端子に接続される。また、第3NMOSトランジスタM203のゲート端子は、自身のドレイン端子に接続される。すなわち、第3NMOSトランジスタM203は、ダイオード接続される。さらに、第3NMOSトランジスタM203のバックバイアス端子(ボディ端子)は、接地(接地電圧AVS)される。
第1NMOSトランジスタM201のゲート端子は、第2NMOSトランジスタM202のゲート端子に接続され、第1NMOSトランジスタM201のソース端子は、接地される。また、第1NMOSトランジスタM201のゲート端子は、自身のドレイン端子に接続される(ダイオード接続される)。さらに、第1NMOSトランジスタM201のバックバイアス端子は、接地される。
第2NMOSトランジスタM202のドレイン端子は、第4NMOSトランジスタM204のソース端子に接続され、第2NMOSトランジスタM202のソース端子は、接地される。また、第2NMOSトランジスタM202のバックバイアス端子は、接地される。
第4NMOSトランジスタM204のドレイン端子は、出力電圧Voutの端子に接続される。また、第4NMOSトランジスタM204のバックバイアス端子は、接地される。
カレントミラー回路200では、第1NMOSトランジスタM201は、自身を流れる被参照電流Irefをモニタする。また、第2NMOSトランジスタM202には、被参照電流Irefの第1NMOSトランジスタM201及び第2NMOSトランジスタM202間のサイズ比に比例した割合の電流がコピーされる。すなわち、第2NMOSトランジスタM202には、被参照電流Irefに、第1NMOSトランジスタM201と第2NMOSトランジスタM202とのサイズ比を積算した電流が流れる。
カスコード構成のカレントミラー回路200において、例えば、電源電圧AVDが低い場合や、各NMOSトランジスタの閾値電圧が高い場合などには、各NMOSトランジスタの動作点を飽和領域で維持する(確保する)ことが難しくなる。なお、NMOSトランジスタの動作点を確保するための技術は、従来、種々検討されている。
[参照電圧生成回路]
図2に、参照電圧RAMPを生成する参照電圧生成回路の出力段の回路構成を示す。なお、図2には、説明を簡略化するため、電流源(後述の第1電流源34及び第2電流源35)を2つのみ示す。実際には、さらに多くの電流源が並列接続される。
参照電圧生成回路210は、被参照電流源30と、出力抵抗31と、第1NOT回路32と、第2NOT回路33と、第1NMOSトランジスタM1〜第7NMOSトランジスタM7とを備える。各回路素子の接続関係は、次の通りである。
被参照電流源30の電流流入側の端子は、電源電圧AVDの供給端子に接続され、被参照電流源30の電流流出側の端子は、第1NMOSトランジスタM1のドレイン端子に接続される。
第1NMOSトランジスタM1のゲート端子は、第2NMOSトランジスタM2及び第5NMOSトランジスタM5のゲート端子に接続され、第1NMOSトランジスタM1のソース端子は、接地(接地電圧AVS)される。また、第1NMOSトランジスタM1のゲート端子は、自身のドレイン端子に接続される(ダイオード接続される)。さらに、第1NMOSトランジスタM1のバックバイアス端子(ボディ端子)は、接地される。
第2NMOSトランジスタM2のドレイン端子は、第3NMOSトランジスタM3及び第4NMOSトランジスタM4のソース端子に接続され、第2NMOSトランジスタM2のソース端子は、接地される。また、第2NMOSトランジスタM2のバックバイアス端子は、接地される。
第3NMOSトランジスタM3のドレイン端子は、電源電圧AVDの供給端子に接続され、第3NMOSトランジスタM3のゲート端子は、第1NOT回路32の出力端子に接続される。なお、第1NOT回路32の入力端子は、第1スイッチ制御信号SW1の供給端子(不図示)に接続される。すなわち、第3NMOSトランジスタM3は、第1スイッチ制御信号SW1の逆相(反転)信号によりON/OFF制御される。また、第3NMOSトランジスタM3のバックバイアス端子は、接地される。
第4NMOSトランジスタM4のドレイン端子は、参照電圧RAMPの出力端子及び出力抵抗31(抵抗値Rout)の一方の端子に接続される。なお、出力抵抗31の他方の端子は、電源電圧AVDの供給端子に接続される。また、第4NMOSトランジスタM4のゲート端子は、第1スイッチ制御信号SW1の供給端子に接続される。すなわち、第4NMOSトランジスタM4は、第1スイッチ制御信号SW1によりON/OFF制御される。また、第4NMOSトランジスタM4のバックバイアス端子は、接地される。
第5NMOSトランジスタM5のドレイン端子は、第6NMOSトランジスタM6及び第7NMOSトランジスタM7のソース端子に接続され、第5NMOSトランジスタM5のソース端子は、接地される。また、第5NMOSトランジスタM5のバックバイアス端子は、接地される。
第6NMOSトランジスタM6のドレイン端子は、電源電圧AVDの供給端子に接続され、第6NMOSトランジスタM6のゲート端子は、第2NOT回路33の出力端子に接続される。なお、第2NOT回路33の入力端子は、第2スイッチ制御信号SW2の供給端子(不図示)に接続される。すなわち、第6NMOSトランジスタM6は、第2スイッチ制御信号SW2の逆相(反転)信号によりON/OFF制御される。また、第6NMOSトランジスタM6のバックバイアス端子は、接地される。
第7NMOSトランジスタM7のドレイン端子は、参照電圧RAMPの出力端子及び出力抵抗31の一方の端子に接続される。また、第7NMOSトランジスタM7のゲート端子は、第2スイッチ制御信号SW2の供給端子に接続される。すなわち、第7NMOSトランジスタM7は、第2スイッチ制御信号SW2によりON/OFF制御される。また、第7NMOSトランジスタM7のバックバイアス端子は、接地される。
図2に示す参照電圧生成回路210では、第1NMOSトランジスタM1と、第2NMOSトランジスタM2及び第5NMOSトランジスタM5との間に、カレントミラー回路が構成される。
なお、ここでは、第2NMOSトランジスタM2〜第4NMOSトランジスタM4で構成される回路部(図2中の一点鎖線で囲まれた回路部)を第1電流源34と称する。さらに、第5NMOSトランジスタM5〜第7NMOSトランジスタM7で構成される回路部を第2電流源35と称す。
また、各電流源は、対応するスイッチ制御信号(SW1,SW2)によりON/OFF制御されるが、以下では、各電流源において、出力抵抗31に接続されたNMOSトランジスタがON状態であるときの状態を、電流源がON状態であるという。すなわち、出力抵抗31に電流が流れ、出力抵抗31でIRドロップが発生する状態(参照電圧RAMPが出力される状態)を電流源がON状態であるという。なお、例えば、第1電流源34がON状態である場合、第4NMOSトランジスタM4から第2NMOSトランジスタM2に電流が流れる。この際、第1電流源34内に流れる電流量は、被参照電流Irefに、第1NMOSトランジスタM1と第2NMOSトランジスタM2のサイズ比を積算した電流量となる。
一方、各電流源において、電源電圧AVDの供給端子に直接接続されるNMOSトランジスタがON状態であり、出力抵抗31に電流が流れないときの状態を、電流源がOFF状態であるという。なお、例えば、第1電流源34がOFF状態である場合、第3NMOSトランジスタM3から第2NMOSトランジスタM2に電流が流れる。なお、本実施形態では、このように参照電圧RAMPの出力時以外のときも電流源に電流を流すが、これは、RAMP出力モードへの切替前後で、電流源に流れる電流量の変動を少なくすることにより、電流源の特性の変化をより低減するためである。
次に、図2に示す参照電圧生成回路210の動作を簡単に説明する。まず、全ての電流源がOFF状態である場合を考える。この場合、出力抵抗31でIRドロップが発生しないので、最大電圧レベル(AVD)の参照電圧RAMPが出力される。
次いで、所定時間後、第1電流源34をON状態にする。これにより、第1電流源34内では、第4NMOSトランジスタM4から第2NMOSトランジスタM2に電流が流れ、出力抵抗31でIRドロップが発生する。この結果、参照電圧生成回路210から出力される参照電圧RAMPの電圧レベルが低下する。
次いで、さらに所定時間後、第1電流源34をON状態にしたまま、第2電流源35をON状態にする。この結果、出力抵抗31に流れる電流量がさらに増大し、参照電圧RAMPの電圧レベルもさらに低下する。この後、所定時間毎に順次、他の電流源を順次ON状態にすることにより、時間とともに、参照電圧RAMPの出力電圧レベルが直線状に低下する。このようにして、時間に対して所定の傾きで低下し、かつ、所定のダイナミックレンジで電圧レベルが低下する波形の参照電圧RAMPが参照電圧生成回路210で生成され、出力される。
[参照電圧生成回路の設計概要]
ここで、参照電圧生成回路210内の各NMOSトランジスタの設計概要を説明する。ただし、ここでは、主に、参照電圧生成回路210内の第1NMOSトランジスタM1、及び、第1電流源34内の各NMOSトランジスタの設計概要を説明する。なお、他の電流源もまた第1電流源34と同様にして設計される。
第1電流源34内の各NMOSトランジスタを設計する際に重要視する点は、第2NMOSトランジスタM2を常に飽和領域で動作させる(動作点が飽和領域に位置するようにする)ことである。これは次の理由からである。
第2NMOSトランジスタM2に流れる電流Ithのモニタ側となる第1NMOSトランジスタM1は、上述のように、ダイオード接続されているので、第1NMOSトランジスタM1は常に飽和領域で動作する。この場合、第2NMOSトランジスタM2が飽和領域でなく、線形領域で動作すると、第2NMOSトランジスタM2にコピーされる(流れる)電流量が、所望の電流量からずれた値となり、所望の参照電圧RAMPが得られない。それゆえ、参照電圧生成回路210では、第2NMOSトランジスタM2を常に飽和領域で動作させる必要がある。
また、第3NMOSトランジスタM3及び第4NMOSトランジスタM4は、第1電流源34の制御スイッチとして作用するだけでなく、第2NMOSトランジスタM2に対して、カスコードの役割も兼ねる。それゆえ、参照電圧生成回路210を設計する際には、第3NMOSトランジスタM3及び第4NMOSトランジスタM4もまた、飽和領域で動作するように設計する必要がある。
上記条件を満たすための第1NMOSトランジスタM1〜第4NMOSトランジスタM4の具体的な設計手法は、次の通りである。
まず、第1NMOSトランジスタM1及び第2NMOSトランジスタM2のそれぞれにおいて、オーバードライブ電圧Vdsat(=Vgs−Vth)が十分大きくなるようにトランジスタサイズ(チャネルサイズ)を決定する。なお、Vgsは各NMOSトランジスタのゲート・ソース間電圧であり、Vthは各NMOSトランジスタの閾値電圧である。また、一般には、オーバードライブ電圧Vdsatは、例えば100mV程度確保することが好ましいと言われている。
ただし、オーバードライブ電圧Vdsatを考慮して第1NMOSトランジスタM1及び第2NMOSトランジスタM2の各トランジスタサイズを決定する際、製造プロセスによるばらつきを考慮する必要がある。例えば、被参照電流Irefの基となる基準電流をポリシリコン抵抗等で生成すると、被参照電流Irefには±20%程度のばらつきが生じる可能性がある。さらに、各トランジスタの閾値電圧Vthも、使用するプロセスによっては、例えば100mV程度のばらつきが生じる。それゆえ、第1NMOSトランジスタM1及び第2NMOSトランジスタM2の設計時には、あらゆる条件で確保可能なオーバードライブ電圧Vdsatを確認する必要がある。
しかしながら、あらゆる条件においてオーバードライブ電圧Vdsatを確認することは困難であるので、実際には、まず、最も厳しい設計条件において、第1NMOSトランジスタM1及び第2NMOSトランジスタM2の各サイズを決定する。具体的には、被参照電流Irefの値が小さく、かつ、閾値電圧Vthが低い条件において、第1NMOSトランジスタM1及び第2NMOSトランジスタM2のサイズ設計を行い、十分なオーバードライブ電圧Vdsatを確保できるようにする。これにより、第1NMOSトランジスタM1及び第2NMOSトランジスタM2では、他のあらゆる条件においても、オーバードライブ電圧Vdsatを十分確保することが可能になる。
次に、第3NMOSトランジスタM3及び第4NMOSトランジスタM4の各サイズを設計するが、この設計も第1NMOSトランジスタM1及び第2NMOSトランジスタM2と同様にして設計する。すなわち、被参照電流Irefの値が小さく、かつ、閾値電圧Vthが低い条件で、第3NMOSトランジスタM3及び第4NMOSトランジスタM4のサイズ設計を行い、オーバードライブ電圧Vdsatを十分確保できるようにする。
ただし、この際、第3NMOSトランジスタM3及び第4NMOSトランジスタM4の各オーバードライブ電圧Vdsatが、第2NMOSトランジスタM2のそれと同程度となるように各NMOSトランジスタのサイズ調整を行う。上述した条件で設計した結果、第2NMOSトランジスタM2及び第4NMOSトランジスタM4を飽和領域で動作させることができない場合には、設計仕様自体を見直す。
次に、上記条件で設計された各NMOSトランジスタにおいて、上記条件とは逆の条件、すなわち、被参照電流Irefの値が大きく、かつ、閾値電圧Vthが高い条件においても、各NMOSトランジスタが飽和領域で動作するか否かを確認する。この条件においても、各NMOSトランジスタが飽和領域で動作することが確認できれば、上記設計で各NMOSトランジスタの動作点に問題はない。
なお、各NMOSトランジスタの上記動作確認の処理では、第2NMOSトランジスタM2及び第4NMOSトランジスタM4のそれぞれが、NMOSトランジスタの飽和判定式、Vds−Vdsat>0、を満たすか否かを確認する。ただし、Vdsは、各NMOSトランジスタのドレイン・ソース間電圧である。
また、被参照電流Irefが増え、かつ、各NMOSトランジスタの閾値電圧Vthが高くなると、被参照電流Irefの値が小さく、かつ、各NMOSトランジスタの閾値電圧Vthが低い条件に比べてオーバードライブ電圧Vdsatが大きくなる。それゆえ、被参照電流Irefの値が大きく、かつ、各NMOSトランジスタの閾値電圧Vthが高い条件において、上記飽和判定式を満たすためには、各NMOSトランジスタのVdsにどの程度の電圧マージンがあるかが重要になる。
[電源電圧の低電圧化の影響]
参照電圧生成回路210では、上述のようにして、各NMOSトランジスタのサイズを決定する。参照電圧生成回路210において、上記設計により各NMOSトランジスタの電圧マージンが十分確保できる場合には、さらに精度を高めるためにカスコード構成(図2)にすることもできる。
しかしながら、電源電圧の低電圧化が進むと、上述のようにして参照電圧生成回路210内の各NMOSトランジスタを設計しても、その電圧マージンは小さくなる。それゆえ、この場合には、例えば、素子のばらつきや、使用時の電源変化及び温度変化などの影響により、各NMOSトランジスタの飽和領域での動作を確保することが困難になる。具体的には、次のような問題が生じる。
(1)第4NMOSトランジスタM4のドレイン端子側に供給される電源電圧AVDが低下すると、第4NMOSトランジスタM4の飽和領域での動作が確保し難くなる。
(2)第4NMOSトランジスタM4のゲート端子に供給される電源電圧DVDが低下すると、第2NMOSトランジスタM2の飽和領域での動作が確保し難くなる。
上記(1)及び(2)の問題を、図3を参照しながら具体的に説明する。なお、図3は、第1電流源34を制御する第1スイッチ制御信号SW1を「H(High)」レベルとし、第4NMOSトランジスタM4に電流Ithが流れる状態、すなわち、第1電流源34がON状態にあるときの動作の様子を示す。ただし、図3では、説明を簡略化するため、第1電流源34のみがON状態にある例を示し、その他の電流源の図示は省略する。
まず、上記(1)の問題を説明する。第4NMOSトランジスタM4のドレイン端子に供給される電源電圧AVDが低下すると、第4NMOSトランジスタM4のドレイン・ソース間電圧Vds4を十分な値で確保することが難しくなる。この場合、第4NMOSトランジスタM4において上記飽和判定式(Vds−Vdsat>0)を満たすことが困難になり、第4NMOSトランジスタM4の動作点が飽和領域から外れ、線形領域に入り易くなる。
第4NMOSトランジスタM4の動作点が線形領域に入ると、第4NMOSトランジスタM4は抵抗と同様に作用する。この場合、参照電圧RAMPの時間変化により、第2NMOSトランジスタのドレイン・ソース間電圧Vds2が変化し、その結果、参照電圧RAMPの線形性(リニアリティ)が悪化する。
また、第4NMOSトランジスタM4のドレイン・ソース間電圧Vds4は出力抵抗31でのIRドロップ量、すなわち、参照電圧RAMPのダイナミックレンジに大きく影響される。それゆえ、参照電圧RAMPのダイナミックレンジを大きくする必要がある場合には、第4NMOSトランジスタM4のドレイン・ソース間電圧Vds4を十分な値で確保することがさらに難しくなる。
次に、上記(2)の問題を説明する。第2NMOSトランジスタM2及び第4NMOSトランジスタM4が飽和領域で動作している場合、第2NMOSトランジスタM2に流れる電流Ithにより、第4NMOSトランジスタM4のゲート・ソース間電圧Vgs4が決定される。また、第2NMOSトランジスタM2のドレイン・ソース間電圧Vds2は、第4NMOSトランジスタM4のゲート端子に印加される電源電圧DVDと第4NMOSトランジスタM4のゲート・ソース間電圧Vgs4との差(DVD−Vgs4)で決定される。
しかしながら、電流Ithは第2NMOSトランジスタM2のゲート・ソース間電圧Vgs2により決まり、2チャネル長変調を無視した場合には、電流Ithは第2NMOSトランジスタM2のドレイン・ソース間電圧Vds2に依存しない。それゆえ、電源電圧DVDが低下すると、第2NMOSトランジスタM2のドレイン・ソース間電圧Vds2(=DVD−Vgs4)を十分な値で確保することが難しくなる。
この場合、第2NMOSトランジスタM2において、上記飽和判定式(Vds−Vdsat>0)を満たすことが困難になり、第2NMOSトランジスタM2の動作点が飽和領域から外れ、線形領域に入り易くなる。そして、第2NMOSトランジスタM2の動作点が線形領域に入ると、第2NMOSトランジスタM2にコピーされる電流Ithが所望の値にならず、参照電圧RAMPのダイナミックレンジが大幅に変動する。
なお、この際、第2NMOSトランジスタM2は抵抗と同様に作用する。それゆえ、第2NMOSトランジスタM2及び第4NMOSトランジスタM4間の電位Vs4は、第2NMOSトランジスタM2のドレイン・ソース間電圧Vds2及び第4NMOSトランジスタM4のゲート・ソース間電圧Vgs4のバランスを取った電位となる。
上述のように、図2に示す参照電圧生成回路210の構成では、各種電源電圧の低電圧化が進むと、各NMOSトランジスタの動作点を飽和領域で確保することが困難になる。そして、各NMOSトランジスタの動作点が飽和領域から外れると、上述のように、参照電圧RAMPのリニアリティが悪化したり、ダイナミックレンジが変動したりする。
一般に、上述のような動作点の外れた製品(固体撮像素子)は選別段階で除外する。それゆえ、例えば電源電圧等の仕様の制約が厳しい場合には、動作点の外れた製品が増大し、製品の歩留まりが低下する。この結果、製品(固体撮像素子)のコストが増大するという問題が生じる。
また、参照電圧RAMPの傾きを変更できる固体撮像素子では、被参照電流Irefの電流量を前段ブロック(不図示)で調整して、参照電圧RAMPの傾きを変更する。この場合、被参照電流Irefの変更可能範囲が広くなると、参照電圧RAMPの傾きの変動範囲も大きくなるので、各NMOSトランジスタの動作点の確保がより難しくなる。
<2.第1の実施形態>
上述のように、製造プロセスのばらつきや、使用時の電源変化及び温度変化等の要因により、参照電圧生成回路内の各NMOSトランジスタの動作点が飽和領域から外れた場合には、所望の参照電圧RAMPが得られなくなる。そこで、第1の実施形態の固体撮像素子では、サイズ可変のNMOSトランジスタ(後述するサイズ可変NMOSトランジスタ)で参照電圧生成回路を構成する。そして、上記要因により、所望の参照電圧RAMPが得られない場合には、参照電圧生成回路内の各サイズ可変NMOSトランジスタ(MOSトランジスタ)のサイズを調整して動作点を確保する。
[固体撮像素子の構成]
まず、本実施形態の固体撮像素子の構成について説明する。図4に、本実施形態の固体撮像素子の信号出力段付近の回路構成を示す。なお、本実施形態では、固体撮像素子として、列並列型のCMOSイメージセンサを例に挙げ説明する。また、図4には、説明を簡略化するため、主に、参照電圧RAMPの調整処理、すなわち、参照電圧生成回路内の各NMOSトランジスタのサイズ(動作点)の調整処理に関連する回路部のみを示す。
固体撮像素子100は、複数の画素(不図示)を行方向及び列方向にマトリクス状(2次元状)に配置して構成された画素アレイ部1と、画素アレイ部1の列毎に設けられた垂直信号線VSL(読み出し信号線)とを備える。
また、固体撮像素子100は、ダミー画素2(テスト電圧印加部)と、選択トランジスタ3と、垂直信号線横繋ぎスイッチ4(垂直信号線接続スイッチ)と、コンパレータ5と、カウンタ6とを備える。なお、ダミー画素2、選択トランジスタ3、垂直信号線横繋ぎスイッチ4、コンパレータ5及びカウンタ6は、垂直信号線VSL毎に設けられ、画素アレイ部1側からこの順で配置される。
さらに、固体撮像素子100は、センスアンプ7と、ロジック回路8(動作点制御部)と、参照電圧生成回路9と、テスト電圧発生回路10(電圧発生回路)と、テスト電圧切替回路11(制御電圧切替部)とを備える。
ダミー画素2は、NMOSトランジスタで構成される。ダミー画素2のドレイン端子は、電源電圧AVDの供給端子に接続され、ダミー画素2のソース端子は、選択トランジスタ3のドレイン端子に接続される。また、ダミー画素2のゲート端子は、テスト電圧切替回路11を介してテスト電圧発生回路10に接続される。
なお、ダミー画素2は、スイッチ素子ではなく、増幅素子(アンプ)として作用し、ゲート端子に印加される電位(制御電圧)に対応するテスト電圧Vtを、選択トランジスタ3を介して垂直信号線VSLに印加(出力)する。
選択トランジスタ3は、NMOSトランジスタで構成され、ダミー画素2と垂直信号線VSLとの間に設けられる。そして、選択トランジスタ3のドレイン端子は、ダミー画素2のソース端子に接続され、選択トランジスタ3のソース端子は、垂直信号線VSLに接続される。また、選択トランジスタ3のゲート端子は、ダミー画素選択線DLに接続される。
なお、選択トランジスタ3は、そのゲートにダミー画素選択線DLを介してハイレベルのダミー選択信号が印加された際にON状態となり、これにより、ダミー画素2が選択状態となる。そして、選択トランジスタ3は、選択状態において、ダミー画素2から出力されるテスト電圧Vtを垂直信号線VSLに中継する。
垂直信号線横繋ぎスイッチ4は、参照電圧RAMPの調整時にON状態となり、それ以外の時(例えば通常の撮影動作時等)にはOFF状態となるスイッチである。また、各垂直信号線横繋ぎスイッチ4の一方の端子は、対応する垂直信号線VSLに接続され、各垂直信号線横繋ぎスイッチ4の他方の端子は、横繋ぎ線CLに接続される。
なお、垂直信号線横繋ぎスイッチ4を設けた理由は、次の通りである。ダミー画素2から垂直信号線VSLに印加されるテスト電圧Vtの値は、ダミー画素2のばらつきにより、垂直信号線VSL毎にばらつく。この結果、垂直信号線VSLに印加されるテスト電圧Vtにカラム間誤差が発生し、参照電圧RAMPの調整精度が低下する。
本実施形態では、このダミー画素2のばらつきの影響を抑制するために、参照電圧RAMPの調整時には、各垂直信号線横繋ぎスイッチ4を全てON状態にして、全ての垂直信号線VSLを繋げる。これにより、各垂直信号線VSLの電位(テスト電圧Vt)が平均化され、同電位になり、カラム間誤差の問題を抑制することができる。
コンパレータ5の一方の入力端子は、垂直信号線VSLに接続され、他方の入力端子は参照電圧生成回路9に接続される。コンパレータ5は、参照電圧生成回路9から入力される参照電圧RAMPと、画素(不図示)又はダミー画素2から垂直信号線VSLに印加された出力電圧とを比較する。また、コンパレータ5の出力端子はカウンタ6に接続され、コンパレータ5は、比較処理の結果をカウンタ6に出力する。
カウンタ6は、コンパレータ5における比較処理が完了するまでの時間、具体的には検知された画素信号の電圧レベルと参照電圧RAMPの電圧レベルとが交差するまでの時間をカウントする。また、カウンタ6は、センスアンプ7に接続され、カウント数(比較時間)をセンスアンプ7に出力する。
センスアンプ7は、カウンタ6から入力された比較時間(カウント数)を、それに対応する出力コードに変換する。これにより、アナログの画素信号をデジタル信号に変換する。また、センスアンプ7はロジック回路8に接続され、センスアンプ7は、変換された出力コードをロジック回路8に出力する。
ロジック回路8は、固体撮像素子100の動作全体を制御する制御装置及び演算処理装置である。また、本実施形態では、ロジック回路8は、通常動作時だけでなく、参照電圧RAMPの調整処理時の各部の動作も制御する。
具体的には、ロジック回路8は、参照電圧RAMPの調整処理時に、参照電圧RAMPの波形のくずれ(リニアリティのずれ又はダイナミックレンジの変動)を検出する。そして、ロジック回路8は、その検出結果に基づいて、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点が飽和領域から外れているか否かを判定する。また、ロジック回路8は、参照電圧生成回路9及びテスト電圧切替回路11に接続され、参照電圧RAMPの調整時の判定結果に基づいて、参照電圧生成回路9及びテスト電圧切替回路11にそれぞれ、動作点調整信号及び切替制御信号を出力する。そして、ロジック回路8は、これらの出力信号により各回路の動作を制御する。なお、ロジック回路8の構成は後で詳述する。
参照電圧生成回路9は、画素信号をアナログデジタル変換する際に用いる参照電圧RAMPを生成し、その参照電圧RAMPをコンパレータ5に供給する。なお、本実施形態では、参照電圧生成回路9は、通常動作時だけでなく、参照電圧RAMPの調整時にも参照電圧RAMPを生成して出力する。
そして、参照電圧生成回路9では、参照電圧RAMPの調整処理時にロジック回路8から入力される動作点調整信号に基づいて、参照電圧生成回路9が飽和領域で動作するように、各サイズ可変NMOSトランジスタのサイズを変更して、その動作点を調整する。なお、参照電圧生成回路9の具体的な構成については、後で詳述する。
テスト電圧発生回路10は、例えば、抵抗ラダー等により構成され、参照電圧RAMPの調整処理時に垂直信号線VSLに印加するテスト電圧Vtに対応する制御電圧を生成する。この際、テスト電圧発生回路10は、種々の電圧レベルのテスト電圧Vtに対応する制御電圧を生成する。また、テスト電圧発生回路10は、テスト電圧切替回路11に接続され、生成した制御電圧を、テスト電圧切替回路11に出力する。
この際、テスト電圧発生回路10は、まず、一定電圧レベル(基準電圧レベル)のテスト電圧Vtに対応する制御電圧を所定の第1の期間、出力する。次いで、テスト電圧発生回路10は、各種電圧レベルのテスト電圧Vtに対応する制御電圧を所定の第2の期間、出力する。そして、テスト電圧発生回路10は、第2の期間のテスト電圧Vtの電圧レベルを所定時間毎に変更しながら、上記第1及び第2の期間の制御電圧の出力動作を繰り返す。
なお、通常の撮影動作時においてCDS(Correlated Double Sampling:相関2重サンプリング)処理を行う場合、まず、画素のリセット時における信号の読み出し期間(P相期間)に、出力電圧と参照電圧RAMPと比較する。その後、画素の信号検出時における信号の読み出し期間(D相期間)に、出力電圧と参照電圧RAMPと比較する。
そこで、本実施形態では、参照電圧RAMPの調整処理時において、テスト電圧発生回路10が基準電圧レベルのテスト電圧Vtに対応する制御電圧を出力する第1の期間を、P相期間に対応付ける。また、テスト電圧発生回路10が各種電圧レベルのテスト電圧Vtに対応する制御電圧を出力する第2の期間を、D相期間に対応付ける。すなわち、参照電圧RAMPの調整処理時におけるテスト電圧Vtと参照電圧RAMPとの比較処理を、撮影動作時の出力電圧と参照電圧RAMPとの比較処理と同様に行う。
ただし、テスト電圧発生回路10で生成する制御電圧を所定の変化量で変化させた場合、ダミー画素2のゲインの影響により、通常、垂直信号線VSLに印加されるテスト電圧Vtの変化量は、制御電圧の変化量と同じにならない。それゆえ、このダミー画素2のゲインの影響を考慮して、所望レベルのテスト電圧Vtが所望の変化幅で垂直信号線VSLに印加されるように、テスト電圧発生回路10から出力する制御電圧を調整する。
テスト電圧切替回路11は、テスト電圧発生回路10から出力されるP相期間のテスト電圧Vtに対応する制御電圧(図4中のP相電圧)と、D相期間のテスト電圧Vtに対応する制御電圧(図4中のD相電圧)とを切り替える。
[ロジック回路の構成]
次に、ロジック回路8の構成を、図5を参照しながら説明する。なお、図5は、本実施形態の固体撮像素子100におけるロジック回路8の内部ブロック構成図である。
ロジック回路8は、センサ制御管理ブロック21と、出力コード判別回路22と、平均化回路23と、管理メモリ24と、演算回路25と、調整値判定回路26とを備える。
センサ制御管理ブロック21は、固体撮像素子100の動作全体を制御する。また、本実施形態では、センサ制御管理ブロック21は、参照電圧RAMPの調整処理時における各部の動作も制御する。具体的には、センサ制御管理ブロック21は、垂直信号線横繋ぎスイッチ4にVSL横繋ぎ制御信号を出力し、垂直信号線横繋ぎスイッチ4をON/OFF制御する。また、センサ制御管理ブロック21は、テスト電圧切替回路11に切替制御信号を出力し、テスト電圧切替回路11の切替動作を制御する。
出力コード判別回路22は、センスアンプ7に接続され、センスアンプ7から出力コードが入力される。出力コード判別回路22は、バッファ22aを有し、センスアンプ7から入力されたデータをバッファで一時的に保存する。次いで、出力コード判別回路22は、センサ制御管理ブロック21から入力されるデータ判別制御信号に基づいて、センスアンプ7から入力されたデータが、通常の撮影動作時の撮像データであるのか、参照電圧RAMP調整時のテストデータであるのかを判別する。そして、入力されたデータが撮像データである場合には、出力コード判別回路22は、そのデータを映像データとして出力する。一方、入力されたデータがテストデータである場合には、出力コード判別回路22は、そのデータを平均化回路23に出力する。
平均化回路23は、出力コード判別回路22から入力される列数分のテストデータ(D相期間のテスト電圧Vtに対応する出力コード)の平均値を算出する。この平均化処理は、テスト電圧Vtのレベル毎に行う。そして、平均化回路23は、テスト電圧Vtのレベル毎に算出したテストデータ(出力コード)の平均値を管理メモリ24に出力する。
なお、上述したように、参照電圧RAMPの調整時には、各カラムに設けられた垂直信号線横繋ぎスイッチ4を用いて、各垂直信号線VSLの電位(テスト電圧Vt)を平均化にする。しかしながら、各垂直信号線VSLの出力信号は、その後、対応するカラムのコンパレータ5及びカウンタ6で各種処理が施される。それゆえ、各カラムから出力されるデータにも多少ばらつきが存在するので、本実施形態では平均化回路23を設けて、このテストデータのばらつきの影響を除去する。ただし、各カラムから出力されるテストデータのばらつきが小さい場合には、平均化回路23を設けない構成にし、所定のカラムのテストデータを出力コードとして管理メモリ24に出力してもよい。
管理メモリ24は、平均化回路23から入力されるテスト電圧Vtのレベル毎の出力コード(平均値)、及び、センサ制御管理ブロック21から入力されるテスト電圧Vtのレベルを格納する。さらに、管理メモリ24は、演算回路25から入力される出力コードのテスト電圧Vtのレベルに対する理想的な変化特性(以下、理想特性という)、及び、出力コードのリニアリティ誤差のデータを格納する。この際、これらのデータは、管理メモリ24内の管理テーブルでまとめられ、管理される。なお、この管理テーブルの具体的な構成は、後で詳述する。
演算回路25は、管理メモリ24に格納されたテスト電圧Vtのレベル毎の出力コード(平均値)の値に基づいて、参照電圧RAMPの調整時における出力コードの理想特性を演算する。また、演算回路25は、参照電圧RAMPの調整時に測定されたテスト電圧Vtのレベル毎の出力コード(平均値)のデータと、算出した出力コードの理想特性のデータとから、出力コードのリニアリティ誤差を算出する。なお、リニアリティ誤差は低照度側及び高照度側で重み(映像の画質に与える影響度)が異なるので、演算回路25は、さらに、低照度側及び高照度側のリニアリティ誤差の最大値(以下、最大リニアリティ誤差という)をそれぞれ算出する。
そして、演算回路25は、算出した出力コードの理想特性、リニアリティ誤差、並びに、低照度側及び高照度側の最大リニアリティ誤差のデータを管理メモリ24に出力する。その後、演算回路25は、スリープ状態に入る。なお、演算回路25における出力コードの理想特性、及び、出力コードのリニアリティ誤差の算出手法については、後で詳述する。
調整値判定回路26は、演算回路25で算出された出力コードの低照度側及び高照度側の最大リニアリティ誤差を管理メモリ24から取得する。そして、調整値判定回路26は、それらの出力コードの最大リニアリティ誤差に基づいて、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点の調整値(サイズの調整量)を決定する。
この際、調整値判定回路26は、各最大リニアリティ誤差と、予め設定された対応する閾値とを比較する。そして、調整値判定回路26は、各最大リニアリティ誤差が対応する閾値内に収まるように、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点の調整値を決定する。その後、調整値判定回路26は、その調整値に対応する動作点調整信号を参照電圧生成回路9に出力する。
また、調整値判定回路26は、その内部にメモリ26aを有し、そのメモリ26aには、動作点の調整値の過去の推移を格納して管理する。本実施形態では、この動作点の推移状況も考慮して、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点の調整値を決定する。
なお、本実施形態では、ロジック回路8内に参照信号RAMPの調整制御機能を設ける例を説明したが、本発明はこれに限定されない。参照電圧RAMPの調整制御専用の回路ブロックを別途設けてもよい。ただし、例えば通常の撮影時等には、参照電圧生成回路9の動作点を調整することができないので、固体撮像素子100の動作状況を管理するロジック回路8で参照電圧RAMPの調整時の各部動作を制御することが好ましい。
[参照電圧生成回路の等価イメージ回路]
次に、本実施形態の参照電圧生成回路9の構成を、図6を参照しながら説明する。なお、図6は、参照電圧生成回路9の等価的なイメージ回路図である。ただし、図6では、説明を簡略化するため、後述の第1電流源40のみがON状態にある例を示し、その他の電流源の図示は省略する。
参照電圧生成回路9は、被参照電流源30と、出力抵抗31と、第1NOT回路32と、第1サイズ可変NMOSトランジスタM10〜第4サイズ可変NMOSトランジスタM40(MOSトランジスタ)とを備える。なお、本実施形態では、第2サイズ可変NMOSトランジスタM20〜第4サイズ可変NMOSトランジスタM40により第1電流源40を構成する。
図6に示す参照電圧生成回路9と図2に示す参照電圧生成回路210との比較から明らかなように、図6に示す参照電圧生成回路9は、図2に示す参照電圧生成回路210において各NMOSトランジスタをサイズ可変NMOSトランジスタで置き換えた構成となる。それ以外の構成は、図2に示す参照電圧生成回路210と同様である。
本実施形態では、第1サイズ可変NMOSトランジスタM10〜第4サイズ可変NMOSトランジスタM40のトランジスタサイズを、ロジック回路8から入力される動作点調整信号に基づいて変化させる。これにより、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点を自動的に調整する。
ただし、この際、4つのサイズ可変NMOSトランジスタのサイズを同じ比率で変化させる。これは、4つのサイズ可変NMOSトランジスタのサイズを同じ比率で変化させないと、カレントミラー回路で第1電流源40にコピーする電流量が変化したり、各トランジスタの動作点が所望の位置からずれたりするという問題が生じるためである。
なお、ここでいう、NMOSトランジスタのサイズとは、トランジスタのチャネル幅Wとチャネル長Lとの比W/Lや、並列駆動するトランジスタの数などのことを意味する。本実施形態では、後述の参照電圧生成回路9の実現回路で説明するように、各サイズ可変NMOSトランジスタを並列駆動可能な複数のNMOSトランジスタ(サブNMOSトランジスタ)で構成する。そして、並列駆動するNMOSトランジスタの数を調整することにより、各サイズ可変NMOSトランジスタのサイズを変更する。
例えば、図6に示す参照電圧生成回路9において、第1サイズ可変NMOSトランジスタM10を64個のNMOSトランジスタで構成し、第2サイズ可変NMOSトランジスタM20を12個のNMOSトランジスタで構成した場合を考える。また、第3サイズ可変NMOSトランジスタM30及び第4サイズ可変NMOSトランジスタM40をそれぞれ6個のNMOSトランジスタで構成した場合を考える。さらに、今、全てのNMOSトランジスタを並列駆動した際の各サイズ可変NMOSトランジスタのサイズを「1」とする。
このような条件で、各サイズ可変NMOSトランジスタのサイズを1/2にする場合を考える。この場合、NMOSトランジスタのチャネル幅Wを1/2にすることと、並列駆動するNMOSトランジスタの数を半分にすることとは等価になる。それゆえ、この場合には、第1サイズ可変NMOSトランジスタM10〜第4サイズ可変NMOSトランジスタで並列駆動するNMOSトランジスタの数を、それぞれ32個、6個、3個及び3個とすればよい。
なお、上述のように、各サイズ可変NMOSトランジスタにおいて並列駆動するNMOSトランジスタの数を半分にしてサイズを1/2にした場合、各サイズ可変NMOSトランジスタの相互インダクタンスGmは(1/2)1/2倍となる。また、この場合、オーバードライブ電圧Vdsatは21/2倍となる。
そこで、本実施形態では、第1電流源40に流れる電流Ithが小さい条件では、各サイズ可変NMOSトランジスタのサイズを小さくして、十分な値のオーバードライブ電圧Vdsatを確保する。逆に、第1電流源40に流れる電流Ithが大きい条件では、各サイズ可変NMOSトランジスタのサイズを大きくして、十分な値の飽和電圧マージン(=Vds−Vdsat)を確保する。
[参照電圧生成回路の実現回路例]
図7に、本実施形態の参照電圧生成回路9の実現回路構成例を示す。なお、図7に示す参照電圧生成回路9において、図6に示す参照電圧生成回路9と同じ構成には同じ符号を付して示す。
上述のように、本実施形態では、図6に示す参照電圧生成回路9内の各サイズ可変NMOSトランジスタを並列駆動可能な複数のNMOSトランジスタで構成し、並列駆動するNMOSトランジスタの数を調整することによりトランジスタサイズを変更する。より具体的には、本実施形態では、各電流源を並列駆動可能な複数のサブ電流源で構成する。そして、並列駆動するサブ電流源の数を調整することにより、参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズを変更し、参照電圧RAMPの波形を調整する。なお、図7に示す例では、図6に示す各サイズ可変NMOSトランジスタを2つの並列駆動可能なNMOSトランジスタで構成する例を示す。
参照電圧生成回路9の実現回路は、被参照電流源30と、出力抵抗31と、切替スイッチ43と、第1NOR回路44〜第4NOR回路47とを備える。また、参照電圧生成回路9は、第1NMOSトランジスタM11、第2NMOSトランジスタM21、第3NMOSトランジスタM31、及び、第4NMOSトランジスタM41を備える。さらに、参照電圧生成回路9は、第5NMOSトランジスタM12、第6NMOSトランジスタM22、第7NMOSトランジスタM32、第8NMOSトランジスタM42、及び、第9NMOSトランジスタM50を備える。
図7に示す例では、第1NMOSトランジスタM11及び第5NMOSトランジスタM12(サブMOSトランジスタ)で、図6に示す第1サイズ可変NMOSトランジスタM10を構成する。また、第2NMOSトランジスタM21及び第6NMOSトランジスタM22で、図6に示す第2サイズ可変NMOSトランジスタM20を構成する。また、第3NMOSトランジスタM31及び第7NMOSトランジスタM32で、図6に示す第3サイズ可変NMOSトランジスタM30を構成する。そして、第4NMOSトランジスタM41及び第8NMOSトランジスタM42で、図6に示す第4サイズ可変NMOSトランジスタM40を構成する。なお、各回路素子の被参照電流源30側からの接続関係を説明すると、次の通りになる。
被参照電流源30の電流流入側の端子は、電源電圧AVDの供給端子に接続され、被参照電流源30の電流流出側の端子は、第1NMOSトランジスタM11及び第5NMOSトランジスタM12のドレイン端子に接続される。
第1NMOSトランジスタM11のゲート端子は、第2NMOSトランジスタM21及び第6NMOSトランジスタM22のゲート端子に接続され、第1NMOSトランジスタM11のソース端子は、接地(接地電圧AVS)される。また、第1NMOSトランジスタM11のゲート端子は、自身のドレイン端子に接続される(ダイオード接続される)。さらに、第1NMOSトランジスタM11のバックバイアス端子(ボディ端子)は、接地される。
第5NMOSトランジスタM12のゲート端子は、切替スイッチ43に接続され、第5NMOSトランジスタM12のソース端子は、接地される。また、第5NMOSトランジスタM12のバックバイアス端子は、接地される。
切替スイッチ43は、第1サイズ切替信号HD_HVにより切替制御され、第1サイズ切替信号HD_HVが「H」レベルである場合には、第5NMOSトランジスタM12のゲート端子を接地する。一方、第1サイズ切替信号HD_HVが「L(Low)」レベルである場合には、第5NMOSトランジスタM12のゲート端子を第2NMOSトランジスタM21及び第6NMOSトランジスタM22のゲート端子に接続する。なお、第1サイズ切替信号HD_HV及び後述の第2サイズ切替信号HD_LVは、参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズを変更する際に用いる制御信号である。
第2NMOSトランジスタM21のドレイン端子は、第3NMOSトランジスタM31及び第4NMOSトランジスタM41のソース端子に接続され、第2NMOSトランジスタM21のソース端子は、接地される。また、第2NMOSトランジスタM21のバックバイアス端子は、接地される。
第3NMOSトランジスタM31のドレイン端子は、電源電圧AVDの供給端子に接続され、第3NMOSトランジスタM31のゲート端子は、第1NOR回路44の出力端子に接続される。なお、第1NOR回路44の2つの入力端子のうち、一方の入力端子は、「L」レベル信号の供給端子(不図示)に接続され、他方の入力端子は、第2NOR回路45の出力端子に接続される。また、第3NMOSトランジスタM31のバックバイアス端子は、接地される。
第4NMOSトランジスタM41のドレイン端子は、参照電圧RAMPの出力端子及び出力抵抗31(抵抗値Rout)の一方の端子に接続される。なお、出力抵抗31の他方の端子は、電源電圧AVDの供給端子に接続される。また、第4NMOSトランジスタM41のゲート端子は、第2NOR回路45の出力端子に接続される。なお、第2NOR回路45の2つの入力端子のうち、一方の入力端子は、「L」レベル信号の供給端子に接続され、他方の入力端子は、第1スイッチ制御信号SW1の逆相(反転)信号SW1′の供給端子(不図示)に接続される。なお、逆相信号SW1′は、第1スイッチ制御信号SW1の供給端子からインバータ(不図示)を介して出力される。さらに、第4NMOSトランジスタM41のバックバイアス端子は、接地される。
第6NMOSトランジスタM22のドレイン端子は、第7NMOSトランジスタM32及び第8NMOSトランジスタM42のソース端子に接続され、第6NMOSトランジスタM22のソース端子は、接地される。また、第6NMOSトランジスタM22のバックバイアス端子は、接地される。
第7NMOSトランジスタM32のドレイン端子は、電源電圧AVDの供給端子に接続され、第7NMOSトランジスタM32のゲート端子は、第3NOR回路46の出力端子に接続される。なお、第3NOR回路46の2つの入力端子のうち、一方の入力端子は、第2サイズ切替信号HD_LVの供給端子(不図示)に接続され、他方の入力端子は、第4NOR回路47の出力端子に接続される。また、第7NMOSトランジスタM32のバックバイアス端子は、接地される。
第8NMOSトランジスタM42のドレイン端子は、参照電圧RAMPの出力端子及び出力抵抗31の一方の端子に接続される。また、第8NMOSトランジスタM42のゲート端子は、第4NOR回路47の出力端子に接続される。なお、第4NOR回路47の2つの入力端子のうち、一方の入力端子は、第2サイズ切替信号HD_LVの供給端子に接続される。また、第4NOR回路47の他方の入力端子は、第1スイッチ制御信号SW1の逆相信号SW1′の供給端子に接続される。さらに、第8NMOSトランジスタM42のバックバイアス端子は、接地される。
第9NMOSトランジスタM50のドレイン端子は、第7NMOSトランジスタM32及び第8NMOSトランジスタM42の各ソース端子に接続され、第9NMOSトランジスタM50のソース端子は、接地される。また、第9NMOSトランジスタM50のゲート端子は、第1サイズ切替信号HD_HVの供給端子に接続される。
なお、第9NMOSトランジスタM50は、第6NMOSトランジスタM22をON/OFF制御するために設ける。具体的には、第1サイズ切替信号HD_HVが「H」レベルのとき、後述の第2サブ電流源42はOFF状態となるが、この際も第2サブ電流源42内の第6NMOSトランジスタM22のゲート端子には電圧が印加された状態となる。この場合、第6NMOSトランジスタM22からリーク電流が発生するおそれがある。それゆえ、本実施形態では、このような場合に、第9NMOSトランジスタM50をONして、そのリーク電流を第9NMOSトランジスタM50を介して流すことにより、リーク電流の影響を抑制する。
本実施形態の参照電圧生成回路9では、第2NMOSトランジスタM21、第3NMOSトランジスタM31、及び、第4NMOSトランジスタM41で第1サブ電流源41を構成する。また、本実施形態では、第6NMOSトランジスタM22、第7NMOSトランジスタM32、及び、第8NMOSトランジスタM42で第2サブ電流源42を構成する。そして、本実施形態では、第1サブ電流源41及び第2サブ電流源42で図6に示す参照電圧生成回路9内の第1電流源40を構成する。
また、本実施形態では、第1サブ電流源41のON/OFF制御用のロジックブロックとして、第1NOR回路44及び第2NOR回路45を用いる。そして、本実施形態では、第3NMOSトランジスタM31及び第4NMOSトランジスタM41を、それぞれ、第1NOR回路44及び第2NOR回路45によりON/OFF制御し、一方がON状態のときには、他方はOFF状態となるように制御する。
さらに、本実施形態では、第2サブ電流源42のON/OFF制御用のロジックブロックとして、第3NOR回路46及び第4NOR回路47を用いる。そして、本実施形態では、第7NMOSトランジスタM32及び第8NMOSトランジスタM42を、それぞれ、第3NOR回路46及び第4NOR回路47によりON/OFF制御し、一方がON状態のときには、他方はOFF状態となるように制御する。
なお、後述するように、例えば、参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズを低減する際には、第2サブ電流源42内の第7NMOSトランジスタM32及び第8NMOSトランジスタM42を同時にOFFする必要がある。本実施形態では、この制御を実現するために、第2サブ電流源42のON/OFF制御用のロジックブロックとしてNOR回路(第3NOR回路46及び第4NOR回路47)を用いる。
また、本実施形態では、第1サブ電流源41のON/OFF制御用のロジックブロックにも第2サブ電流源42と同様にNOR回路を用いるが、これは、第1サブ電流源41のON/OFF制御時のドライブ能力と、第2サブ電流源42のそれとを揃えるためである。
上述のように、本実施形態では、各サブ電流源のON/OFF制御用のロジックブロックとして、NOR回路を用いた例を説明したが、本発明はこれに限定されない。後述する参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズの変更制御と同様の制御が可能な構成であれば、任意のロジックブロックを適用することができる。また、参照電圧生成回路9内の各NMOSトランジスタのON/OFF制御用の信号を別途、外部のロジックブロックで生成することができる場合には、NOR回路を設けなくてもよい。この場合には、参照電圧生成回路9の回路面積を低減することができる。
また、本実施形態では、並列駆動する第1NMOSトランジスタM11及び第5NMOSトランジスタM12間のトランジスタサイズの比率を、並列駆動する第2NMOSトランジスタM21及び第6NMOSトランジスタM22間のそれと同じにする。また、並列駆動する第1NMOSトランジスタM11及び第5NMOSトランジスタM12間のトランジスタサイズの比率を、並列駆動する第3NMOSトランジスタM31及び第7NMOSトランジスタM32間のそれと同じにする。さらに、並列駆動する第1NMOSトランジスタM11及び第5NMOSトランジスタM12間のトランジスタサイズの比率を、並列駆動する第4NMOSトランジスタM41及び第8NMOSトランジスタM42間のそれと同じにする。
すなわち、本実施形態では、第1サブ電流源41及び第2サブ電流源42で対応するNMOSトランジスタ(並列駆動するサブMOSトランジスタ)間のサイズ比は全て同じにする。これにより、参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズを変更した際にも、参照電圧生成回路9の動作特性が変化しないようにすることができる。
なお、複数のサブ電流源間で対応するNMOSトランジスタ間のサイズ比は、例えば必要とする動作点の調整精度、調整範囲等に応じて適宜設定される。また、本実施形態では、複数のサブ電流源間で対応するNMOSトランジスタのサイズは、同じサイズとしてもよいし、異なるサイズにしてもよい。
[参照電圧生成回路内の各サイズ可変NMOSトランジスタのサイズの変更動作]
ここで、図7に示す参照電圧生成回路9の動作点調整時におけるトランジスタサイズの変更動作を説明する。まず、RAMP出力モード(第1スイッチ制御信号SW1が「H」レベルである場合)において、第1サイズ切替信号HD_HV及び第2サイズ切替信号HD_LVがともに「L」レベルである場合(以下、第1の駆動状態という)を考える。
第1の駆動状態では、第9NMOSトランジスタM50がOFFになるとともに、切替スイッチ43により、第5NMOSトランジスタM12のゲート端子が自身のドレイン端子に接続され、ダイオード接続される。これにより、第1NMOSトランジスタM11及び第5NMOSトランジスタM12と、第2NMOSトランジスタM21及び第6NMOSトランジスタM22との間にカレントミラー回路が構成される。
また、第1の駆動状態では、第1NOR回路44〜第4NOR回路47の出力信号レベルは、それぞれ、「L」、「H」、「L」及び「H」となる。この場合、第3NMOSトランジスタM31及び第7NMOSトランジスタM32がOFFとなり、第4NMOSトランジスタM41及び第8NMOSトランジスタM42がONとなる。すなわち、第1の駆動状態では、第1サブ電流源41及び第2サブ電流源42がともにON状態となる。
次に、第1の駆動状態において、ロジック回路8で算出される出力コードのリニアリティ誤差の判定結果から、参照電圧生成回路9内のトランジスタサイズを低減する必要が生じた際には、次のようにしてトランジスタサイズを低減する。この場合、RAMP出力モードを維持した状態(第1スイッチ制御信号SW1を「H」レベルに維持した状態)で、第1サイズ切替信号HD_HV及び第2サイズ切替信号HD_LVをともに「H」レベルにする(以下、この状態の第2の駆動状態という)。
この第2の駆動状態では、第9NMOSトランジスタM50がON状態となるとともに、切替スイッチ43により、第5NMOSトランジスタM12のゲート端子が接地される。また、第2の駆動状態では、第1NOR回路44〜第4NOR回路47の出力信号レベルは、それぞれ、「L」、「H」、「L」及び「L」となる。
この場合、第2NMOSトランジスタM21及び第4NMOSトランジスタM41がONとなり、その他のNMOSトランジスタはOFFとなる。すなわち、第2の駆動状態では、第1サブ電流源41がON状態となり、第2サブ電流源42はOFF状態となる。この場合、参照電圧生成回路9内で参照電圧RAMPの生成に寄与するのは、第1サブ電流源41だけとなり、参照電圧RAMPの生成のために並列駆動するNMOSトランジスタの数が減少することになる。
この結果、第2の駆動状態では、第1の駆動状態に比べて、参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズが低減されていることと同等になる。本実施形態では、このようにして、参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズを変更する。
なお、本実施形態では、1つの電流源において、トランジスタサイズを2段階で変更する例を説明したが、本発明は、これに限定されない。例えば、電源電圧等の仕様の条件が厳しい場合には、例えば、1つの電流源を3個以上のサブ電流源で構成し、トランジスタサイズを3段階以上で変更するように構成してもよい。この場合、参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズ調整を詳細に行うことができ、より最適な動作点で参照電圧生成回路9を動作させることができる。ただし、サブ電流源の数が増えると、回路面積が増大するので、サブ電流源の数の上限は回路面積及びレイアウト条件により制限される。
[参照電圧RAMPの調整原理]
次に、本実施形態における参照電圧RAMPの調整原理について説明する。なお、本実施形態では、参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズ(動作点)を調整して、参照電圧RAMPの波形を調整する。
(1)参照電圧RAMPのリニアリティが悪化した場合の調整原理
上記図3で説明したように、例えば、図3中の第1電流源34に印加する電源電圧AVDが低電圧化すると、第1電流源34内の第4NMOSトランジスタM4の動作点を確保することが難しくなる。この状況で、第4NMOSトランジスタM4の動作点が飽和領域から外れると、参照電圧RAMPの波形が曲線状になり、参照電圧RAMPのリニアリティを確保することができなくなる。
特に、電源電圧AVDが低く、参照電圧RAMPのダイナミックレンジ(変動幅)が大きい条件では、高照度側(出力コードのフルコード側)でNMOSトランジスタの動作点が外れる事象が多くなる。
そこで、本実施形態では、参照電圧RAMPのリニアリティのずれを検出して、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点(参照電圧RAMPの波形)を調整する。具体的には、ダミー画素2から所定期間毎にレベルを変えながらテスト電圧Vtを垂直信号線VSLに印加し、その時に得られる出力コードのテスト電圧Vtのレベルに対する変化特性から参照電圧RAMPのリニアリティのずれを検出する。そして、その検出結果に基づいて、参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズを自動的に変更して、動作点を調整する。
図8に、参照電圧RAMPのリニアリティが悪化した際の参照電圧RAMPの調整原理の概要を示す。なお、図8中の太実線で示す特性が参照電圧生成回路9で生成される参照電圧RAMPの信号波形であり、ここでは、理想的な参照電圧RAMPの信号波形を示す。また、図8中の破線で示す特性は、動作点調整時にテスト電圧発生回路10及びダミー画素2により垂直信号線VSLに印加するテスト電圧Vtの信号波形である。
なお、図8中のP相期間は、上述したように画素のリセット時における信号の読み出し期間に対応し、このP相期間では、参照電圧RAMPの波形は、通常、時間とともに所定の傾きで低下する。このP相期間では、出力信号の基準電圧レベルが検出される。また、図8中のD相期間は、画素の信号検出時における信号の読み出し期間に対応し、このD相期間では、参照電圧RAMPの波形もまた、通常、時間とともに所定の傾きで低下する。なお、このD相期間の参照電圧RAMPの電圧レベルのダイナミックレンジ(変動幅)は、出力コードの数に応じて適宜設定されるが、通常、P相期間のそれに比べて大きくなる。
本実施形態では、上述のように、参照電圧RAMPの調整処理時におけるテスト電圧Vtと参照電圧RAMPとの比較処理を、撮影動作時の出力電圧と参照電圧RAMPとの比較処理と同様に行う。それゆえ、本実施形態では、動作点の調整時には、まず、P相期間において、基準電圧レベルVpのテスト電圧Vtを垂直信号線VSLに印加する。次いで、D相期間に切り替わると、テスト電圧Vtのレベルを所定の電圧レベル(図8中のVp,Vd1〜Vdnのいずれか)に設定して、垂直信号線VSLに印加する。
次いで、P相期間及びD相期間の上記テスト電圧Vtの印加処理を、所定時間毎(例えば1H(1行の読み出し期間)毎)に、D相期間に印加するテスト電圧Vtのレベルを種々変化させながら繰り返す。そして、テスト電圧Vtの各レベルにおいて、センスアンプ7から出力される出力コードを測定する。なお、この際、P相期間の電圧レベルは、上述のように、基準となるので更新せず一定(基準電圧レベルVp)とする。
より具体的には、まず、P相期間に基準電圧レベルVpのテスト電圧Vtを垂直信号線VSLに印加し、次いで、D相期間にも基準電圧レベルVpのテスト電圧Vtを垂直信号線VSLに出力する(図8中の破線波形Vt0)。そして、各期間において、参照電圧RAMPと、テスト電圧Vtとを比較し、その比較結果(各期間のカウント数)に対応する出力コードをセンスアンプ7で測定する
次いで、所定時間経過後、P相期間に基準電圧レベルVpのテスト電圧Vtを垂直信号線VSLに出力し、D相期間には基準電圧レベルVpよりΔVだけ低い電圧レベルVd1のテスト電圧Vtを垂直信号線VSLに印加する(図8中の破線波形Vt1)。そして、この際にも、各期間において、参照電圧RAMPと、テスト電圧Vtとを比較し、その比較結果(各期間のカウント数)に対応する出力コードをセンスアンプ7で測定する。なお、テスト電圧Vtのレベルの切替動作は、P相期間とD相期間との切替時間tsに行われ、テスト電圧切替回路11により切替制御される。
その後、上述したテスト電圧Vtの印加及び出力コードの測定の一連の動作を、D相期間に垂直信号線VSLに印加するテスト電圧Vtのレベルを下げながら繰り返す。この際、D相期間のテスト電圧Vtのレベル低下とともに、出力コードの値は大きくなる。そして、このテスト電圧Vtの印加及び出力コードの測定の一連の動作は、D相期間のテスト電圧Vtのレベルが、出力コードがフルコード(最大値)となるときの電圧レベルVdn(図8中の破線波形Vtn)になるまで繰り返す。
なお、通常、固体撮像素子100の例えば性能等により、予め所望の参照電圧RAMPのダイナミックレンジは分かっている。それゆえ、本実施形態では、参照電圧RAMPのダイナミックレンジ全域に渡って、D相期間のテスト電圧Vtと参照電圧RAMPの信号とが交差するように、D相期間の電圧レベルを設定する。
そして、上述のようにして測定されたD相期間のテスト電圧Vtのレベル変化に対する出力コードの変化特性は、管理メモリ24に格納される。
次いで、測定されたテスト電圧Vtに対する出力コードの変化特性に基づいて、出力コードのリニアリティ誤差を演算する。なお、この演算は、演算回路25で行う。ただし、本実施形態では、CDS処理された出力コードを用いてリニアリティ誤差を算出する。CDS処理は、例えばカウンタ6、ロジック回路8等で施される。また、D相期間の電圧レベルの変化幅ΔVをより小さくして、上記特性のデータ数を増やすことにより、出力コードのリニアリティ誤差の算出精度を向上させることができる。
図9に、動作点調整時に算出する出力コードのリニアリティ誤差の算出原理を示す。なお、図9は、垂直信号線VSLに印加されるD相期間のテスト電圧Vtのレベルと、センスアンプ7から出力される出力コードとの関係を示す特性図である。図9に示す特性の横軸は、垂直信号線VSLに印加されるD相期間のテスト電圧Vtの電圧レベルであり、縦軸はセンスアンプ7から出力される出力コードである。
参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点が外れ、参照電圧RAMPのリニアリティが確保されていない場合、出力コードの変化特性は、図9中の実線で示す実測特性C1のように曲線となり両者の間の関係は線形でなくなる。そこで、本実施形態では、出力コードの実測特性C1から出力コードの直線状の理想特性C2(図9中の破線特性)を算出し、出力コードの実測特性C1と理想特性C2との差を求め、その差を出力コードのリニアリティ誤差とする。
なお、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点が飽和領域にあり、参照電圧RAMPのリニアリティが確保されている場合、出力コードの変化特性(実測特性C1)は直線状となる。それゆえ、ここで算出する出力コードのリニアリティ誤差は、参照電圧RAMPのリニアリティのずれを表している。
本実施形態では、D相期間に基準電圧レベルVpのテスト電圧Vtを印加した際の測定結果(図9中のグラフの原点)と、D相期間に1/2フルコードに対応する電圧レベルVdmのテスト電圧Vtを印加した際の測定結果とを繋いだ直線を理想特性C2とする。ただし、理想特性C2の算出手法は、この例の手法に限定されず任意の手法を用いることができる。
また、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点のずれ量が大きくなると、出力コードの実測特性C1の理想特性C2からのずれも大きくなるので、出力コードのリニアリティ誤差も大きくなる。それゆえ、本実施形態では、算出されたリニアリティ誤差に基づいて、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点、すなわち、参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズを変更するか否かを判断する。
具体的には、1/2フルコードより低照度側の最大リニアリティ誤差Δ1、及び、高照度側の最大リニアリティ誤差Δ2を算出する。次いで、低照度側の最大リニアリティ誤差Δ1と、予め設定された対応する閾値とを比較する。また、高照度側の最大リニアリティ誤差Δ2と、予め設定された対応する閾値とを比較する。なお、各最大リニアリティ誤差に対応する各閾値は、例えば、必要とする調整精度、アナログデジタルの変換精度等に応じて適宜設定される。
そして、低照度側の最大リニアリティ誤差Δ1、及び、高照度側の最大リニアリティ誤差Δ2がともに対応する閾値の範囲内となるまで、すなわち、最適な参照電圧RAMPの波形が得られるまで、上記リニアリティ誤差の測定及び動作点調整の処理を繰り返す。
参照電圧RAMPのリニアリティが悪化した場合には、このようにして、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点を調整し、参照電圧RAMPの波形を調整する。
(2)参照電圧RAMPのダイナミックレンジが変動した場合の調整原理
上記図3で説明したように、例えば、図3中の電源電圧DVDの低電圧化が進むと、第1電流源34内の第2NMOSトランジスタM2の動作点を確保することが難しくなる。この状況では、第2NMOSトランジスタM2の動作点が飽和領域から外れても、第2NMOSトランジスタM2の動作点は出力コードのレベルに関係なく常に外れているので、RAMPの信号波形のリニアリティは大きく悪化しない。しかしながら、この場合、上述したように、第2NMOSトランジスタM2にコピーされる電流Ithが所望の値にならず、参照電圧RAMPのダイナミックレンジが大幅に変動する。
図10に、参照電圧RAMPのダイナミックレンジが変動した際の参照電圧RAMPの調整原理の概要を示す。なお、図10中の太実線で示す参照電圧RAMPの波形R1は、参照電圧生成回路9が飽和領域で動作している場合(正常動作時)の波形である。また、図10中の一点鎖線で示す参照電圧RAMPの波形R2は、電源電圧DVDの低電圧化に伴い、例えば、図3に示す第1電流源34内の第2NMOSトランジスタM2の動作点が外れた場合の波形である。
電源電圧DVDの低下に伴い、例えば、図3に示す第1電流源34内の第2NMOSトランジスタM2の動作点が外れると、その波形R2は時間とともに直線状に低下しリニアリティは悪化しないが、その傾きが正常動作時の波形R1のそれより小さくなる。その結果、参照電圧RAMPのダイナミックレンジが小さくなる。
このように、参照電圧RAMPの傾きが小さい場合、D相期間において、垂直信号線VSLに印加するテスト電圧Vtのレベルを所定時間毎に低くすると、ある電圧レベル以下で、参照電圧RAMPとテスト電圧Vtとが交差しない事象が発生する。例えば、図10に示す例では、D相期間の電圧レベルがVdn−1以下になると、テスト電圧Vtと、参照電圧RAMPとは交差しなくなる。このように参照電圧RAMPとテスト電圧Vtとが交差しない場合には、比較時間(カウント数)は最大値となる。
すなわち、電源電圧DVDが低下して、例えば、図3に示す第2NMOSトランジスタM2の動作点が飽和領域から外れても、テスト電圧VtのD相期間の電圧レベルが参照電圧RAMPと交差する範囲では、参照電圧RAMPのリニアリティは悪化しない。しかしながら、テスト電圧VtのD相期間の電圧レベルが参照電圧RAMPと交差しない範囲では、比較結果のカウント値が大きく外れることになる。
このような状況において、上述した出力コードのリニアリティ誤差の算出手法を適用すると、高照度側で出力コードのリニアリティ誤差が大きくなり、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点が外れていることを検出することができる。それゆえ、電源電圧DVDの低下に伴い、参照電圧RAMPのダイナミックレンジが変動する状況においても、上述した参照電圧RAMPのリニアリティが悪化した際の動作点調整手法(出力コードのリニアリティ誤差に基づく調整手法)を適用することができる。
[リニアリティ誤差の管理テーブルの構成]
上述した出力コードのリニアリティ誤差の測定結果は、管理メモリ24で管理テーブルとして格納される。図11に、その管理テーブルの一構成例を示す。
図11に示す例では、動作点調整時のテスト電圧Vtのレベル、センスアンプ7から出力される出力コード、理想特性C2における出力コード、リニアリティ誤差、及び、最大リニアリティ誤差のデータ、並びに、それらの対応関係が管理テーブルに格納される。
なお、図11に示す管理テーブルの「テスト電圧レベル」の欄には、動作点調整時に垂直信号線VSLに印加される電圧値の実測値ではなく、テスト電圧発生回路10で制御電圧を生成する際に設定するテスト電圧Vtのレベルを格納する。これにより、リニアリティ誤差のデータ管理をより簡素化することができる。また、管理テーブルの「出力コード」の欄には、動作点調整時に上述した手法により測定された出力コードの値が格納される。
さらに、管理テーブルの「理想特性」の欄に記載の値(出力コード)は、「テスト電圧レベル」及び「出力コード」の値から次のようにして算出する。まず、理想特性C2の傾きを下記式で算出する。
傾き=(1/2フルコード時の出力コード)/(1/2フルコード時のテスト電圧レベル)
図11に示す例では、理想特性C2の傾きは、90(=900/10)となる。
次いで、算出した理想特性C2の傾きに「テスト電圧レベル」の欄の電圧レベルを積算して理想特性C2の出力コードを算出する。そして、算出した理想特性C2の出力コードを管理テーブルの「理想特性」の欄に格納する。
また、管理テーブルの「リニアリティ誤差」は、「出力コード」の欄の値と「理想特性」の欄の値との差分値である。なお、上述した理想特性C2の傾き、出力コード及びリニアリティ誤差の算出は、演算回路25で行われる。さらに、演算回路25は、算出したリニアリティ誤差から低照度側の最大リニアリティ誤差Δ1、及び、高照度側の最大リニアリティ誤差Δ2を求め、それらの値を管理テーブルの「最大リニアリティ誤差」の欄に格納する。
[参照電圧RAMPの調整処理手法]
次に、参照電圧RAMP(参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点)の調整時における具体的な処理手法を、図12を参照しながら説明する。なお、図12は、本実施形態における参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点の調整処理の手順を示すフローチャートである。ただし、下記処理例では、固体撮像素子100に電源投入した直後に動作点の調整処理を開始する例を説明する。
まず、ユーザが固体撮像素子100に電源を投入する(ステップS1)。次いで、固体撮像素子100の動作モードを、ダミー画素2を介して垂直信号線VSLにテスト電圧Vtを印加するモード(動作点調整モード)に設定する(ステップS2)。なお、ステップS2における動作点調整モードの設定動作は、電源投入時に、固体撮像素子100により自動的に実施されるようにしてもよいし、ユーザの所定操作により実施されるようにしてもよい。また、ステップS2において、ロジック回路8は、垂直信号線横繋ぎスイッチ4をON状態にし、各垂直信号線VSLの電位を同電位にする。
次いで、テスト電圧発生回路10は、垂直信号線VSLに印加するテスト電圧Vtの初期設定を行う(ステップS3)。具体的には、本実施形態では、参照電圧RAMPのD相期間に垂直信号線VSLに印加する電圧レベルをP相期間に印加する基準電圧レベルVpに設定する。なお、この電圧レベルの設定値は管理メモリ24の管理テーブルに格納される。
次いで、ダミー画素2は、選択トランジスタ3を介して垂直信号線VSLに、初期設定されたテスト電圧Vtを印加する(ステップS4)。そして、ロジック回路8は、センスアンプ7を介して、初期設定されたD相期間のテスト電圧Vtの電圧レベル(基準電圧レベルVp)に対応する出力コードを取得する(ステップS5)。なお、この取得された出力コードの値は管理メモリ24の管理テーブルに格納される。
次いで、テスト電圧発生回路10は、参照電圧RAMPのD相期間に垂直信号線VSLに印加するテスト電圧Vtのレベルを変更(更新)する(ステップS6)。具体的には、D相期間の電圧レベルを所定量ΔV、低下させる。なお、テスト電圧Vtの更新された電圧レベルの値は管理メモリ24の管理テーブルに格納される。
次いで、ダミー画素2は、選択トランジスタ3を介して垂直信号線VSLに、更新されたテスト電圧Vtを印加する(ステップS7)。そして、ロジック回路8は、センスアンプ7を介して、更新されたD相期間のテスト電圧Vtのレベルに対応する出力コードを取得する(ステップS8)。なお、この取得された出力コードの値は管理メモリ24の管理テーブルに格納される。
本実施形態では、上述したD相期間のテスト電圧Vtのレベル更新動作(ステップS6)〜出力コードの取得動作(ステップS8)までの一連の動作を所定期間毎(例えば1行の読み出し期間毎等)に行う。
次いで、ロジック回路8は、ステップS6で更新したD相期間のテスト電圧Vtのレベルが所定の最小値(フルコードに対応する電圧レベル)であるか否かを判定する(ステップS9)。すなわち、ロジック回路8は、上記ステップS6〜ステップS8の処理を所定回数繰り返したか否かを判定する。
ステップS9において、更新したD相期間のテスト電圧Vtのレベルが所定の最小値でない場合、ステップS9はNO判定となる。この場合には、上記ステップS6に戻り、上述したステップS6〜ステップS8の処理を繰り返す。
一方、ステップS9において、更新したD相期間のテスト電圧Vtのレベルが所定の最小値に達した場合、ステップS9はYES判定となる。この場合には、演算回路25は、上記ステップS8で繰り返し取得したデータに基づいて出力コードのリニアリティ誤差を算出する(ステップS10)。
具体的には、演算回路25は、管理メモリ24の管理テーブルに格納された複数のテスト電圧Vtのレベルデータ及びそれらにそれぞれ対応する複数の出力コードデータに基づいて、出力コードの理想特性C2(図9中の破線特性)を算出する。そして、演算回路25は、出力コードの実測特性C1と理想特性C2とを比較して、リニアリティ誤差、並びに、低照度側及び高照度側の最大リニアリティ誤差を算出する。そして、算出された出力コードの理想特性C2、及び、各種リニアリティ誤差のデータは、管理メモリ24の管理テーブルに格納される。
次いで、調整値判定回路26は、ステップS10で算出した最大リニアリティ誤差に基づいて、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点調整が必要か否かを判定する(ステップS11)。具体的には、調整値判定回路26は、ステップS10で算出された低照度側の最大リニアリティ誤差Δ1及び高照度側の最大リニアリティ誤差Δ2と、それらに対して設定された閾値とをそれぞれ比較する。そして、低照度側の最大リニアリティ誤差Δ1及び高照度側の最大リニアリティ誤差Δ2がともに対応する閾値の範囲内の値でない場合、調整値判定回路26は、動作点調整の必要性ありと判定する。
ステップS11において、調整値判定回路26が、動作点調整の必要性ありと判定した場合、ステップS11はNO判定となる。この場合には、調整値判定回路26は、最大リニアリティ誤差に基づいて、動作点の調整値(調整レベル)を決定する(ステップS12)。具体的には、例えば、本実施形態では、参照電圧生成回路9内の各電流源を構成する複数のサブ電流源のうち、並列駆動するサブ電流源の数を決定する。次いで、ロジック回路8は、上記ステップS12で決定した動作点の調整値に対応する動作点調整信号を参照電圧生成回路9に出力する。
次いで、参照電圧生成回路9は、入力された動作点調整信号に基づいて、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点(サイズ)を変更する(ステップS13)。例えば、本実施形態では、参照電圧生成回路9内の各電流源を構成する複数のサブ電流源のうち、調整値に対応する数のサブ電流源を並列駆動する。
次いで、固体撮像素子100は、動作点変更後、各電流源に流れる電流量が安定し、RAMP出力が安定するまで、所定期間待機する(ステップS14)。その後、ステップS3の処理に戻る。そして、固体撮像素子100は、各最大リニアリティ誤差が対応する各閾値の範囲に収まるまで、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点を変更しながら、ステップS3〜S14の処理を繰り返す。
一方、ステップS11において、調整値判定回路26が、動作点調整の必要性無しと判定した場合、ステップS11はYES判定となる。この場合には、ロジック回路8は、固体撮像素子100の動作モードを、通常の撮影モードに切り替え、撮影モードの基本設定を行う(ステップS15)。その後、ロジック回路8は、通常の撮像動作を開始する(ステップS16)。
本実施形態では、上述のようにして、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点(サイズ)を調整して、参照電圧RAMPの波形を調整する。なお、上述した動作点調整時のフィードバック処理は、複数回、繰り返される可能性があるので、動作点の調整時間が長くなるおそれもある。それゆえ、上述した動作点調整動作は、本実施形態のように、電源投入時に行うことが好ましい。
上述のように、本実施形態では、動作点調整モードを設け、その際に、ダミー画素2から、D相期間の電圧レベルを種々変化させながらテスト電圧Vtを垂直信号線VSLに印加する。そして、その際に得られる出力コードのリニアリティ誤差に基づいて、参照電圧生成回路9内の各サイズ可変NMOSトランジスタのサイズを自動的に変更する。これにより、参照電圧生成回路9が飽和領域で動作するように動作点を調整し、所望の参照電圧RAMPを生成する。すなわち、本実施形態では、電源電圧の低電圧化が進んでも、所望の波形を有する参照電圧RAMPを確実に生成することができる。
また、本実施形態では、固体撮像素子100毎に実際に出力コードのリニアリティ誤差を求めて、参照電圧生成回路9内の各サイズ可変NMOSトランジスタの動作点を調整する。それゆえ、本実施形態では、例えば、電源変化や温度変化等の影響、固体撮像素子100のプロセスばらつき等の影響を受けることなく、常に、参照電圧生成回路9内の各サイズ可変NMOSトランジスタを最適な動作点で動作させることできる。その結果、参照電圧RAMPの波形を常に最適に保つことができる。
さらに、本実施形態では、上述のように電源電圧の低電圧化が進み、その設計仕様が厳しい条件になっても、環境条件の変動やプロセスばらつき等の影響をキャンセルすることができるので、固体撮像素子100の歩留まりを向上させることができる。
また、本実施形態では、上述のように、参照電圧RAMPの調整処理時におけるテスト電圧Vtと参照電圧RAMPとの比較処理を、撮影動作時の出力電圧と参照電圧RAMPとの比較処理と同様にして行うことができる。具体的には、動作点調整時においても、P相期間及びD相期間のテスト電圧Vtにそれぞれ対応する制御電圧をテスト電圧発生回路10で個別に生成する。さらに、本実施形態では、テスト電圧Vtの切替タイミングをロジック回路8内のセンサ制御管理ブロック21で任意に設定することができる。それゆえ、本実施形態では、上述した動作点調整処理のシーケンスを、固体撮像素子100の通常動作に容易に組み込むことが可能になり、通常の撮影モードと動作点調整モードとの切替処理もシンプルに行うことができる。
<3.第2の実施形態>
第2の実施形態では、参照電圧生成回路内のNMOSトランジスタのバックバイアス端子(ボディ端子)に印加するバックバイアス電圧を変更することにより動作点を調整する構成例を説明する。
従来、MOSトランジスタのバックバイアス電圧を変化させると、MOSトランジスタの閾値電圧Vthが変化することが知られている。例えば、NMOSトランジスタでは、バックバイアス端子に正の電圧を印加すると閾値電圧Vthが低下し、負の電圧を印加すると閾値電圧Vthが上昇する。本実施形態では、このNMOSトランジスタの閾値電圧Vthとバックバイアス電圧との関係を利用して閾値電圧Vthを下げることにより、十分な値のオーバードライブ電圧Vsatを確保する。
[参照電圧生成回路の等価イメージ回路]
図13に、本実施形態の参照電圧生成回路の等価的なイメージ回路図を示す。なお、図13では、説明を簡略化するため、第1電流源34のみがON状態にある例を示し、その他の電流源の図示は省略する。ただし、実際には、複数の電流源が並列接続される。また、図13に示す本実施形態の参照電圧生成回路50において、図2に示す参照電圧生成回路210と同じ構成には同じ符号を付して示す。なお、本実施形態における固体撮像素子の全体構成は、図4に示す上記第1の実施形態の固体撮像素子100と同様である。
参照電圧生成回路50は、被参照電流源30と、出力抵抗31と、第1NOT回路32と、第1NMOSトランジスタM1〜第4NMOSトランジスタM4と、閾値調整用電圧発生回路51(バックバイアス電圧発生回路)とを備える。なお、本実施形態では、第2NMOSトランジスタM2〜第4NMOSトランジスタM4で第1電流源34が構成される。
本実施形態では、各NMOSトランジスタのバックバイアス端子が閾値調整用電圧発生回路51に接続されること以外の構成は、図2に示す参照電圧生成回路210と同じ構成である。それゆえ、ここでは、閾値調整用電圧発生回路51の構成についてのみ説明する。
閾値調整用電圧発生回路51は、複数のバイアス電源(第1バイアス電源52,第2バイアス電源53)と、バイアス電源の切替スイッチ54とを有する。そして、各バイアス電源は、切替スイッチ54を介して各NMOSトランジスタのバックバイアス端子に接続される。
なお、図13では、閾値調整用電圧発生回路51を、第1のバイアス電圧V1を供給する第1バイアス電源52及び第2のバイアス電圧V2を供給する第2バイアス電源53の2つのバイアス電源で構成する例を示すが、本発明はこれに限定されない。バイアス電源の数は、例えば必要とする調整精度等に応じて適宜設定される。
また、通常、負の電圧より正の電圧の方が生成し易いので、本実施形態では、閾値調整用電圧発生回路51で正のバイアス電圧を生成し、各NMOSトランジスタのバックバイアス端子に供給する。すなわち、本実施形態では、各NMOSトランジスタの閾値電圧Vthが下がる方向に動作点を調整する。それゆえ、本実施形態では、この動作点の調整方向、並びに、各NMOSトランジスタ及び被参照電流Irefのばらつき範囲を考慮して、予め各NMOSトランジスタの構成を調整する。具体的には、ばらつきの範囲内で各NMOSトランジスタの閾値電圧Vthがプラス方向にばらつき、かつ、被参照電流Irefが多く流れる条件で、バックバイアス電圧を0Vとしたときの動作点が飽和領域になるように各NMOSトランジスタの構成を調整する。
被参照電流Irefが例えばプロセスばらつき等で減少した場合、上述のように、各NMOSトランジスタのオーバードライブ電圧Vsat(=Vgs−Vth)を十分に確保できなくなる。しかしながら、本実施形態では、このような状況になった場合、各NMOSトランジスタに正のバックバイアス電圧を印加し、閾値電圧Vthを低くすることができる。その結果、最終的には、上記状況においても、十分なオーバードライブ電圧Vsatを確保することができ、各NMOSトランジスタの飽和領域での動作を確保することができる。
なお、本実施形態においても、動作点調整時には、参照電圧生成回路50内の各NMOSトランジスタに対して動作点調整を行う。この際、閾値調整用電圧発生回路51で生成するバックバイアス電圧の分解能(ステップ幅)を小さくして、固体撮像素子100や各NMOSトランジスタのばらつき条件に合わせてバックバイアス電圧を調整することが好ましい。
[参照電圧生成回路の実現回路例]
ここで、本実施形態の参照電圧生成回路50の具体的な実現例を説明する。図14に、本実施形態の参照電圧生成回路50の実現回路構成例を示す。なお、図14に示す参照電圧生成回路50において、図13に示す参照電圧生成回路50と同じ構成には同じ符号を付して示す。
また、ここでは、閾値調整用電圧発生回路60(バックバイアス電圧発生回路)以外の構成は、図2で説明した参照電圧生成回路210と同じ構成である。それゆえ、ここでは、閾値調整用電圧発生回路60の構成についてのみ説明する。
閾値調整用電圧発生回路60は、抵抗値Rの複数の抵抗素子61と、抵抗値2Rの複数の抵抗素子62と、複数の切替スイッチ63とを有する。本実施形態では、抵抗値Rの複数の抵抗素子61と、抵抗値2Rの複数の抵抗素子62とを、梯子状に接続して抵抗アレイを構成する。なお、図14に示す例では、抵抗値Rの抵抗素子61の両端をそれぞれ抵抗値2Rの抵抗素子62の一方の端子に接続し、抵抗値2Rの抵抗素子62の他方の端子同士を接続することにより抵抗アレイを構成する。
また、閾値調整用電圧発生回路60では、電源電圧AVDの供給端子から最も遠い位置に設けられた最終段の切替スイッチ63以外の各切替スイッチ63の一方の端子は、対応する抵抗値Rの抵抗素子61と抵抗値2Rの抵抗素子62との接続点に接続される。また、最終段の切替スイッチ63の一方の端子は、対応する最終段の抵抗値2Rの抵抗素子61の他方の端子に接続される。そして、各切替スイッチ63の他方の端子は、閾値調整用電圧発生回路60の出力端子に接続される。
本実施形態の閾値調整用電圧発生回路60では、動作点調整時には、制御信号MDにより、各切替スイッチ63をON/OFF制御して、閾値調整用電圧発生回路60から出力されるバックバイアス電圧Vbiasのレベルを調整する。
なお、抵抗値Rの抵抗素子61と抵抗値2Rの抵抗素子62とからなる抵抗アレイの段数を増やすことにより、バックバイアス電圧Vbiasを詳細に設定することができ、より最適な動作点で各NMOSトランジスタを動作させることができる。ただし、抵抗アレイの段数は、素子の回路面積により制限される。また、本実施形態では、抵抗アレイを用いてバックバイアス電圧Vbiasを調整する例を説明したが、本発明はこれに限定されず、バックバイアス電圧Vbiasが調整可能な構成であれば任意の回路を用いることができる。
[参照電圧RAMPの調整処理手法]
本実施形態の参照電圧生成回路50における参照電圧RAMP(参照電圧生成回路50内の各NMOSトランジスタの動作点)の調整手法は、上記第1の実施形態における手法(図12)と同様である。すなわち、本実施形態においても、ダミー画素2から垂直信号線VSLに電圧レベルを種々変化させながらテスト電圧Vtを印加し、その際に算出されるテスト電圧Vtのレベルに対する出力コードのリニアリティ誤差に基づいて動作点調整を行う。
ただし、本実施形態では、図12中のステップS12の調整値の決定処理において、ロジック回路8は、出力コードのリニアリティ誤差に基づいて、各NMOSトランジスタに印加するバックバイアス電圧Vbiasのレベルを決定する。そして、ロジック回路8は、決定されたバックバイアス電圧Vbiasのレベルに対応する動作点調整信号を参照電圧生成回路50に出力する。次いで、図12中のステップS13において、参照電圧生成回路50は、入力された動作点調整信号に基づいて閾値調整用電圧発生回路60内の切替スイッチ63をON/OFF制御し、決定したバックバイアス電圧Vbiasを各NMOSトランジスタに印加する。これらのステップS12及びS13以外の処理は、上記第1の実施形態と同様である。
上述のように、本実施形態においても、第1の実施形態と同様にして出力コードのリニアリティ誤差を算出し、その算出結果に基づいて、参照電圧生成回路50内の各NMOSトランジスタの動作点(参照電圧RAMPの波形)を自動的に調整する。それゆえ、本実施形態においても、第1の実施形態と同様の効果が得られる。
<4.第3の実施形態>
一般に、列並列型のAD変換器を備える固体撮像素子では、参照電圧RAMPの波形の傾きを任意に設定(変更)することができる。これは、例えば、図2に示す参照電圧生成回路210において、被参照電流Irefの値を変更することにより実現することができる。
このような参照電圧RAMPの傾きを可変することのできる固体撮像素子に対しても、上記第1及び第2の実施形態で説明した参照電圧RAMPの調整手法を適用することができる。この場合、参照電圧RAMPの傾きを変更する度に上記第1及び第2の実施形態の参照電圧RAMPの調整処理を行う。
しかしながら、この場合、参照電圧RAMPの傾きを任意に変更した際に参照電圧生成回路内のトランジスタの動作点が大きく外れ、動作点が最適な動作点に収束するまでの時間が長くなる可能性がある。この場合、例えば、参照電圧生成回路の安定動作が確保される前に、撮像動作が行われると撮像画像に影響を及ぼすおそれがある。
そこで、本実施形態では、固体撮像素子が参照電圧RAMPの傾きが変更可能である場合、予め使用頻度の高い参照電圧RAMPの傾き(外部DSP(Digital Signal Processor)で初期設定する傾き)における動作点の調整値を算出する。そして、参照電圧RAMPの傾きを変更した際には変更後の傾きと同じ傾き又はそれに最も近い傾きの調整値を動作点調整の初期値として用い、動作点調整処理を行う。これにより、動作点の調整処理時間が短縮され、上述のような問題を解決することができる。なお、本実施形態では、この調整値を専用のメモリに格納する。
[ロジック回路の構成]
図15に、本実施形態の固体撮像素子における参照電圧生成回路内のロジック回路の概略構成を示す。なお、図15に示すロジック回路70において、図5に示す上記第1の実施形態のロジック回路8と同様の構成には同じ符号を付して示す。また、本実施形態における固体撮像素子の全体構成は、図4に示す上記第1の実施形態の固体撮像素子100と同様である。
ロジック回路70は、センサ制御管理ブロック21と、出力コード判別回路22と、平均化回路23と、管理メモリ24と、演算回路25と、調整値判定回路26と、調整値用メモリ71(調整値記憶部)とを備える。
すなわち、本実施形態のロジック回路70は、図5に示す上記第1の実施形態のロジック回路8において、さらに、調整値用メモリ71を追加した構成である。また、本実施形態では、センサ制御管理ブロック21は、調整値判定回路26に接続され、参照電圧RAMPの傾きの切替動作時には、センサ制御管理ブロック21が調整値判定回路26を制御して参照電圧RAMPの傾きを切り替える。
調整値用メモリ71を追加したこと、及び、センサ制御管理ブロック21が参照電圧RAMPの傾きの切替動作を制御すること以外の構成及び機能は上記第1の実施形態のロジック回路8と同様である。
調整値用メモリ71は、予め算出された使用頻度の高い参照電圧RAMPの傾きの調整値がまとめられた調整値テーブルを格納するための専用メモリである。また、調整値用メモリ71は、調整値判定回路26に接続される。
図16に、動作点の調整値テーブルの構成例を示す。調整値テーブルでは、使用頻度の高い参照電圧RAMPの傾きレベル毎に動作点の調整値が格納される。なお、図16に示す調整値テーブルの「傾きレベル」の欄に記載の数値は、参照電圧RAMPの時間に対する変化量(参照電圧RAMPの波形の傾き)である。また、「動作点調整値」の欄に記載の数値は、動作点の調整段階数である。例えば、動作点をトータルで12段階変更可能なシステムにおいて、動作点調整値が「5」である場合には、動作点の調整量を5段階目の調整量に設定することを意味する。
本実施形態では、図16に示すように、調整値テーブルにおいて、参照電圧RAMPの傾きレベルと動作点調整値との関係を示すデータのみを管理する。この程度のデータ量であれば、調整値用メモリ71を大きな容量のメモリで構成する必要がない。ただし、参照電圧RAMPの傾きレベルを詳細に管理する場合には、調整値用メモリ71の容量も大きくなるが、動作点の調整処理時間はより短縮される。
ここで、本実施形態のロジック回路70における、参照電圧RAMPの傾き変更動作から動作点調整動作までの一連の処理概要を簡単に説明する。
まず、参照電圧RAMPの傾きを変更する際、センサ制御管理ブロック21は、調整値判定回路26に傾き変更信号を出力する。なお、この傾き変更信号には、参照電圧RAMPの傾きをどの傾きに変更するかを示す情報が含まれる。
次いで、調整値判定回路26は、入力された傾き変更信号に基づいて、調整値用メモリ71にアクセスして、調整値テーブルから変更する傾きレベルと同じ傾きレベル又は最も近い傾きレベルの調整値を取得する。そして、調整値判定回路26は、取得した動作点の調整値を、動作点調整信号として参照電圧生成回路に出力する。
その後、参照電圧生成回路は、入力された動作点調整信号に基づいて、上記第1及び第2の実施形態と同様にして、参照電圧生成回路内のトランジスタの動作点を調整(変更)する。
なお、本実施形態では、調整値テーブルの作成は、例えば、電源投入時、スタンバイ解除後等のタイミングで行う。この際、動作点の調整値は、使用頻度の高い参照電圧RAMPの傾きレベル毎に、図12に示す処理手順に従って算出し、調整値テーブルを作成する。なお、この際に行う調整値テーブルの作成処理は、固体撮像素子(各トランジスタ)の製造ばらつきをキャンセルするためのものである。
また、固体撮像素子の使用時に、例えば電源変化や温度変化等の影響により、動作点調整値の最適値が変動する可能性がある。それゆえ、定期的に、使用頻度の高い参照電圧RAMPの傾きレベルにおいて出力コードのリニアリティ誤差を算出して動作点の調整値をモニタし、調整値テーブルを適宜更新することが好ましい。なお、電源変化や温度変化は急激に変化するものではなく、使用経過時間とともに、緩やかに変動すると考えられる。それゆえ、調整値テーブルの更新処理は、例えば、1V撮像(1フレームの撮像処理)間のブランキング等の期間に実施することができる。このように、適宜、調整値テーブルを更新することにより、常に最適な参照電圧RAMPのリニアリティを確保することができる。
[参照電圧RAMPの調整処理手法]
次に、本実施形態の参照電圧生成回路における参照電圧RAMP(参照電圧生成回路内の各トランジスタの動作点)の調整手法を、図17を参照しながら説明する。なお、図17は、本実施形態の参照電圧RAMPの調整処理の手順を示すフローチャートである。
まず、ユーザが固体撮像素子に電源を投入する、又は、スタンバイ状態を解除する(ステップS21)。次いで、ロジック回路70は、固体撮像素子の動作モードを、動作点調整モードに設定する(ステップS22)。なお、この動作点調整モードの設定動作は、固体撮像素子により自動的に実施されるようにしてもよいし、ユーザの所定操作により実施されるようにしてもよい。また、ステップS22において、ロジック回路70は、各垂直信号線VSLに設けられた垂直信号線横繋ぎスイッチをON状態にし、各垂直信号線VSLの電位を同電位にする(平均化する)。
次いで、ロジック回路70は、固体撮像素子(トランジスタ)の製造ばらつきをキャンセルするために、調整値テーブル(調整値の初期データ)を作成する(ステップS23)。具体的には、ロジック回路70は、使用頻度の高い参照電圧RAMPの傾きレベル毎に、図12に示す処理手順に従って動作点の調整値を算出し、調整値テーブル(図16)を作成する。
次いで、ロジック回路70は、固体撮像素子の動作モードを、通常の撮影モードに切り替え、撮影モードの基本設定を行う(ステップS24)。その後、固体撮像素子は、1フレーム撮像を行う(ステップS25)。
次いで、1フレーム撮像後、ブランキング期間に入ると、ロジック回路70は、固体撮像素子の動作モードを、動作点調整モードに設定する(ステップS26)。
次いで、ロジック回路70内のセンサ制御管理ブロック21は、参照電圧RAMPの波形の傾きを変更するか否かを判定する(ステップS27)。
ステップS27において、参照電圧RAMPの波形の傾きを変更しない場合、ステップS17はNO判定となる。この場合には、ロジック回路70は、調整値テーブルを更新しない。そして、調整値判定回路26は、現在設定されている参照電圧RAMPの傾きレベルと同じ傾きレベル又は最も近い傾きレベルに対応する動作点の調整値を調整値テーブルから取得する(ステップS28)。次いで、調整値判定回路26は、取得した動作点の調整値に対応する動作点調整信号を参照電圧生成回路に出力する。
次いで、参照電圧生成回路は、調整値判定回路26から入力される動作点調整信号に基づいて、図12で説明した上記第1の実施形態の動作点調整手法と同様にして、参照電圧生成回路内の各トランジスタの動作点を調整する(ステップS30)。その後は、上記ステップS24に戻り、ステップS24以降の処理を繰り返す。
一方、ステップS27において、RAMPの波形の傾きを変更する場合、ステップS27はYES判定となる。この場合には、ロジック回路70は、使用頻度の高い参照電圧RAMPの傾きレベル毎に、図12に示す処理手順に従って動作点の調整値を算出し直し、調整値テーブルを更新する(ステップS28)。これは、電源電圧の変動や温度変動の影響により発生する動作点調整値の最適値のずれをキャンセルするためである。そして、調整値テーブルを更新した後、センサ制御管理ブロック21は、調整値判定回路26に傾き変更信号を出力する。
次いで、調整値判定回路26は、入力された傾き変更信号に基づいて、調整値テーブルにアクセスして、変更する傾きレベルと同じ傾きレベル又は最も近い傾きレベルに対応する動作点の調整値を調整値テーブルから取得する(ステップ28)。そして、調整値判定回路26は、検出した動作点の調整値に対応する動作点調整信号を参照電圧生成回路に出力する。
その後、参照電圧生成回路は、調整値判定回路26から入力される動作点調整信号に基づいて、図12で説明した上記第1の実施形態の動作点調整手法と同様にして、参照電圧生成回路内の各トランジスタの動作点を調整する(ステップS30)。その後は、上記ステップS24に戻り、ステップS24以降の処理を繰り返す。
本実施形態では、このようにして参照電圧生成回路内の各トランジスタの動作点を自動的に調整し、参照電圧生成回路が飽和領域で動作するように調整する。なお、動作点調整後は、各電流源に流れる電流量が安定して、参照電圧RAMPの出力動作(アナログレベル)が安定するまで、ある一定の時間がかかる。それゆえ、ブランキング期間で動作点調整を行う場合には、復帰時間(動作点調整後から安定動作までの期間)を考慮して実施する必要がある。
上述のように、本実施形態では、第1の実施形態と同様にして出力コードのリニアリティ誤差を測定し、その測定結果に基づいて、参照電圧生成回路内の各トランジスタの動作点(参照電圧RAMPの波形)を自動的に調整する。それゆえ、本実施形態においても、第1の実施形態と同様の効果が得られる。
また、本実施形態では、参照電圧RAMPの傾き毎に、参照電圧生成回路内のトランジスタの最適な動作点を設定することができる。それゆえ、本実施形態では、参照電圧RAMPの傾きの可変範囲の大きな固体撮像素子にも対応可能であり、また、参照電圧RAMPの傾きの可変範囲をより大きくすることもできる。
さらに、本実施形態では、使用頻度の高い参照電圧RAMPの傾き毎に動作点調整値を調整値テーブルで管理し、参照電圧RAMPの傾きの変更毎に、管理テーブルから変更後の参照電圧RAMPの傾きと同じ傾き又は最も近い傾きの動作点の調整値を取得する。そして、取得した調整値を初期値として、参照電圧生成回路内の各トランジスタの動作点調整を行う。それゆえ、参照電圧RAMPの傾きを変更した際の動作点の調整時間をより短縮することができる。
<5.各種変形例>
上記各種実施形態では、参照電圧生成回路内の全てのトランジスタをNMOSトランジスタで構成する例を示したが、本発明はこれに限定されず、各トランジスタの導電型(N型又はP型)及びそれらの組み合わせは適宜変更することができる。例えば、参照電圧生成回路内の全てのトランジスタをPMOS(Positive-channel MOS)トランジスタを用いて構成しても、本発明は同様に適用可能であり、同様の効果が得られる。
上記各種実施形態では、画素アレイ部内のマトリクス状に配置された複数の画素に対して、画素列毎に垂直信号線VSLが配置される固体撮像素子の例を説明したが、本発明はこれに限定されない。複数の画素列で1本の垂直信号線VSLの共有する構成の固体撮像素子にも本発明は適用可能であり、同様の効果が得られる。
上記各種実施形態では、固体撮像素子としてCMOSイメージセンサを例に挙げて説明したが、本発明はこれに限定されず、CCD(Charge Coupled Device)イメージセンサにも本発明は適用可能であり、同様の効果が得られる。
また、上記各種実施形態では、テスト電圧Vtの各レベルに対応する出力コードのリニアリティ誤差に基づいて動作点調整を行う例を説明したが、本発明はこれに限定されない。例えば、テスト電圧Vt印加時に垂直信号線VSL毎に出力されるアナログ信号をフィードバック制御して動作点調整を行うようにしてもよい。さらに、上記各種実施形態では、動作点調整を行う際に用いるパラメータとして、出力コードのリニアリティ誤差を用いる例を説明したが、本発明はこれに限定されない。参照電圧RAMPの波形のくずれを検出可能なパラメータであれば任意のパラメータを用いることができる。