JP2012109658A - 固体撮像素子及び参照電圧の調整方法 - Google Patents

Abstract

【課題】固体撮像素子の電源電圧の低電圧化が進んでも、所望の波形を有する参照電圧ＲＡＭＰを生成する。
【解決手段】固体撮像素子１００は、画素アレイ部１と、テスト電圧印加部２と、参照電圧生成回路９と、動作点制御部８とを備える構成とする。テスト電圧印加部２は、種々の電圧レベルのテスト電圧Ｖｔを対応する読み出し信号線ＶＳＬに印加する。参照電圧生成回路９は、動作点が変更可能なＭＯＳトランジスタを有する。そして、動作点制御部８は、テスト電圧及び参照電圧に基づいて、参照電圧生成回路９内のＭＯＳトランジスタの動作点の調整処理を制御する。
【選択図】図４

Description

本発明は、固体撮像素子及びその参照電圧の調整方法に関する。

従来、固体撮像素子（イメージセンサ）の一つとしてＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の固体撮像素子が知られている。ＣＭＯＳ型の固体撮像素子は、一般にＣＭＯＳ型集積回路と同様の製造プロセスを用いて作製することができる。それゆえ、ＣＭＯＳ型の固体撮像素子の製造プロセスでは、アナログ回路や論理回路を同一チップ内に作製することができる。

このようなＣＭＯＳ型の固体撮像素子では、画素が２次元状に配列された画素アレイから所定行の画素信号を列方向に同時に読み出して並列処理を行う列並列型の固体撮像素子が主流となっている。そして、列並列型の固体撮像素子の信号出力段の処理回路については、従来、様々な構成が提案されている（例えば、特許文献１参照）。

図１８に、例えば特許文献１等に記載されている従来の列並列型の固体撮像素子の概略ブロック回路構成を示す。

固体撮像素子３００は、複数の画素３０１が行方向及び列方向にマトリクス状に配置されて構成される画素アレイ部３０２と、行走査回路３０３と、列走査回路３０４と、タイミング制御回路３０５とを備える。さらに、固体撮像素子３００は、参照電圧生成回路３０６（ＤＡＣ：Digital to Analog Converter）と、ＡＤＣ（Analog to Digital Converter）ブロック３０７とを備える。そして、ＡＤＣブロック３０７は、垂直信号線ＶＳＬ毎に設けられたコンパレータ３１１、カウンタ部３１２及びラッチ回路３１３を有する。

図１８に示す構成の固体撮像素子３００において、参照電圧生成回路３０６から出力される参照電圧ＲＡＭＰの信号は、時間に対して所定の傾き（線形）で、かつ、所定のダイナミックレンジ（変動幅）で電圧レベルが低下する波形を有する。この参照電圧ＲＡＭＰと、各垂直信号線ＶＳＬから読み出される画素信号の電圧レベルとをコンパレータ３１１で比較し、両信号が交差するまでの時間（比較時間）をカウンタ部３１２で計測する。そして、カウンタ部３１２で得られる比較時間（カウント数）は、ラッチ回路３１３で保持された後、水平出力線３１４を介して出力される。そして、この出力されたカウント数が対応する出力コード（デジタル信号）に変換される。

なお、特許文献１には、縦続接続された第１アンプ及び第２アンプと、第２アンプと並列に配置したミラー回路とを、コンパレータ３１１内に設けることが提案されている。また、特許文献１では、ミラー回路において、行動作開始時に列毎に動作点を決めるために初期化してサンプリングした電圧をゲート入力とする技術が提案されている。そして、特許文献１では、第２アンプの出力レベルを検出して、ミラー回路を制御することでアナログ電源変化を抑制している。

特開２００９−１２４５１４号公報

ところで、近年、上述したＣＭＯＳ型の固体撮像素子では低消費電力化が進み、用いる電源電圧の低電圧化も進んでいる。電源電圧の低電圧化が進むと、ＣＭＯＳ型の固体撮像素子の信号出力段の処理回路に用いるＭＯＳトランジスタの電圧マージンを十分確保することが難しくなる。通常、ＭＯＳトランジスタでは、その動作点が飽和領域となるように設計されるが、電圧マージンが小さくなると、例えば、素子のばらつきや、使用時の電源変化及び温度変化などの影響により動作点が飽和領域から外れ、線形領域に移動しやすくなる。

特に、参照電圧ＲＡＭＰを生成する参照電圧生成回路において、電源電圧の低電圧化に伴い、内部のＭＯＳトランジスタの動作点が外れると、所定の傾き及びダイナミックレンジを有する参照電圧ＲＡＭＰが得られないという問題が生じる。また、参照電圧生成回路においてＭＯＳトランジスタの動作点が外れると、参照電圧ＲＡＭＰの波形が曲線状になり、参照電圧ＲＡＭＰの時間に対する電圧レベルの線形性（リニアリティ）が確保できなくなる場合もある。

上述のように、参照電圧生成回路から所望の波形の参照電圧ＲＡＭＰが得られないと、読み出した画素信号をアナログデジタル変換する際の精度が低下する。上述した特許文献１では、このような電源電圧の低電圧化に伴い発生する参照電圧ＲＡＭＰの波形のくずれの問題については十分考慮されていない。

本発明は、上記状況を鑑みなされたものである。本発明の目的は、電源電圧の低電圧化が進んでも、所望の波形を有する参照電圧ＲＡＭＰを生成することのできる固体撮像素子及び参照電圧の調整方法を提供することである。

上記課題を解決するために、本発明の固体撮像素子は、画素アレイ部と、テスト電圧印加部と、参照電圧生成回路と、動作点制御部とを備える構成とし、各部の構成及び機能を次の通りとする。画素アレイ部は、２次元状に配置された複数の画素と、該複数の画素から画素信号を読み出す複数の読み出し信号線とを有する。テスト電圧印加部は、読み出し信号線毎に設けられ、種々の電圧レベルのテスト電圧を対応する読み出し信号線に印加する。参照電圧生成回路は、参照電圧を生成するためのＭＯＳトランジスタを有し、該ＭＯＳトランジスタの動作点が変更可能である。そして、動作点制御部は、テスト電圧及び参照電圧に基づいて、ＭＯＳトランジスタの動作点の調整処理を制御する。

また、本発明の参照電圧の調整方法は、上記本発明の固体撮像素子における参照電圧の調整方法であり、次の手順を行う。まず、各テスト電圧印加部が、種々の電圧レベルのテスト電圧を対応する読み出し信号線に印加する。次いで、動作点制御部が、テスト電圧及び参照電圧に基づいて、ＭＯＳトランジスタの動作点の調整処理を制御する。

上述のように、本発明では、参照電圧生成回路を、その内部のＭＯＳトランジスタの動作点が変更可能な構成にする。そして、種々の電圧レベルのテスト電圧をテスト電圧印加部から読み出し信号線に印加した際に、テスト電圧及び参照電圧に基づいて、ＭＯＳトランジスタの動作点を調整する。それゆえ、本発明よれば、参照電圧生成回路内のＭＯＳトランジスタの動作点が外れても、その動作点を適宜最適な位置に調整することができるので、電源電圧の低電圧化が進んでも、所望の波形を有する参照電圧ＲＡＭＰを生成することができる。

カレントミラー回路の回路構成図である。 参照電圧生成回路（ＤＡＣ）の回路構成図である。 電源電圧の低電圧化に伴い発生する問題を説明するための図である。 第１の実施形態に係る固体撮像素子の概略ブロック構成図である。 第１の実施形態に係る固体撮像素子のロジック回路の内部ブロック構成図である。 第１の実施形態に係る固体撮像素子の参照電圧生成回路の等価的なイメージ回路図である。 第１の実施形態に係る固体撮像素子の参照電圧生成回路の実現回路例である。 参照電圧ＲＡＭＰの調整手法（参照電圧生成回路内の各トランジスタの動作点調整手法）の原理を説明するための図である。 動作点調整時における出力コードのリニアリティ誤差の算出原理を説明するための図である。 電源電圧ＤＶＤの低下に伴い発生する参照電圧ＲＡＭＰの波形変化を示す図である。 出力コードのリニアリティ誤差の管理テーブルの構成例を示す図である。 第１の実施形態における参照電圧ＲＡＭＰの調整処理（参照電圧生成回路内の各トランジスタの動作点調整処理）の手順を示すフローチャートである。 第２の実施形態に係る固体撮像素子の参照電圧生成回路の等価的なイメージ回路図である。 第２の実施形態に係る固体撮像素子の参照電圧生成回路の実現回路例である。 第３の実施形態に係る固体撮像素子のロジック回路の内部ブロック構成図である。 第３の実施形態に係る固体撮像素子で動作点調整を行う際に用いる動作点の調整値テーブルの構成例である。 第３の実施形態における参照電圧ＲＡＭＰの調整処理（参照電圧生成回路内の各トランジスタの動作点調整処理）の手順を示すフローチャートである。 従来の固体撮像素子の概略ブロック構成図である。

以下、本発明の各種実施形態に係る固体撮像素子及び参照電圧ＲＡＭＰの調整手法の一例を、図面を参照しながら下記の順で説明する。ただし、本発明は、下記の例に限定されない。
１．電源電圧の低電圧化に伴い発生する問題点
２．第１の実施形態：参照電圧生成回路内のＭＯＳトランジスタのサイズを調整する構成例
３．第２の実施形態：参照電圧生成回路内のＭＯＳトランジスタに印加するバックバイアス電圧を調整する構成例
４．第３の実施形態：参照電圧ＲＡＭＰの波形の傾きが可変である場合の構成例
５．各種変形例

＜１．電源電圧の低電圧化に伴い発生する問題点＞
まず、固体撮像素子の各種実施形態の構成を説明する前に、電源電圧の低電圧化に伴い発生する参照電圧生成回路の上記問題をより具体的に説明する。

［カレントミラー回路］
固体撮像素子の参照電圧生成回路内には、ＭＯＳトランジスタにより構成されたカレントミラー回路が用いられる。図１に、カレントミラー回路の回路構成を示す。なお、図１には、カスコード構成のカレントミラー回路２００を示す。

カレントミラー回路２００は、被参照電流源２０１と、第１ＮＭＯＳ（Negative-channel MOS）トランジスタＭ２０１〜第４ＮＭＯＳトランジスタＭ２０４とを備える。各回路素子の接続関係は、次の通りである。

被参照電流源２０１の電流流入側の端子は、電源電圧ＡＶＤの供給端子に接続され、被参照電流源２０１の電流流出側の端子は、第３ＮＭＯＳトランジスタＭ２０３のドレイン端子に接続される。

第３ＮＭＯＳトランジスタＭ２０３のゲート端子は、第４ＮＭＯＳトランジスタＭ２０４のゲート端子に接続され、第３ＮＭＯＳトランジスタＭ２０３のソース端子は、第１ＮＭＯＳトランジスタＭ２０１のドレイン端子に接続される。また、第３ＮＭＯＳトランジスタＭ２０３のゲート端子は、自身のドレイン端子に接続される。すなわち、第３ＮＭＯＳトランジスタＭ２０３は、ダイオード接続される。さらに、第３ＮＭＯＳトランジスタＭ２０３のバックバイアス端子（ボディ端子）は、接地（接地電圧ＡＶＳ）される。

第１ＮＭＯＳトランジスタＭ２０１のゲート端子は、第２ＮＭＯＳトランジスタＭ２０２のゲート端子に接続され、第１ＮＭＯＳトランジスタＭ２０１のソース端子は、接地される。また、第１ＮＭＯＳトランジスタＭ２０１のゲート端子は、自身のドレイン端子に接続される（ダイオード接続される）。さらに、第１ＮＭＯＳトランジスタＭ２０１のバックバイアス端子は、接地される。

第２ＮＭＯＳトランジスタＭ２０２のドレイン端子は、第４ＮＭＯＳトランジスタＭ２０４のソース端子に接続され、第２ＮＭＯＳトランジスタＭ２０２のソース端子は、接地される。また、第２ＮＭＯＳトランジスタＭ２０２のバックバイアス端子は、接地される。

第４ＮＭＯＳトランジスタＭ２０４のドレイン端子は、出力電圧Ｖｏｕｔの端子に接続される。また、第４ＮＭＯＳトランジスタＭ２０４のバックバイアス端子は、接地される。

カレントミラー回路２００では、第１ＮＭＯＳトランジスタＭ２０１は、自身を流れる被参照電流Ｉｒｅｆをモニタする。また、第２ＮＭＯＳトランジスタＭ２０２には、被参照電流Ｉｒｅｆの第１ＮＭＯＳトランジスタＭ２０１及び第２ＮＭＯＳトランジスタＭ２０２間のサイズ比に比例した割合の電流がコピーされる。すなわち、第２ＮＭＯＳトランジスタＭ２０２には、被参照電流Ｉｒｅｆに、第１ＮＭＯＳトランジスタＭ２０１と第２ＮＭＯＳトランジスタＭ２０２とのサイズ比を積算した電流が流れる。

カスコード構成のカレントミラー回路２００において、例えば、電源電圧ＡＶＤが低い場合や、各ＮＭＯＳトランジスタの閾値電圧が高い場合などには、各ＮＭＯＳトランジスタの動作点を飽和領域で維持する（確保する）ことが難しくなる。なお、ＮＭＯＳトランジスタの動作点を確保するための技術は、従来、種々検討されている。

［参照電圧生成回路］
図２に、参照電圧ＲＡＭＰを生成する参照電圧生成回路の出力段の回路構成を示す。なお、図２には、説明を簡略化するため、電流源（後述の第１電流源３４及び第２電流源３５）を２つのみ示す。実際には、さらに多くの電流源が並列接続される。

参照電圧生成回路２１０は、被参照電流源３０と、出力抵抗３１と、第１ＮＯＴ回路３２と、第２ＮＯＴ回路３３と、第１ＮＭＯＳトランジスタＭ１〜第７ＮＭＯＳトランジスタＭ７とを備える。各回路素子の接続関係は、次の通りである。

被参照電流源３０の電流流入側の端子は、電源電圧ＡＶＤの供給端子に接続され、被参照電流源３０の電流流出側の端子は、第１ＮＭＯＳトランジスタＭ１のドレイン端子に接続される。

第１ＮＭＯＳトランジスタＭ１のゲート端子は、第２ＮＭＯＳトランジスタＭ２及び第５ＮＭＯＳトランジスタＭ５のゲート端子に接続され、第１ＮＭＯＳトランジスタＭ１のソース端子は、接地（接地電圧ＡＶＳ）される。また、第１ＮＭＯＳトランジスタＭ１のゲート端子は、自身のドレイン端子に接続される（ダイオード接続される）。さらに、第１ＮＭＯＳトランジスタＭ１のバックバイアス端子（ボディ端子）は、接地される。

第２ＮＭＯＳトランジスタＭ２のドレイン端子は、第３ＮＭＯＳトランジスタＭ３及び第４ＮＭＯＳトランジスタＭ４のソース端子に接続され、第２ＮＭＯＳトランジスタＭ２のソース端子は、接地される。また、第２ＮＭＯＳトランジスタＭ２のバックバイアス端子は、接地される。

第３ＮＭＯＳトランジスタＭ３のドレイン端子は、電源電圧ＡＶＤの供給端子に接続され、第３ＮＭＯＳトランジスタＭ３のゲート端子は、第１ＮＯＴ回路３２の出力端子に接続される。なお、第１ＮＯＴ回路３２の入力端子は、第１スイッチ制御信号ＳＷ１の供給端子（不図示）に接続される。すなわち、第３ＮＭＯＳトランジスタＭ３は、第１スイッチ制御信号ＳＷ１の逆相（反転）信号によりＯＮ／ＯＦＦ制御される。また、第３ＮＭＯＳトランジスタＭ３のバックバイアス端子は、接地される。

第４ＮＭＯＳトランジスタＭ４のドレイン端子は、参照電圧ＲＡＭＰの出力端子及び出力抵抗３１（抵抗値Ｒｏｕt）の一方の端子に接続される。なお、出力抵抗３１の他方の端子は、電源電圧ＡＶＤの供給端子に接続される。また、第４ＮＭＯＳトランジスタＭ４のゲート端子は、第１スイッチ制御信号ＳＷ１の供給端子に接続される。すなわち、第４ＮＭＯＳトランジスタＭ４は、第１スイッチ制御信号ＳＷ１によりＯＮ／ＯＦＦ制御される。また、第４ＮＭＯＳトランジスタＭ４のバックバイアス端子は、接地される。

第５ＮＭＯＳトランジスタＭ５のドレイン端子は、第６ＮＭＯＳトランジスタＭ６及び第７ＮＭＯＳトランジスタＭ７のソース端子に接続され、第５ＮＭＯＳトランジスタＭ５のソース端子は、接地される。また、第５ＮＭＯＳトランジスタＭ５のバックバイアス端子は、接地される。

第６ＮＭＯＳトランジスタＭ６のドレイン端子は、電源電圧ＡＶＤの供給端子に接続され、第６ＮＭＯＳトランジスタＭ６のゲート端子は、第２ＮＯＴ回路３３の出力端子に接続される。なお、第２ＮＯＴ回路３３の入力端子は、第２スイッチ制御信号ＳＷ２の供給端子（不図示）に接続される。すなわち、第６ＮＭＯＳトランジスタＭ６は、第２スイッチ制御信号ＳＷ２の逆相（反転）信号によりＯＮ／ＯＦＦ制御される。また、第６ＮＭＯＳトランジスタＭ６のバックバイアス端子は、接地される。

第７ＮＭＯＳトランジスタＭ７のドレイン端子は、参照電圧ＲＡＭＰの出力端子及び出力抵抗３１の一方の端子に接続される。また、第７ＮＭＯＳトランジスタＭ７のゲート端子は、第２スイッチ制御信号ＳＷ２の供給端子に接続される。すなわち、第７ＮＭＯＳトランジスタＭ７は、第２スイッチ制御信号ＳＷ２によりＯＮ／ＯＦＦ制御される。また、第７ＮＭＯＳトランジスタＭ７のバックバイアス端子は、接地される。

図２に示す参照電圧生成回路２１０では、第１ＮＭＯＳトランジスタＭ１と、第２ＮＭＯＳトランジスタＭ２及び第５ＮＭＯＳトランジスタＭ５との間に、カレントミラー回路が構成される。

なお、ここでは、第２ＮＭＯＳトランジスタＭ２〜第４ＮＭＯＳトランジスタＭ４で構成される回路部（図２中の一点鎖線で囲まれた回路部）を第１電流源３４と称する。さらに、第５ＮＭＯＳトランジスタＭ５〜第７ＮＭＯＳトランジスタＭ７で構成される回路部を第２電流源３５と称す。

また、各電流源は、対応するスイッチ制御信号（ＳＷ１，ＳＷ２）によりＯＮ／ＯＦＦ制御されるが、以下では、各電流源において、出力抵抗３１に接続されたＮＭＯＳトランジスタがＯＮ状態であるときの状態を、電流源がＯＮ状態であるという。すなわち、出力抵抗３１に電流が流れ、出力抵抗３１でＩＲドロップが発生する状態（参照電圧ＲＡＭＰが出力される状態）を電流源がＯＮ状態であるという。なお、例えば、第１電流源３４がＯＮ状態である場合、第４ＮＭＯＳトランジスタＭ４から第２ＮＭＯＳトランジスタＭ２に電流が流れる。この際、第１電流源３４内に流れる電流量は、被参照電流Ｉｒｅｆに、第１ＮＭＯＳトランジスタＭ１と第２ＮＭＯＳトランジスタＭ２のサイズ比を積算した電流量となる。

一方、各電流源において、電源電圧ＡＶＤの供給端子に直接接続されるＮＭＯＳトランジスタがＯＮ状態であり、出力抵抗３１に電流が流れないときの状態を、電流源がＯＦＦ状態であるという。なお、例えば、第１電流源３４がＯＦＦ状態である場合、第３ＮＭＯＳトランジスタＭ３から第２ＮＭＯＳトランジスタＭ２に電流が流れる。なお、本実施形態では、このように参照電圧ＲＡＭＰの出力時以外のときも電流源に電流を流すが、これは、ＲＡＭＰ出力モードへの切替前後で、電流源に流れる電流量の変動を少なくすることにより、電流源の特性の変化をより低減するためである。

次に、図２に示す参照電圧生成回路２１０の動作を簡単に説明する。まず、全ての電流源がＯＦＦ状態である場合を考える。この場合、出力抵抗３１でＩＲドロップが発生しないので、最大電圧レベル（ＡＶＤ）の参照電圧ＲＡＭＰが出力される。

次いで、所定時間後、第１電流源３４をＯＮ状態にする。これにより、第１電流源３４内では、第４ＮＭＯＳトランジスタＭ４から第２ＮＭＯＳトランジスタＭ２に電流が流れ、出力抵抗３１でＩＲドロップが発生する。この結果、参照電圧生成回路２１０から出力される参照電圧ＲＡＭＰの電圧レベルが低下する。

次いで、さらに所定時間後、第１電流源３４をＯＮ状態にしたまま、第２電流源３５をＯＮ状態にする。この結果、出力抵抗３１に流れる電流量がさらに増大し、参照電圧ＲＡＭＰの電圧レベルもさらに低下する。この後、所定時間毎に順次、他の電流源を順次ＯＮ状態にすることにより、時間とともに、参照電圧ＲＡＭＰの出力電圧レベルが直線状に低下する。このようにして、時間に対して所定の傾きで低下し、かつ、所定のダイナミックレンジで電圧レベルが低下する波形の参照電圧ＲＡＭＰが参照電圧生成回路２１０で生成され、出力される。

［参照電圧生成回路の設計概要］
ここで、参照電圧生成回路２１０内の各ＮＭＯＳトランジスタの設計概要を説明する。ただし、ここでは、主に、参照電圧生成回路２１０内の第１ＮＭＯＳトランジスタＭ１、及び、第１電流源３４内の各ＮＭＯＳトランジスタの設計概要を説明する。なお、他の電流源もまた第１電流源３４と同様にして設計される。

第１電流源３４内の各ＮＭＯＳトランジスタを設計する際に重要視する点は、第２ＮＭＯＳトランジスタＭ２を常に飽和領域で動作させる（動作点が飽和領域に位置するようにする）ことである。これは次の理由からである。

第２ＮＭＯＳトランジスタＭ２に流れる電流Ｉｔｈのモニタ側となる第１ＮＭＯＳトランジスタＭ１は、上述のように、ダイオード接続されているので、第１ＮＭＯＳトランジスタＭ１は常に飽和領域で動作する。この場合、第２ＮＭＯＳトランジスタＭ２が飽和領域でなく、線形領域で動作すると、第２ＮＭＯＳトランジスタＭ２にコピーされる（流れる）電流量が、所望の電流量からずれた値となり、所望の参照電圧ＲＡＭＰが得られない。それゆえ、参照電圧生成回路２１０では、第２ＮＭＯＳトランジスタＭ２を常に飽和領域で動作させる必要がある。

また、第３ＮＭＯＳトランジスタＭ３及び第４ＮＭＯＳトランジスタＭ４は、第１電流源３４の制御スイッチとして作用するだけでなく、第２ＮＭＯＳトランジスタＭ２に対して、カスコードの役割も兼ねる。それゆえ、参照電圧生成回路２１０を設計する際には、第３ＮＭＯＳトランジスタＭ３及び第４ＮＭＯＳトランジスタＭ４もまた、飽和領域で動作するように設計する必要がある。

上記条件を満たすための第１ＮＭＯＳトランジスタＭ１〜第４ＮＭＯＳトランジスタＭ４の具体的な設計手法は、次の通りである。

まず、第１ＮＭＯＳトランジスタＭ１及び第２ＮＭＯＳトランジスタＭ２のそれぞれにおいて、オーバードライブ電圧Ｖｄｓａｔ（＝Ｖｇｓ−Ｖｔｈ）が十分大きくなるようにトランジスタサイズ（チャネルサイズ）を決定する。なお、Ｖｇｓは各ＮＭＯＳトランジスタのゲート・ソース間電圧であり、Ｖｔｈは各ＮＭＯＳトランジスタの閾値電圧である。また、一般には、オーバードライブ電圧Ｖｄｓａｔは、例えば１００ｍＶ程度確保することが好ましいと言われている。

ただし、オーバードライブ電圧Ｖｄｓａｔを考慮して第１ＮＭＯＳトランジスタＭ１及び第２ＮＭＯＳトランジスタＭ２の各トランジスタサイズを決定する際、製造プロセスによるばらつきを考慮する必要がある。例えば、被参照電流Ｉｒｅｆの基となる基準電流をポリシリコン抵抗等で生成すると、被参照電流Ｉｒｅfには±２０％程度のばらつきが生じる可能性がある。さらに、各トランジスタの閾値電圧Ｖｔｈも、使用するプロセスによっては、例えば１００ｍＶ程度のばらつきが生じる。それゆえ、第１ＮＭＯＳトランジスタＭ１及び第２ＮＭＯＳトランジスタＭ２の設計時には、あらゆる条件で確保可能なオーバードライブ電圧Ｖｄｓａｔを確認する必要がある。

しかしながら、あらゆる条件においてオーバードライブ電圧Ｖｄｓａｔを確認することは困難であるので、実際には、まず、最も厳しい設計条件において、第１ＮＭＯＳトランジスタＭ１及び第２ＮＭＯＳトランジスタＭ２の各サイズを決定する。具体的には、被参照電流Ｉｒｅｆの値が小さく、かつ、閾値電圧Ｖｔｈが低い条件において、第１ＮＭＯＳトランジスタＭ１及び第２ＮＭＯＳトランジスタＭ２のサイズ設計を行い、十分なオーバードライブ電圧Ｖｄｓａｔを確保できるようにする。これにより、第１ＮＭＯＳトランジスタＭ１及び第２ＮＭＯＳトランジスタＭ２では、他のあらゆる条件においても、オーバードライブ電圧Ｖｄｓａｔを十分確保することが可能になる。

次に、第３ＮＭＯＳトランジスタＭ３及び第４ＮＭＯＳトランジスタＭ４の各サイズを設計するが、この設計も第１ＮＭＯＳトランジスタＭ１及び第２ＮＭＯＳトランジスタＭ２と同様にして設計する。すなわち、被参照電流Ｉｒｅｆの値が小さく、かつ、閾値電圧Ｖｔｈが低い条件で、第３ＮＭＯＳトランジスタＭ３及び第４ＮＭＯＳトランジスタＭ４のサイズ設計を行い、オーバードライブ電圧Ｖｄｓａｔを十分確保できるようにする。

ただし、この際、第３ＮＭＯＳトランジスタＭ３及び第４ＮＭＯＳトランジスタＭ４の各オーバードライブ電圧Ｖｄｓａｔが、第２ＮＭＯＳトランジスタＭ２のそれと同程度となるように各ＮＭＯＳトランジスタのサイズ調整を行う。上述した条件で設計した結果、第２ＮＭＯＳトランジスタＭ２及び第４ＮＭＯＳトランジスタＭ４を飽和領域で動作させることができない場合には、設計仕様自体を見直す。

次に、上記条件で設計された各ＮＭＯＳトランジスタにおいて、上記条件とは逆の条件、すなわち、被参照電流Ｉｒｅｆの値が大きく、かつ、閾値電圧Ｖｔｈが高い条件においても、各ＮＭＯＳトランジスタが飽和領域で動作するか否かを確認する。この条件においても、各ＮＭＯＳトランジスタが飽和領域で動作することが確認できれば、上記設計で各ＮＭＯＳトランジスタの動作点に問題はない。

なお、各ＮＭＯＳトランジスタの上記動作確認の処理では、第２ＮＭＯＳトランジスタＭ２及び第４ＮＭＯＳトランジスタＭ４のそれぞれが、ＮＭＯＳトランジスタの飽和判定式、Ｖｄｓ−Ｖｄｓａｔ＞０、を満たすか否かを確認する。ただし、Ｖｄｓは、各ＮＭＯＳトランジスタのドレイン・ソース間電圧である。

また、被参照電流Ｉｒｅｆが増え、かつ、各ＮＭＯＳトランジスタの閾値電圧Ｖｔｈが高くなると、被参照電流Ｉｒｅｆの値が小さく、かつ、各ＮＭＯＳトランジスタの閾値電圧Ｖｔｈが低い条件に比べてオーバードライブ電圧Ｖｄｓａｔが大きくなる。それゆえ、被参照電流Ｉｒｅｆの値が大きく、かつ、各ＮＭＯＳトランジスタの閾値電圧Ｖｔｈが高い条件において、上記飽和判定式を満たすためには、各ＮＭＯＳトランジスタのＶｄｓにどの程度の電圧マージンがあるかが重要になる。

［電源電圧の低電圧化の影響］
参照電圧生成回路２１０では、上述のようにして、各ＮＭＯＳトランジスタのサイズを決定する。参照電圧生成回路２１０において、上記設計により各ＮＭＯＳトランジスタの電圧マージンが十分確保できる場合には、さらに精度を高めるためにカスコード構成（図２）にすることもできる。

しかしながら、電源電圧の低電圧化が進むと、上述のようにして参照電圧生成回路２１０内の各ＮＭＯＳトランジスタを設計しても、その電圧マージンは小さくなる。それゆえ、この場合には、例えば、素子のばらつきや、使用時の電源変化及び温度変化などの影響により、各ＮＭＯＳトランジスタの飽和領域での動作を確保することが困難になる。具体的には、次のような問題が生じる。
（１）第４ＮＭＯＳトランジスタＭ４のドレイン端子側に供給される電源電圧ＡＶＤが低下すると、第４ＮＭＯＳトランジスタＭ４の飽和領域での動作が確保し難くなる。
（２）第４ＮＭＯＳトランジスタＭ４のゲート端子に供給される電源電圧ＤＶＤが低下すると、第２ＮＭＯＳトランジスタＭ２の飽和領域での動作が確保し難くなる。

上記（１）及び（２）の問題を、図３を参照しながら具体的に説明する。なお、図３は、第１電流源３４を制御する第１スイッチ制御信号ＳＷ１を「Ｈ（Ｈｉｇｈ）」レベルとし、第４ＮＭＯＳトランジスタＭ４に電流Ｉｔｈが流れる状態、すなわち、第１電流源３４がＯＮ状態にあるときの動作の様子を示す。ただし、図３では、説明を簡略化するため、第１電流源３４のみがＯＮ状態にある例を示し、その他の電流源の図示は省略する。

まず、上記（１）の問題を説明する。第４ＮＭＯＳトランジスタＭ４のドレイン端子に供給される電源電圧ＡＶＤが低下すると、第４ＮＭＯＳトランジスタＭ４のドレイン・ソース間電圧Ｖｄｓ４を十分な値で確保することが難しくなる。この場合、第４ＮＭＯＳトランジスタＭ４において上記飽和判定式（Ｖｄｓ−Ｖｄｓａｔ＞０）を満たすことが困難になり、第４ＮＭＯＳトランジスタＭ４の動作点が飽和領域から外れ、線形領域に入り易くなる。

第４ＮＭＯＳトランジスタＭ４の動作点が線形領域に入ると、第４ＮＭＯＳトランジスタＭ４は抵抗と同様に作用する。この場合、参照電圧ＲＡＭＰの時間変化により、第２ＮＭＯＳトランジスタのドレイン・ソース間電圧Ｖｄｓ２が変化し、その結果、参照電圧ＲＡＭＰの線形性（リニアリティ）が悪化する。

また、第４ＮＭＯＳトランジスタＭ４のドレイン・ソース間電圧Ｖｄｓ４は出力抵抗３１でのＩＲドロップ量、すなわち、参照電圧ＲＡＭＰのダイナミックレンジに大きく影響される。それゆえ、参照電圧ＲＡＭＰのダイナミックレンジを大きくする必要がある場合には、第４ＮＭＯＳトランジスタＭ４のドレイン・ソース間電圧Ｖｄｓ４を十分な値で確保することがさらに難しくなる。

次に、上記（２）の問題を説明する。第２ＮＭＯＳトランジスタＭ２及び第４ＮＭＯＳトランジスタＭ４が飽和領域で動作している場合、第２ＮＭＯＳトランジスタＭ２に流れる電流Ｉｔｈにより、第４ＮＭＯＳトランジスタＭ４のゲート・ソース間電圧Ｖｇｓ４が決定される。また、第２ＮＭＯＳトランジスタＭ２のドレイン・ソース間電圧Ｖｄｓ２は、第４ＮＭＯＳトランジスタＭ４のゲート端子に印加される電源電圧ＤＶＤと第４ＮＭＯＳトランジスタＭ４のゲート・ソース間電圧Ｖｇｓ４との差（ＤＶＤ−Ｖｇｓ４）で決定される。

しかしながら、電流Ｉｔｈは第２ＮＭＯＳトランジスタＭ２のゲート・ソース間電圧Ｖｇｓ２により決まり、２チャネル長変調を無視した場合には、電流Ｉｔｈは第２ＮＭＯＳトランジスタＭ２のドレイン・ソース間電圧Ｖｄｓ２に依存しない。それゆえ、電源電圧ＤＶＤが低下すると、第２ＮＭＯＳトランジスタＭ２のドレイン・ソース間電圧Ｖｄｓ２（＝ＤＶＤ−Ｖｇｓ４）を十分な値で確保することが難しくなる。

この場合、第２ＮＭＯＳトランジスタＭ２において、上記飽和判定式（Ｖｄｓ−Ｖｄｓａｔ＞０）を満たすことが困難になり、第２ＮＭＯＳトランジスタＭ２の動作点が飽和領域から外れ、線形領域に入り易くなる。そして、第２ＮＭＯＳトランジスタＭ２の動作点が線形領域に入ると、第２ＮＭＯＳトランジスタＭ２にコピーされる電流Ｉｔｈが所望の値にならず、参照電圧ＲＡＭＰのダイナミックレンジが大幅に変動する。

なお、この際、第２ＮＭＯＳトランジスタＭ２は抵抗と同様に作用する。それゆえ、第２ＮＭＯＳトランジスタＭ２及び第４ＮＭＯＳトランジスタＭ４間の電位Ｖｓ４は、第２ＮＭＯＳトランジスタＭ２のドレイン・ソース間電圧Ｖｄｓ２及び第４ＮＭＯＳトランジスタＭ４のゲート・ソース間電圧Ｖｇｓ４のバランスを取った電位となる。

上述のように、図２に示す参照電圧生成回路２１０の構成では、各種電源電圧の低電圧化が進むと、各ＮＭＯＳトランジスタの動作点を飽和領域で確保することが困難になる。そして、各ＮＭＯＳトランジスタの動作点が飽和領域から外れると、上述のように、参照電圧ＲＡＭＰのリニアリティが悪化したり、ダイナミックレンジが変動したりする。

一般に、上述のような動作点の外れた製品（固体撮像素子）は選別段階で除外する。それゆえ、例えば電源電圧等の仕様の制約が厳しい場合には、動作点の外れた製品が増大し、製品の歩留まりが低下する。この結果、製品（固体撮像素子）のコストが増大するという問題が生じる。

また、参照電圧ＲＡＭＰの傾きを変更できる固体撮像素子では、被参照電流Ｉｒｅｆの電流量を前段ブロック（不図示）で調整して、参照電圧ＲＡＭＰの傾きを変更する。この場合、被参照電流Ｉｒｅｆの変更可能範囲が広くなると、参照電圧ＲＡＭＰの傾きの変動範囲も大きくなるので、各ＮＭＯＳトランジスタの動作点の確保がより難しくなる。

＜２．第１の実施形態＞
上述のように、製造プロセスのばらつきや、使用時の電源変化及び温度変化等の要因により、参照電圧生成回路内の各ＮＭＯＳトランジスタの動作点が飽和領域から外れた場合には、所望の参照電圧ＲＡＭＰが得られなくなる。そこで、第１の実施形態の固体撮像素子では、サイズ可変のＮＭＯＳトランジスタ（後述するサイズ可変ＮＭＯＳトランジスタ）で参照電圧生成回路を構成する。そして、上記要因により、所望の参照電圧ＲＡＭＰが得られない場合には、参照電圧生成回路内の各サイズ可変ＮＭＯＳトランジスタ（ＭＯＳトランジスタ）のサイズを調整して動作点を確保する。

［固体撮像素子の構成］
まず、本実施形態の固体撮像素子の構成について説明する。図４に、本実施形態の固体撮像素子の信号出力段付近の回路構成を示す。なお、本実施形態では、固体撮像素子として、列並列型のＣＭＯＳイメージセンサを例に挙げ説明する。また、図４には、説明を簡略化するため、主に、参照電圧ＲＡＭＰの調整処理、すなわち、参照電圧生成回路内の各ＮＭＯＳトランジスタのサイズ（動作点）の調整処理に関連する回路部のみを示す。

固体撮像素子１００は、複数の画素（不図示）を行方向及び列方向にマトリクス状（２次元状）に配置して構成された画素アレイ部１と、画素アレイ部１の列毎に設けられた垂直信号線ＶＳＬ（読み出し信号線）とを備える。

また、固体撮像素子１００は、ダミー画素２（テスト電圧印加部）と、選択トランジスタ３と、垂直信号線横繋ぎスイッチ４（垂直信号線接続スイッチ）と、コンパレータ５と、カウンタ６とを備える。なお、ダミー画素２、選択トランジスタ３、垂直信号線横繋ぎスイッチ４、コンパレータ５及びカウンタ６は、垂直信号線ＶＳＬ毎に設けられ、画素アレイ部１側からこの順で配置される。

さらに、固体撮像素子１００は、センスアンプ７と、ロジック回路８（動作点制御部）と、参照電圧生成回路９と、テスト電圧発生回路１０（電圧発生回路）と、テスト電圧切替回路１１（制御電圧切替部）とを備える。

ダミー画素２は、ＮＭＯＳトランジスタで構成される。ダミー画素２のドレイン端子は、電源電圧ＡＶＤの供給端子に接続され、ダミー画素２のソース端子は、選択トランジスタ３のドレイン端子に接続される。また、ダミー画素２のゲート端子は、テスト電圧切替回路１１を介してテスト電圧発生回路１０に接続される。

なお、ダミー画素２は、スイッチ素子ではなく、増幅素子（アンプ）として作用し、ゲート端子に印加される電位（制御電圧）に対応するテスト電圧Ｖｔを、選択トランジスタ３を介して垂直信号線ＶＳＬに印加（出力）する。

選択トランジスタ３は、ＮＭＯＳトランジスタで構成され、ダミー画素２と垂直信号線ＶＳＬとの間に設けられる。そして、選択トランジスタ３のドレイン端子は、ダミー画素２のソース端子に接続され、選択トランジスタ３のソース端子は、垂直信号線ＶＳＬに接続される。また、選択トランジスタ３のゲート端子は、ダミー画素選択線ＤＬに接続される。

なお、選択トランジスタ３は、そのゲートにダミー画素選択線ＤＬを介してハイレベルのダミー選択信号が印加された際にＯＮ状態となり、これにより、ダミー画素２が選択状態となる。そして、選択トランジスタ３は、選択状態において、ダミー画素２から出力されるテスト電圧Ｖｔを垂直信号線ＶＳＬに中継する。

垂直信号線横繋ぎスイッチ４は、参照電圧ＲＡＭＰの調整時にＯＮ状態となり、それ以外の時（例えば通常の撮影動作時等）にはＯＦＦ状態となるスイッチである。また、各垂直信号線横繋ぎスイッチ４の一方の端子は、対応する垂直信号線ＶＳＬに接続され、各垂直信号線横繋ぎスイッチ４の他方の端子は、横繋ぎ線ＣＬに接続される。

なお、垂直信号線横繋ぎスイッチ４を設けた理由は、次の通りである。ダミー画素２から垂直信号線ＶＳＬに印加されるテスト電圧Ｖｔの値は、ダミー画素２のばらつきにより、垂直信号線ＶＳＬ毎にばらつく。この結果、垂直信号線ＶＳＬに印加されるテスト電圧Ｖｔにカラム間誤差が発生し、参照電圧ＲＡＭＰの調整精度が低下する。

本実施形態では、このダミー画素２のばらつきの影響を抑制するために、参照電圧ＲＡＭＰの調整時には、各垂直信号線横繋ぎスイッチ４を全てＯＮ状態にして、全ての垂直信号線ＶＳＬを繋げる。これにより、各垂直信号線ＶＳＬの電位（テスト電圧Ｖｔ）が平均化され、同電位になり、カラム間誤差の問題を抑制することができる。

コンパレータ５の一方の入力端子は、垂直信号線ＶＳＬに接続され、他方の入力端子は参照電圧生成回路９に接続される。コンパレータ５は、参照電圧生成回路９から入力される参照電圧ＲＡＭＰと、画素（不図示）又はダミー画素２から垂直信号線ＶＳＬに印加された出力電圧とを比較する。また、コンパレータ５の出力端子はカウンタ６に接続され、コンパレータ５は、比較処理の結果をカウンタ６に出力する。

カウンタ６は、コンパレータ５における比較処理が完了するまでの時間、具体的には検知された画素信号の電圧レベルと参照電圧ＲＡＭＰの電圧レベルとが交差するまでの時間をカウントする。また、カウンタ６は、センスアンプ７に接続され、カウント数（比較時間）をセンスアンプ７に出力する。

センスアンプ７は、カウンタ６から入力された比較時間（カウント数）を、それに対応する出力コードに変換する。これにより、アナログの画素信号をデジタル信号に変換する。また、センスアンプ７はロジック回路８に接続され、センスアンプ７は、変換された出力コードをロジック回路８に出力する。

ロジック回路８は、固体撮像素子１００の動作全体を制御する制御装置及び演算処理装置である。また、本実施形態では、ロジック回路８は、通常動作時だけでなく、参照電圧ＲＡＭＰの調整処理時の各部の動作も制御する。

具体的には、ロジック回路８は、参照電圧ＲＡＭＰの調整処理時に、参照電圧ＲＡＭＰの波形のくずれ（リニアリティのずれ又はダイナミックレンジの変動）を検出する。そして、ロジック回路８は、その検出結果に基づいて、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点が飽和領域から外れているか否かを判定する。また、ロジック回路８は、参照電圧生成回路９及びテスト電圧切替回路１１に接続され、参照電圧ＲＡＭＰの調整時の判定結果に基づいて、参照電圧生成回路９及びテスト電圧切替回路１１にそれぞれ、動作点調整信号及び切替制御信号を出力する。そして、ロジック回路８は、これらの出力信号により各回路の動作を制御する。なお、ロジック回路８の構成は後で詳述する。

参照電圧生成回路９は、画素信号をアナログデジタル変換する際に用いる参照電圧ＲＡＭＰを生成し、その参照電圧ＲＡＭＰをコンパレータ５に供給する。なお、本実施形態では、参照電圧生成回路９は、通常動作時だけでなく、参照電圧ＲＡＭＰの調整時にも参照電圧ＲＡＭＰを生成して出力する。

そして、参照電圧生成回路９では、参照電圧ＲＡＭＰの調整処理時にロジック回路８から入力される動作点調整信号に基づいて、参照電圧生成回路９が飽和領域で動作するように、各サイズ可変ＮＭＯＳトランジスタのサイズを変更して、その動作点を調整する。なお、参照電圧生成回路９の具体的な構成については、後で詳述する。

テスト電圧発生回路１０は、例えば、抵抗ラダー等により構成され、参照電圧ＲＡＭＰの調整処理時に垂直信号線ＶＳＬに印加するテスト電圧Ｖｔに対応する制御電圧を生成する。この際、テスト電圧発生回路１０は、種々の電圧レベルのテスト電圧Ｖｔに対応する制御電圧を生成する。また、テスト電圧発生回路１０は、テスト電圧切替回路１１に接続され、生成した制御電圧を、テスト電圧切替回路１１に出力する。

この際、テスト電圧発生回路１０は、まず、一定電圧レベル（基準電圧レベル）のテスト電圧Ｖｔに対応する制御電圧を所定の第１の期間、出力する。次いで、テスト電圧発生回路１０は、各種電圧レベルのテスト電圧Ｖｔに対応する制御電圧を所定の第２の期間、出力する。そして、テスト電圧発生回路１０は、第２の期間のテスト電圧Ｖｔの電圧レベルを所定時間毎に変更しながら、上記第１及び第２の期間の制御電圧の出力動作を繰り返す。

なお、通常の撮影動作時においてＣＤＳ（Correlated Double Sampling：相関２重サンプリング）処理を行う場合、まず、画素のリセット時における信号の読み出し期間（Ｐ相期間）に、出力電圧と参照電圧ＲＡＭＰと比較する。その後、画素の信号検出時における信号の読み出し期間（Ｄ相期間）に、出力電圧と参照電圧ＲＡＭＰと比較する。

そこで、本実施形態では、参照電圧ＲＡＭＰの調整処理時において、テスト電圧発生回路１０が基準電圧レベルのテスト電圧Ｖｔに対応する制御電圧を出力する第１の期間を、Ｐ相期間に対応付ける。また、テスト電圧発生回路１０が各種電圧レベルのテスト電圧Ｖｔに対応する制御電圧を出力する第２の期間を、Ｄ相期間に対応付ける。すなわち、参照電圧ＲＡＭＰの調整処理時におけるテスト電圧Ｖｔと参照電圧ＲＡＭＰとの比較処理を、撮影動作時の出力電圧と参照電圧ＲＡＭＰとの比較処理と同様に行う。

ただし、テスト電圧発生回路１０で生成する制御電圧を所定の変化量で変化させた場合、ダミー画素２のゲインの影響により、通常、垂直信号線ＶＳＬに印加されるテスト電圧Ｖｔの変化量は、制御電圧の変化量と同じにならない。それゆえ、このダミー画素２のゲインの影響を考慮して、所望レベルのテスト電圧Ｖｔが所望の変化幅で垂直信号線ＶＳＬに印加されるように、テスト電圧発生回路１０から出力する制御電圧を調整する。

テスト電圧切替回路１１は、テスト電圧発生回路１０から出力されるＰ相期間のテスト電圧Ｖｔに対応する制御電圧（図４中のＰ相電圧）と、Ｄ相期間のテスト電圧Ｖｔに対応する制御電圧（図４中のＤ相電圧）とを切り替える。

［ロジック回路の構成］
次に、ロジック回路８の構成を、図５を参照しながら説明する。なお、図５は、本実施形態の固体撮像素子１００におけるロジック回路８の内部ブロック構成図である。

ロジック回路８は、センサ制御管理ブロック２１と、出力コード判別回路２２と、平均化回路２３と、管理メモリ２４と、演算回路２５と、調整値判定回路２６とを備える。

センサ制御管理ブロック２１は、固体撮像素子１００の動作全体を制御する。また、本実施形態では、センサ制御管理ブロック２１は、参照電圧ＲＡＭＰの調整処理時における各部の動作も制御する。具体的には、センサ制御管理ブロック２１は、垂直信号線横繋ぎスイッチ４にＶＳＬ横繋ぎ制御信号を出力し、垂直信号線横繋ぎスイッチ４をＯＮ／ＯＦＦ制御する。また、センサ制御管理ブロック２１は、テスト電圧切替回路１１に切替制御信号を出力し、テスト電圧切替回路１１の切替動作を制御する。

出力コード判別回路２２は、センスアンプ７に接続され、センスアンプ７から出力コードが入力される。出力コード判別回路２２は、バッファ２２ａを有し、センスアンプ７から入力されたデータをバッファで一時的に保存する。次いで、出力コード判別回路２２は、センサ制御管理ブロック２１から入力されるデータ判別制御信号に基づいて、センスアンプ７から入力されたデータが、通常の撮影動作時の撮像データであるのか、参照電圧ＲＡＭＰ調整時のテストデータであるのかを判別する。そして、入力されたデータが撮像データである場合には、出力コード判別回路２２は、そのデータを映像データとして出力する。一方、入力されたデータがテストデータである場合には、出力コード判別回路２２は、そのデータを平均化回路２３に出力する。

平均化回路２３は、出力コード判別回路２２から入力される列数分のテストデータ（Ｄ相期間のテスト電圧Ｖｔに対応する出力コード）の平均値を算出する。この平均化処理は、テスト電圧Ｖｔのレベル毎に行う。そして、平均化回路２３は、テスト電圧Ｖｔのレベル毎に算出したテストデータ（出力コード）の平均値を管理メモリ２４に出力する。

なお、上述したように、参照電圧ＲＡＭＰの調整時には、各カラムに設けられた垂直信号線横繋ぎスイッチ４を用いて、各垂直信号線ＶＳＬの電位（テスト電圧Ｖｔ）を平均化にする。しかしながら、各垂直信号線ＶＳＬの出力信号は、その後、対応するカラムのコンパレータ５及びカウンタ６で各種処理が施される。それゆえ、各カラムから出力されるデータにも多少ばらつきが存在するので、本実施形態では平均化回路２３を設けて、このテストデータのばらつきの影響を除去する。ただし、各カラムから出力されるテストデータのばらつきが小さい場合には、平均化回路２３を設けない構成にし、所定のカラムのテストデータを出力コードとして管理メモリ２４に出力してもよい。

管理メモリ２４は、平均化回路２３から入力されるテスト電圧Ｖｔのレベル毎の出力コード（平均値）、及び、センサ制御管理ブロック２１から入力されるテスト電圧Ｖｔのレベルを格納する。さらに、管理メモリ２４は、演算回路２５から入力される出力コードのテスト電圧Ｖｔのレベルに対する理想的な変化特性（以下、理想特性という）、及び、出力コードのリニアリティ誤差のデータを格納する。この際、これらのデータは、管理メモリ２４内の管理テーブルでまとめられ、管理される。なお、この管理テーブルの具体的な構成は、後で詳述する。

演算回路２５は、管理メモリ２４に格納されたテスト電圧Ｖｔのレベル毎の出力コード（平均値）の値に基づいて、参照電圧ＲＡＭＰの調整時における出力コードの理想特性を演算する。また、演算回路２５は、参照電圧ＲＡＭＰの調整時に測定されたテスト電圧Ｖｔのレベル毎の出力コード（平均値）のデータと、算出した出力コードの理想特性のデータとから、出力コードのリニアリティ誤差を算出する。なお、リニアリティ誤差は低照度側及び高照度側で重み（映像の画質に与える影響度）が異なるので、演算回路２５は、さらに、低照度側及び高照度側のリニアリティ誤差の最大値（以下、最大リニアリティ誤差という）をそれぞれ算出する。

そして、演算回路２５は、算出した出力コードの理想特性、リニアリティ誤差、並びに、低照度側及び高照度側の最大リニアリティ誤差のデータを管理メモリ２４に出力する。その後、演算回路２５は、スリープ状態に入る。なお、演算回路２５における出力コードの理想特性、及び、出力コードのリニアリティ誤差の算出手法については、後で詳述する。

調整値判定回路２６は、演算回路２５で算出された出力コードの低照度側及び高照度側の最大リニアリティ誤差を管理メモリ２４から取得する。そして、調整値判定回路２６は、それらの出力コードの最大リニアリティ誤差に基づいて、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点の調整値（サイズの調整量）を決定する。

この際、調整値判定回路２６は、各最大リニアリティ誤差と、予め設定された対応する閾値とを比較する。そして、調整値判定回路２６は、各最大リニアリティ誤差が対応する閾値内に収まるように、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点の調整値を決定する。その後、調整値判定回路２６は、その調整値に対応する動作点調整信号を参照電圧生成回路９に出力する。

また、調整値判定回路２６は、その内部にメモリ２６ａを有し、そのメモリ２６ａには、動作点の調整値の過去の推移を格納して管理する。本実施形態では、この動作点の推移状況も考慮して、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点の調整値を決定する。

なお、本実施形態では、ロジック回路８内に参照信号ＲＡＭＰの調整制御機能を設ける例を説明したが、本発明はこれに限定されない。参照電圧ＲＡＭＰの調整制御専用の回路ブロックを別途設けてもよい。ただし、例えば通常の撮影時等には、参照電圧生成回路９の動作点を調整することができないので、固体撮像素子１００の動作状況を管理するロジック回路８で参照電圧ＲＡＭＰの調整時の各部動作を制御することが好ましい。

［参照電圧生成回路の等価イメージ回路］
次に、本実施形態の参照電圧生成回路９の構成を、図６を参照しながら説明する。なお、図６は、参照電圧生成回路９の等価的なイメージ回路図である。ただし、図６では、説明を簡略化するため、後述の第１電流源４０のみがＯＮ状態にある例を示し、その他の電流源の図示は省略する。

参照電圧生成回路９は、被参照電流源３０と、出力抵抗３１と、第１ＮＯＴ回路３２と、第１サイズ可変ＮＭＯＳトランジスタＭ１０〜第４サイズ可変ＮＭＯＳトランジスタＭ４０（ＭＯＳトランジスタ）とを備える。なお、本実施形態では、第２サイズ可変ＮＭＯＳトランジスタＭ２０〜第４サイズ可変ＮＭＯＳトランジスタＭ４０により第１電流源４０を構成する。

図６に示す参照電圧生成回路９と図２に示す参照電圧生成回路２１０との比較から明らかなように、図６に示す参照電圧生成回路９は、図２に示す参照電圧生成回路２１０において各ＮＭＯＳトランジスタをサイズ可変ＮＭＯＳトランジスタで置き換えた構成となる。それ以外の構成は、図２に示す参照電圧生成回路２１０と同様である。

本実施形態では、第１サイズ可変ＮＭＯＳトランジスタＭ１０〜第４サイズ可変ＮＭＯＳトランジスタＭ４０のトランジスタサイズを、ロジック回路８から入力される動作点調整信号に基づいて変化させる。これにより、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点を自動的に調整する。

ただし、この際、４つのサイズ可変ＮＭＯＳトランジスタのサイズを同じ比率で変化させる。これは、４つのサイズ可変ＮＭＯＳトランジスタのサイズを同じ比率で変化させないと、カレントミラー回路で第１電流源４０にコピーする電流量が変化したり、各トランジスタの動作点が所望の位置からずれたりするという問題が生じるためである。

なお、ここでいう、ＮＭＯＳトランジスタのサイズとは、トランジスタのチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌや、並列駆動するトランジスタの数などのことを意味する。本実施形態では、後述の参照電圧生成回路９の実現回路で説明するように、各サイズ可変ＮＭＯＳトランジスタを並列駆動可能な複数のＮＭＯＳトランジスタ（サブＮＭＯＳトランジスタ）で構成する。そして、並列駆動するＮＭＯＳトランジスタの数を調整することにより、各サイズ可変ＮＭＯＳトランジスタのサイズを変更する。

例えば、図６に示す参照電圧生成回路９において、第１サイズ可変ＮＭＯＳトランジスタＭ１０を６４個のＮＭＯＳトランジスタで構成し、第２サイズ可変ＮＭＯＳトランジスタＭ２０を１２個のＮＭＯＳトランジスタで構成した場合を考える。また、第３サイズ可変ＮＭＯＳトランジスタＭ３０及び第４サイズ可変ＮＭＯＳトランジスタＭ４０をそれぞれ６個のＮＭＯＳトランジスタで構成した場合を考える。さらに、今、全てのＮＭＯＳトランジスタを並列駆動した際の各サイズ可変ＮＭＯＳトランジスタのサイズを「１」とする。

このような条件で、各サイズ可変ＮＭＯＳトランジスタのサイズを１／２にする場合を考える。この場合、ＮＭＯＳトランジスタのチャネル幅Ｗを１／２にすることと、並列駆動するＮＭＯＳトランジスタの数を半分にすることとは等価になる。それゆえ、この場合には、第１サイズ可変ＮＭＯＳトランジスタＭ１０〜第４サイズ可変ＮＭＯＳトランジスタで並列駆動するＮＭＯＳトランジスタの数を、それぞれ３２個、６個、３個及び３個とすればよい。

なお、上述のように、各サイズ可変ＮＭＯＳトランジスタにおいて並列駆動するＮＭＯＳトランジスタの数を半分にしてサイズを１／２にした場合、各サイズ可変ＮＭＯＳトランジスタの相互インダクタンスＧｍは（１／２）^１／２倍となる。また、この場合、オーバードライブ電圧Ｖｄｓａｔは２^１／２倍となる。

そこで、本実施形態では、第１電流源４０に流れる電流Ｉｔｈが小さい条件では、各サイズ可変ＮＭＯＳトランジスタのサイズを小さくして、十分な値のオーバードライブ電圧Ｖｄｓａｔを確保する。逆に、第１電流源４０に流れる電流Ｉｔｈが大きい条件では、各サイズ可変ＮＭＯＳトランジスタのサイズを大きくして、十分な値の飽和電圧マージン（＝Ｖｄｓ−Ｖｄｓａｔ）を確保する。

［参照電圧生成回路の実現回路例］
図７に、本実施形態の参照電圧生成回路９の実現回路構成例を示す。なお、図７に示す参照電圧生成回路９において、図６に示す参照電圧生成回路９と同じ構成には同じ符号を付して示す。

上述のように、本実施形態では、図６に示す参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタを並列駆動可能な複数のＮＭＯＳトランジスタで構成し、並列駆動するＮＭＯＳトランジスタの数を調整することによりトランジスタサイズを変更する。より具体的には、本実施形態では、各電流源を並列駆動可能な複数のサブ電流源で構成する。そして、並列駆動するサブ電流源の数を調整することにより、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズを変更し、参照電圧ＲＡＭＰの波形を調整する。なお、図７に示す例では、図６に示す各サイズ可変ＮＭＯＳトランジスタを２つの並列駆動可能なＮＭＯＳトランジスタで構成する例を示す。

参照電圧生成回路９の実現回路は、被参照電流源３０と、出力抵抗３１と、切替スイッチ４３と、第１ＮＯＲ回路４４〜第４ＮＯＲ回路４７とを備える。また、参照電圧生成回路９は、第１ＮＭＯＳトランジスタＭ１１、第２ＮＭＯＳトランジスタＭ２１、第３ＮＭＯＳトランジスタＭ３１、及び、第４ＮＭＯＳトランジスタＭ４１を備える。さらに、参照電圧生成回路９は、第５ＮＭＯＳトランジスタＭ１２、第６ＮＭＯＳトランジスタＭ２２、第７ＮＭＯＳトランジスタＭ３２、第８ＮＭＯＳトランジスタＭ４２、及び、第９ＮＭＯＳトランジスタＭ５０を備える。

図７に示す例では、第１ＮＭＯＳトランジスタＭ１１及び第５ＮＭＯＳトランジスタＭ１２（サブＭＯＳトランジスタ）で、図６に示す第１サイズ可変ＮＭＯＳトランジスタＭ１０を構成する。また、第２ＮＭＯＳトランジスタＭ２１及び第６ＮＭＯＳトランジスタＭ２２で、図６に示す第２サイズ可変ＮＭＯＳトランジスタＭ２０を構成する。また、第３ＮＭＯＳトランジスタＭ３１及び第７ＮＭＯＳトランジスタＭ３２で、図６に示す第３サイズ可変ＮＭＯＳトランジスタＭ３０を構成する。そして、第４ＮＭＯＳトランジスタＭ４１及び第８ＮＭＯＳトランジスタＭ４２で、図６に示す第４サイズ可変ＮＭＯＳトランジスタＭ４０を構成する。なお、各回路素子の被参照電流源３０側からの接続関係を説明すると、次の通りになる。

被参照電流源３０の電流流入側の端子は、電源電圧ＡＶＤの供給端子に接続され、被参照電流源３０の電流流出側の端子は、第１ＮＭＯＳトランジスタＭ１１及び第５ＮＭＯＳトランジスタＭ１２のドレイン端子に接続される。

第１ＮＭＯＳトランジスタＭ１１のゲート端子は、第２ＮＭＯＳトランジスタＭ２１及び第６ＮＭＯＳトランジスタＭ２２のゲート端子に接続され、第１ＮＭＯＳトランジスタＭ１１のソース端子は、接地（接地電圧ＡＶＳ）される。また、第１ＮＭＯＳトランジスタＭ１１のゲート端子は、自身のドレイン端子に接続される（ダイオード接続される）。さらに、第１ＮＭＯＳトランジスタＭ１１のバックバイアス端子（ボディ端子）は、接地される。

第５ＮＭＯＳトランジスタＭ１２のゲート端子は、切替スイッチ４３に接続され、第５ＮＭＯＳトランジスタＭ１２のソース端子は、接地される。また、第５ＮＭＯＳトランジスタＭ１２のバックバイアス端子は、接地される。

切替スイッチ４３は、第１サイズ切替信号ＨＤ＿ＨＶにより切替制御され、第１サイズ切替信号ＨＤ＿ＨＶが「Ｈ」レベルである場合には、第５ＮＭＯＳトランジスタＭ１２のゲート端子を接地する。一方、第１サイズ切替信号ＨＤ＿ＨＶが「Ｌ（Ｌｏｗ）」レベルである場合には、第５ＮＭＯＳトランジスタＭ１２のゲート端子を第２ＮＭＯＳトランジスタＭ２１及び第６ＮＭＯＳトランジスタＭ２２のゲート端子に接続する。なお、第１サイズ切替信号ＨＤ＿ＨＶ及び後述の第２サイズ切替信号ＨＤ＿ＬＶは、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズを変更する際に用いる制御信号である。

第２ＮＭＯＳトランジスタＭ２１のドレイン端子は、第３ＮＭＯＳトランジスタＭ３１及び第４ＮＭＯＳトランジスタＭ４１のソース端子に接続され、第２ＮＭＯＳトランジスタＭ２１のソース端子は、接地される。また、第２ＮＭＯＳトランジスタＭ２１のバックバイアス端子は、接地される。

第３ＮＭＯＳトランジスタＭ３１のドレイン端子は、電源電圧ＡＶＤの供給端子に接続され、第３ＮＭＯＳトランジスタＭ３１のゲート端子は、第１ＮＯＲ回路４４の出力端子に接続される。なお、第１ＮＯＲ回路４４の２つの入力端子のうち、一方の入力端子は、「Ｌ」レベル信号の供給端子（不図示）に接続され、他方の入力端子は、第２ＮＯＲ回路４５の出力端子に接続される。また、第３ＮＭＯＳトランジスタＭ３１のバックバイアス端子は、接地される。

第４ＮＭＯＳトランジスタＭ４１のドレイン端子は、参照電圧ＲＡＭＰの出力端子及び出力抵抗３１（抵抗値Ｒｏｕt）の一方の端子に接続される。なお、出力抵抗３１の他方の端子は、電源電圧ＡＶＤの供給端子に接続される。また、第４ＮＭＯＳトランジスタＭ４１のゲート端子は、第２ＮＯＲ回路４５の出力端子に接続される。なお、第２ＮＯＲ回路４５の２つの入力端子のうち、一方の入力端子は、「Ｌ」レベル信号の供給端子に接続され、他方の入力端子は、第１スイッチ制御信号ＳＷ１の逆相（反転）信号ＳＷ１′の供給端子（不図示）に接続される。なお、逆相信号ＳＷ１′は、第１スイッチ制御信号ＳＷ１の供給端子からインバータ（不図示）を介して出力される。さらに、第４ＮＭＯＳトランジスタＭ４１のバックバイアス端子は、接地される。

第６ＮＭＯＳトランジスタＭ２２のドレイン端子は、第７ＮＭＯＳトランジスタＭ３２及び第８ＮＭＯＳトランジスタＭ４２のソース端子に接続され、第６ＮＭＯＳトランジスタＭ２２のソース端子は、接地される。また、第６ＮＭＯＳトランジスタＭ２２のバックバイアス端子は、接地される。

第７ＮＭＯＳトランジスタＭ３２のドレイン端子は、電源電圧ＡＶＤの供給端子に接続され、第７ＮＭＯＳトランジスタＭ３２のゲート端子は、第３ＮＯＲ回路４６の出力端子に接続される。なお、第３ＮＯＲ回路４６の２つの入力端子のうち、一方の入力端子は、第２サイズ切替信号ＨＤ＿ＬＶの供給端子（不図示）に接続され、他方の入力端子は、第４ＮＯＲ回路４７の出力端子に接続される。また、第７ＮＭＯＳトランジスタＭ３２のバックバイアス端子は、接地される。

第８ＮＭＯＳトランジスタＭ４２のドレイン端子は、参照電圧ＲＡＭＰの出力端子及び出力抵抗３１の一方の端子に接続される。また、第８ＮＭＯＳトランジスタＭ４２のゲート端子は、第４ＮＯＲ回路４７の出力端子に接続される。なお、第４ＮＯＲ回路４７の２つの入力端子のうち、一方の入力端子は、第２サイズ切替信号ＨＤ＿ＬＶの供給端子に接続される。また、第４ＮＯＲ回路４７の他方の入力端子は、第１スイッチ制御信号ＳＷ１の逆相信号ＳＷ１′の供給端子に接続される。さらに、第８ＮＭＯＳトランジスタＭ４２のバックバイアス端子は、接地される。

第９ＮＭＯＳトランジスタＭ５０のドレイン端子は、第７ＮＭＯＳトランジスタＭ３２及び第８ＮＭＯＳトランジスタＭ４２の各ソース端子に接続され、第９ＮＭＯＳトランジスタＭ５０のソース端子は、接地される。また、第９ＮＭＯＳトランジスタＭ５０のゲート端子は、第１サイズ切替信号ＨＤ＿ＨＶの供給端子に接続される。

なお、第９ＮＭＯＳトランジスタＭ５０は、第６ＮＭＯＳトランジスタＭ２２をＯＮ／ＯＦＦ制御するために設ける。具体的には、第１サイズ切替信号ＨＤ＿ＨＶが「Ｈ」レベルのとき、後述の第２サブ電流源４２はＯＦＦ状態となるが、この際も第２サブ電流源４２内の第６ＮＭＯＳトランジスタＭ２２のゲート端子には電圧が印加された状態となる。この場合、第６ＮＭＯＳトランジスタＭ２２からリーク電流が発生するおそれがある。それゆえ、本実施形態では、このような場合に、第９ＮＭＯＳトランジスタＭ５０をＯＮして、そのリーク電流を第９ＮＭＯＳトランジスタＭ５０を介して流すことにより、リーク電流の影響を抑制する。

本実施形態の参照電圧生成回路９では、第２ＮＭＯＳトランジスタＭ２１、第３ＮＭＯＳトランジスタＭ３１、及び、第４ＮＭＯＳトランジスタＭ４１で第１サブ電流源４１を構成する。また、本実施形態では、第６ＮＭＯＳトランジスタＭ２２、第７ＮＭＯＳトランジスタＭ３２、及び、第８ＮＭＯＳトランジスタＭ４２で第２サブ電流源４２を構成する。そして、本実施形態では、第１サブ電流源４１及び第２サブ電流源４２で図６に示す参照電圧生成回路９内の第１電流源４０を構成する。

また、本実施形態では、第１サブ電流源４１のＯＮ／ＯＦＦ制御用のロジックブロックとして、第１ＮＯＲ回路４４及び第２ＮＯＲ回路４５を用いる。そして、本実施形態では、第３ＮＭＯＳトランジスタＭ３１及び第４ＮＭＯＳトランジスタＭ４１を、それぞれ、第１ＮＯＲ回路４４及び第２ＮＯＲ回路４５によりＯＮ／ＯＦＦ制御し、一方がＯＮ状態のときには、他方はＯＦＦ状態となるように制御する。

さらに、本実施形態では、第２サブ電流源４２のＯＮ／ＯＦＦ制御用のロジックブロックとして、第３ＮＯＲ回路４６及び第４ＮＯＲ回路４７を用いる。そして、本実施形態では、第７ＮＭＯＳトランジスタＭ３２及び第８ＮＭＯＳトランジスタＭ４２を、それぞれ、第３ＮＯＲ回路４６及び第４ＮＯＲ回路４７によりＯＮ／ＯＦＦ制御し、一方がＯＮ状態のときには、他方はＯＦＦ状態となるように制御する。

なお、後述するように、例えば、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズを低減する際には、第２サブ電流源４２内の第７ＮＭＯＳトランジスタＭ３２及び第８ＮＭＯＳトランジスタＭ４２を同時にＯＦＦする必要がある。本実施形態では、この制御を実現するために、第２サブ電流源４２のＯＮ／ＯＦＦ制御用のロジックブロックとしてＮＯＲ回路（第３ＮＯＲ回路４６及び第４ＮＯＲ回路４７）を用いる。

また、本実施形態では、第１サブ電流源４１のＯＮ／ＯＦＦ制御用のロジックブロックにも第２サブ電流源４２と同様にＮＯＲ回路を用いるが、これは、第１サブ電流源４１のＯＮ／ＯＦＦ制御時のドライブ能力と、第２サブ電流源４２のそれとを揃えるためである。

上述のように、本実施形態では、各サブ電流源のＯＮ／ＯＦＦ制御用のロジックブロックとして、ＮＯＲ回路を用いた例を説明したが、本発明はこれに限定されない。後述する参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズの変更制御と同様の制御が可能な構成であれば、任意のロジックブロックを適用することができる。また、参照電圧生成回路９内の各ＮＭＯＳトランジスタのＯＮ／ＯＦＦ制御用の信号を別途、外部のロジックブロックで生成することができる場合には、ＮＯＲ回路を設けなくてもよい。この場合には、参照電圧生成回路９の回路面積を低減することができる。

また、本実施形態では、並列駆動する第１ＮＭＯＳトランジスタＭ１１及び第５ＮＭＯＳトランジスタＭ１２間のトランジスタサイズの比率を、並列駆動する第２ＮＭＯＳトランジスタＭ２１及び第６ＮＭＯＳトランジスタＭ２２間のそれと同じにする。また、並列駆動する第１ＮＭＯＳトランジスタＭ１１及び第５ＮＭＯＳトランジスタＭ１２間のトランジスタサイズの比率を、並列駆動する第３ＮＭＯＳトランジスタＭ３１及び第７ＮＭＯＳトランジスタＭ３２間のそれと同じにする。さらに、並列駆動する第１ＮＭＯＳトランジスタＭ１１及び第５ＮＭＯＳトランジスタＭ１２間のトランジスタサイズの比率を、並列駆動する第４ＮＭＯＳトランジスタＭ４１及び第８ＮＭＯＳトランジスタＭ４２間のそれと同じにする。

すなわち、本実施形態では、第１サブ電流源４１及び第２サブ電流源４２で対応するＮＭＯＳトランジスタ（並列駆動するサブＭＯＳトランジスタ）間のサイズ比は全て同じにする。これにより、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズを変更した際にも、参照電圧生成回路９の動作特性が変化しないようにすることができる。

なお、複数のサブ電流源間で対応するＮＭＯＳトランジスタ間のサイズ比は、例えば必要とする動作点の調整精度、調整範囲等に応じて適宜設定される。また、本実施形態では、複数のサブ電流源間で対応するＮＭＯＳトランジスタのサイズは、同じサイズとしてもよいし、異なるサイズにしてもよい。

［参照電圧生成回路内の各サイズ可変ＮＭＯＳトランジスタのサイズの変更動作］
ここで、図７に示す参照電圧生成回路９の動作点調整時におけるトランジスタサイズの変更動作を説明する。まず、ＲＡＭＰ出力モード（第１スイッチ制御信号ＳＷ１が「Ｈ」レベルである場合）において、第１サイズ切替信号ＨＤ＿ＨＶ及び第２サイズ切替信号ＨＤ＿ＬＶがともに「Ｌ」レベルである場合（以下、第１の駆動状態という）を考える。

第１の駆動状態では、第９ＮＭＯＳトランジスタＭ５０がＯＦＦになるとともに、切替スイッチ４３により、第５ＮＭＯＳトランジスタＭ１２のゲート端子が自身のドレイン端子に接続され、ダイオード接続される。これにより、第１ＮＭＯＳトランジスタＭ１１及び第５ＮＭＯＳトランジスタＭ１２と、第２ＮＭＯＳトランジスタＭ２１及び第６ＮＭＯＳトランジスタＭ２２との間にカレントミラー回路が構成される。

また、第１の駆動状態では、第１ＮＯＲ回路４４〜第４ＮＯＲ回路４７の出力信号レベルは、それぞれ、「Ｌ」、「Ｈ」、「Ｌ」及び「Ｈ」となる。この場合、第３ＮＭＯＳトランジスタＭ３１及び第７ＮＭＯＳトランジスタＭ３２がＯＦＦとなり、第４ＮＭＯＳトランジスタＭ４１及び第８ＮＭＯＳトランジスタＭ４２がＯＮとなる。すなわち、第１の駆動状態では、第１サブ電流源４１及び第２サブ電流源４２がともにＯＮ状態となる。

次に、第１の駆動状態において、ロジック回路８で算出される出力コードのリニアリティ誤差の判定結果から、参照電圧生成回路９内のトランジスタサイズを低減する必要が生じた際には、次のようにしてトランジスタサイズを低減する。この場合、ＲＡＭＰ出力モードを維持した状態（第１スイッチ制御信号ＳＷ１を「Ｈ」レベルに維持した状態）で、第１サイズ切替信号ＨＤ＿ＨＶ及び第２サイズ切替信号ＨＤ＿ＬＶをともに「Ｈ」レベルにする（以下、この状態の第２の駆動状態という）。

この第２の駆動状態では、第９ＮＭＯＳトランジスタＭ５０がＯＮ状態となるとともに、切替スイッチ４３により、第５ＮＭＯＳトランジスタＭ１２のゲート端子が接地される。また、第２の駆動状態では、第１ＮＯＲ回路４４〜第４ＮＯＲ回路４７の出力信号レベルは、それぞれ、「Ｌ」、「Ｈ」、「Ｌ」及び「Ｌ」となる。

この場合、第２ＮＭＯＳトランジスタＭ２１及び第４ＮＭＯＳトランジスタＭ４１がＯＮとなり、その他のＮＭＯＳトランジスタはＯＦＦとなる。すなわち、第２の駆動状態では、第１サブ電流源４１がＯＮ状態となり、第２サブ電流源４２はＯＦＦ状態となる。この場合、参照電圧生成回路９内で参照電圧ＲＡＭＰの生成に寄与するのは、第１サブ電流源４１だけとなり、参照電圧ＲＡＭＰの生成のために並列駆動するＮＭＯＳトランジスタの数が減少することになる。

この結果、第２の駆動状態では、第１の駆動状態に比べて、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズが低減されていることと同等になる。本実施形態では、このようにして、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズを変更する。

なお、本実施形態では、１つの電流源において、トランジスタサイズを２段階で変更する例を説明したが、本発明は、これに限定されない。例えば、電源電圧等の仕様の条件が厳しい場合には、例えば、１つの電流源を３個以上のサブ電流源で構成し、トランジスタサイズを３段階以上で変更するように構成してもよい。この場合、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズ調整を詳細に行うことができ、より最適な動作点で参照電圧生成回路９を動作させることができる。ただし、サブ電流源の数が増えると、回路面積が増大するので、サブ電流源の数の上限は回路面積及びレイアウト条件により制限される。

［参照電圧ＲＡＭＰの調整原理］
次に、本実施形態における参照電圧ＲＡＭＰの調整原理について説明する。なお、本実施形態では、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズ（動作点）を調整して、参照電圧ＲＡＭＰの波形を調整する。

（１）参照電圧ＲＡＭＰのリニアリティが悪化した場合の調整原理
上記図３で説明したように、例えば、図３中の第１電流源３４に印加する電源電圧ＡＶＤが低電圧化すると、第１電流源３４内の第４ＮＭＯＳトランジスタＭ４の動作点を確保することが難しくなる。この状況で、第４ＮＭＯＳトランジスタＭ４の動作点が飽和領域から外れると、参照電圧ＲＡＭＰの波形が曲線状になり、参照電圧ＲＡＭＰのリニアリティを確保することができなくなる。

特に、電源電圧ＡＶＤが低く、参照電圧ＲＡＭＰのダイナミックレンジ（変動幅）が大きい条件では、高照度側（出力コードのフルコード側）でＮＭＯＳトランジスタの動作点が外れる事象が多くなる。

そこで、本実施形態では、参照電圧ＲＡＭＰのリニアリティのずれを検出して、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点（参照電圧ＲＡＭＰの波形）を調整する。具体的には、ダミー画素２から所定期間毎にレベルを変えながらテスト電圧Ｖｔを垂直信号線ＶＳＬに印加し、その時に得られる出力コードのテスト電圧Ｖｔのレベルに対する変化特性から参照電圧ＲＡＭＰのリニアリティのずれを検出する。そして、その検出結果に基づいて、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズを自動的に変更して、動作点を調整する。

図８に、参照電圧ＲＡＭＰのリニアリティが悪化した際の参照電圧ＲＡＭＰの調整原理の概要を示す。なお、図８中の太実線で示す特性が参照電圧生成回路９で生成される参照電圧ＲＡＭＰの信号波形であり、ここでは、理想的な参照電圧ＲＡＭＰの信号波形を示す。また、図８中の破線で示す特性は、動作点調整時にテスト電圧発生回路１０及びダミー画素２により垂直信号線ＶＳＬに印加するテスト電圧Ｖｔの信号波形である。

なお、図８中のＰ相期間は、上述したように画素のリセット時における信号の読み出し期間に対応し、このＰ相期間では、参照電圧ＲＡＭＰの波形は、通常、時間とともに所定の傾きで低下する。このＰ相期間では、出力信号の基準電圧レベルが検出される。また、図８中のＤ相期間は、画素の信号検出時における信号の読み出し期間に対応し、このＤ相期間では、参照電圧ＲＡＭＰの波形もまた、通常、時間とともに所定の傾きで低下する。なお、このＤ相期間の参照電圧ＲＡＭＰの電圧レベルのダイナミックレンジ（変動幅）は、出力コードの数に応じて適宜設定されるが、通常、Ｐ相期間のそれに比べて大きくなる。

本実施形態では、上述のように、参照電圧ＲＡＭＰの調整処理時におけるテスト電圧Ｖｔと参照電圧ＲＡＭＰとの比較処理を、撮影動作時の出力電圧と参照電圧ＲＡＭＰとの比較処理と同様に行う。それゆえ、本実施形態では、動作点の調整時には、まず、Ｐ相期間において、基準電圧レベルＶｐのテスト電圧Ｖｔを垂直信号線ＶＳＬに印加する。次いで、Ｄ相期間に切り替わると、テスト電圧Ｖｔのレベルを所定の電圧レベル（図８中のＶｐ，Ｖｄ１〜Ｖｄｎのいずれか）に設定して、垂直信号線ＶＳＬに印加する。

次いで、Ｐ相期間及びＤ相期間の上記テスト電圧Ｖｔの印加処理を、所定時間毎（例えば１Ｈ（１行の読み出し期間）毎）に、Ｄ相期間に印加するテスト電圧Ｖｔのレベルを種々変化させながら繰り返す。そして、テスト電圧Ｖｔの各レベルにおいて、センスアンプ７から出力される出力コードを測定する。なお、この際、Ｐ相期間の電圧レベルは、上述のように、基準となるので更新せず一定（基準電圧レベルＶｐ）とする。

より具体的には、まず、Ｐ相期間に基準電圧レベルＶｐのテスト電圧Ｖｔを垂直信号線ＶＳＬに印加し、次いで、Ｄ相期間にも基準電圧レベルＶｐのテスト電圧Ｖｔを垂直信号線ＶＳＬに出力する（図８中の破線波形Ｖｔ０）。そして、各期間において、参照電圧ＲＡＭＰと、テスト電圧Ｖｔとを比較し、その比較結果（各期間のカウント数）に対応する出力コードをセンスアンプ７で測定する

次いで、所定時間経過後、Ｐ相期間に基準電圧レベルＶｐのテスト電圧Ｖｔを垂直信号線ＶＳＬに出力し、Ｄ相期間には基準電圧レベルＶｐよりΔＶだけ低い電圧レベルＶｄ１のテスト電圧Ｖｔを垂直信号線ＶＳＬに印加する（図８中の破線波形Ｖｔ１）。そして、この際にも、各期間において、参照電圧ＲＡＭＰと、テスト電圧Ｖｔとを比較し、その比較結果（各期間のカウント数）に対応する出力コードをセンスアンプ７で測定する。なお、テスト電圧Ｖｔのレベルの切替動作は、Ｐ相期間とＤ相期間との切替時間ｔｓに行われ、テスト電圧切替回路１１により切替制御される。

その後、上述したテスト電圧Ｖｔの印加及び出力コードの測定の一連の動作を、Ｄ相期間に垂直信号線ＶＳＬに印加するテスト電圧Ｖｔのレベルを下げながら繰り返す。この際、Ｄ相期間のテスト電圧Ｖｔのレベル低下とともに、出力コードの値は大きくなる。そして、このテスト電圧Ｖｔの印加及び出力コードの測定の一連の動作は、Ｄ相期間のテスト電圧Ｖｔのレベルが、出力コードがフルコード（最大値）となるときの電圧レベルＶｄｎ（図８中の破線波形Ｖｔｎ）になるまで繰り返す。

なお、通常、固体撮像素子１００の例えば性能等により、予め所望の参照電圧ＲＡＭＰのダイナミックレンジは分かっている。それゆえ、本実施形態では、参照電圧ＲＡＭＰのダイナミックレンジ全域に渡って、Ｄ相期間のテスト電圧Ｖｔと参照電圧ＲＡＭＰの信号とが交差するように、Ｄ相期間の電圧レベルを設定する。

そして、上述のようにして測定されたＤ相期間のテスト電圧Ｖｔのレベル変化に対する出力コードの変化特性は、管理メモリ２４に格納される。

次いで、測定されたテスト電圧Ｖｔに対する出力コードの変化特性に基づいて、出力コードのリニアリティ誤差を演算する。なお、この演算は、演算回路２５で行う。ただし、本実施形態では、ＣＤＳ処理された出力コードを用いてリニアリティ誤差を算出する。ＣＤＳ処理は、例えばカウンタ６、ロジック回路８等で施される。また、Ｄ相期間の電圧レベルの変化幅ΔＶをより小さくして、上記特性のデータ数を増やすことにより、出力コードのリニアリティ誤差の算出精度を向上させることができる。

図９に、動作点調整時に算出する出力コードのリニアリティ誤差の算出原理を示す。なお、図９は、垂直信号線ＶＳＬに印加されるＤ相期間のテスト電圧Ｖｔのレベルと、センスアンプ７から出力される出力コードとの関係を示す特性図である。図９に示す特性の横軸は、垂直信号線ＶＳＬに印加されるＤ相期間のテスト電圧Ｖｔの電圧レベルであり、縦軸はセンスアンプ７から出力される出力コードである。

参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点が外れ、参照電圧ＲＡＭＰのリニアリティが確保されていない場合、出力コードの変化特性は、図９中の実線で示す実測特性Ｃ１のように曲線となり両者の間の関係は線形でなくなる。そこで、本実施形態では、出力コードの実測特性Ｃ１から出力コードの直線状の理想特性Ｃ２（図９中の破線特性）を算出し、出力コードの実測特性Ｃ１と理想特性Ｃ２との差を求め、その差を出力コードのリニアリティ誤差とする。

なお、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点が飽和領域にあり、参照電圧ＲＡＭＰのリニアリティが確保されている場合、出力コードの変化特性（実測特性Ｃ１）は直線状となる。それゆえ、ここで算出する出力コードのリニアリティ誤差は、参照電圧ＲＡＭＰのリニアリティのずれを表している。

本実施形態では、Ｄ相期間に基準電圧レベルＶｐのテスト電圧Ｖｔを印加した際の測定結果（図９中のグラフの原点）と、Ｄ相期間に１／２フルコードに対応する電圧レベルＶｄｍのテスト電圧Ｖｔを印加した際の測定結果とを繋いだ直線を理想特性Ｃ２とする。ただし、理想特性Ｃ２の算出手法は、この例の手法に限定されず任意の手法を用いることができる。

また、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点のずれ量が大きくなると、出力コードの実測特性Ｃ１の理想特性Ｃ２からのずれも大きくなるので、出力コードのリニアリティ誤差も大きくなる。それゆえ、本実施形態では、算出されたリニアリティ誤差に基づいて、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点、すなわち、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズを変更するか否かを判断する。

具体的には、１／２フルコードより低照度側の最大リニアリティ誤差Δ１、及び、高照度側の最大リニアリティ誤差Δ２を算出する。次いで、低照度側の最大リニアリティ誤差Δ１と、予め設定された対応する閾値とを比較する。また、高照度側の最大リニアリティ誤差Δ２と、予め設定された対応する閾値とを比較する。なお、各最大リニアリティ誤差に対応する各閾値は、例えば、必要とする調整精度、アナログデジタルの変換精度等に応じて適宜設定される。

そして、低照度側の最大リニアリティ誤差Δ１、及び、高照度側の最大リニアリティ誤差Δ２がともに対応する閾値の範囲内となるまで、すなわち、最適な参照電圧ＲＡＭＰの波形が得られるまで、上記リニアリティ誤差の測定及び動作点調整の処理を繰り返す。

参照電圧ＲＡＭＰのリニアリティが悪化した場合には、このようにして、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点を調整し、参照電圧ＲＡＭＰの波形を調整する。

（２）参照電圧ＲＡＭＰのダイナミックレンジが変動した場合の調整原理
上記図３で説明したように、例えば、図３中の電源電圧ＤＶＤの低電圧化が進むと、第１電流源３４内の第２ＮＭＯＳトランジスタＭ２の動作点を確保することが難しくなる。この状況では、第２ＮＭＯＳトランジスタＭ２の動作点が飽和領域から外れても、第２ＮＭＯＳトランジスタＭ２の動作点は出力コードのレベルに関係なく常に外れているので、ＲＡＭＰの信号波形のリニアリティは大きく悪化しない。しかしながら、この場合、上述したように、第２ＮＭＯＳトランジスタＭ２にコピーされる電流Ｉｔｈが所望の値にならず、参照電圧ＲＡＭＰのダイナミックレンジが大幅に変動する。

図１０に、参照電圧ＲＡＭＰのダイナミックレンジが変動した際の参照電圧ＲＡＭＰの調整原理の概要を示す。なお、図１０中の太実線で示す参照電圧ＲＡＭＰの波形Ｒ１は、参照電圧生成回路９が飽和領域で動作している場合（正常動作時）の波形である。また、図１０中の一点鎖線で示す参照電圧ＲＡＭＰの波形Ｒ２は、電源電圧ＤＶＤの低電圧化に伴い、例えば、図３に示す第１電流源３４内の第２ＮＭＯＳトランジスタＭ２の動作点が外れた場合の波形である。

電源電圧ＤＶＤの低下に伴い、例えば、図３に示す第１電流源３４内の第２ＮＭＯＳトランジスタＭ２の動作点が外れると、その波形Ｒ２は時間とともに直線状に低下しリニアリティは悪化しないが、その傾きが正常動作時の波形Ｒ１のそれより小さくなる。その結果、参照電圧ＲＡＭＰのダイナミックレンジが小さくなる。

このように、参照電圧ＲＡＭＰの傾きが小さい場合、Ｄ相期間において、垂直信号線ＶＳＬに印加するテスト電圧Ｖｔのレベルを所定時間毎に低くすると、ある電圧レベル以下で、参照電圧ＲＡＭＰとテスト電圧Ｖｔとが交差しない事象が発生する。例えば、図１０に示す例では、Ｄ相期間の電圧レベルがＶｄｎ−１以下になると、テスト電圧Ｖｔと、参照電圧ＲＡＭＰとは交差しなくなる。このように参照電圧ＲＡＭＰとテスト電圧Ｖｔとが交差しない場合には、比較時間（カウント数）は最大値となる。

すなわち、電源電圧ＤＶＤが低下して、例えば、図３に示す第２ＮＭＯＳトランジスタＭ２の動作点が飽和領域から外れても、テスト電圧ＶｔのＤ相期間の電圧レベルが参照電圧ＲＡＭＰと交差する範囲では、参照電圧ＲＡＭＰのリニアリティは悪化しない。しかしながら、テスト電圧ＶｔのＤ相期間の電圧レベルが参照電圧ＲＡＭＰと交差しない範囲では、比較結果のカウント値が大きく外れることになる。

このような状況において、上述した出力コードのリニアリティ誤差の算出手法を適用すると、高照度側で出力コードのリニアリティ誤差が大きくなり、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点が外れていることを検出することができる。それゆえ、電源電圧ＤＶＤの低下に伴い、参照電圧ＲＡＭＰのダイナミックレンジが変動する状況においても、上述した参照電圧ＲＡＭＰのリニアリティが悪化した際の動作点調整手法（出力コードのリニアリティ誤差に基づく調整手法）を適用することができる。

［リニアリティ誤差の管理テーブルの構成］
上述した出力コードのリニアリティ誤差の測定結果は、管理メモリ２４で管理テーブルとして格納される。図１１に、その管理テーブルの一構成例を示す。

図１１に示す例では、動作点調整時のテスト電圧Ｖｔのレベル、センスアンプ７から出力される出力コード、理想特性Ｃ２における出力コード、リニアリティ誤差、及び、最大リニアリティ誤差のデータ、並びに、それらの対応関係が管理テーブルに格納される。

なお、図１１に示す管理テーブルの「テスト電圧レベル」の欄には、動作点調整時に垂直信号線ＶＳＬに印加される電圧値の実測値ではなく、テスト電圧発生回路１０で制御電圧を生成する際に設定するテスト電圧Ｖｔのレベルを格納する。これにより、リニアリティ誤差のデータ管理をより簡素化することができる。また、管理テーブルの「出力コード」の欄には、動作点調整時に上述した手法により測定された出力コードの値が格納される。

さらに、管理テーブルの「理想特性」の欄に記載の値（出力コード）は、「テスト電圧レベル」及び「出力コード」の値から次のようにして算出する。まず、理想特性Ｃ２の傾きを下記式で算出する。
傾き＝（１／２フルコード時の出力コード）／（１／２フルコード時のテスト電圧レベル）
図１１に示す例では、理想特性Ｃ２の傾きは、９０（＝９００／１０）となる。

次いで、算出した理想特性Ｃ２の傾きに「テスト電圧レベル」の欄の電圧レベルを積算して理想特性Ｃ２の出力コードを算出する。そして、算出した理想特性Ｃ２の出力コードを管理テーブルの「理想特性」の欄に格納する。

また、管理テーブルの「リニアリティ誤差」は、「出力コード」の欄の値と「理想特性」の欄の値との差分値である。なお、上述した理想特性Ｃ２の傾き、出力コード及びリニアリティ誤差の算出は、演算回路２５で行われる。さらに、演算回路２５は、算出したリニアリティ誤差から低照度側の最大リニアリティ誤差Δ１、及び、高照度側の最大リニアリティ誤差Δ２を求め、それらの値を管理テーブルの「最大リニアリティ誤差」の欄に格納する。

［参照電圧ＲＡＭＰの調整処理手法］
次に、参照電圧ＲＡＭＰ（参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点）の調整時における具体的な処理手法を、図１２を参照しながら説明する。なお、図１２は、本実施形態における参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点の調整処理の手順を示すフローチャートである。ただし、下記処理例では、固体撮像素子１００に電源投入した直後に動作点の調整処理を開始する例を説明する。

まず、ユーザが固体撮像素子１００に電源を投入する（ステップＳ１）。次いで、固体撮像素子１００の動作モードを、ダミー画素２を介して垂直信号線ＶＳＬにテスト電圧Ｖｔを印加するモード（動作点調整モード）に設定する（ステップＳ２）。なお、ステップＳ２における動作点調整モードの設定動作は、電源投入時に、固体撮像素子１００により自動的に実施されるようにしてもよいし、ユーザの所定操作により実施されるようにしてもよい。また、ステップＳ２において、ロジック回路８は、垂直信号線横繋ぎスイッチ４をＯＮ状態にし、各垂直信号線ＶＳＬの電位を同電位にする。

次いで、テスト電圧発生回路１０は、垂直信号線ＶＳＬに印加するテスト電圧Ｖｔの初期設定を行う（ステップＳ３）。具体的には、本実施形態では、参照電圧ＲＡＭＰのＤ相期間に垂直信号線ＶＳＬに印加する電圧レベルをＰ相期間に印加する基準電圧レベルＶｐに設定する。なお、この電圧レベルの設定値は管理メモリ２４の管理テーブルに格納される。

次いで、ダミー画素２は、選択トランジスタ３を介して垂直信号線ＶＳＬに、初期設定されたテスト電圧Ｖｔを印加する（ステップＳ４）。そして、ロジック回路８は、センスアンプ７を介して、初期設定されたＤ相期間のテスト電圧Ｖｔの電圧レベル（基準電圧レベルＶｐ）に対応する出力コードを取得する（ステップＳ５）。なお、この取得された出力コードの値は管理メモリ２４の管理テーブルに格納される。

次いで、テスト電圧発生回路１０は、参照電圧ＲＡＭＰのＤ相期間に垂直信号線ＶＳＬに印加するテスト電圧Ｖｔのレベルを変更（更新）する（ステップＳ６）。具体的には、Ｄ相期間の電圧レベルを所定量ΔＶ、低下させる。なお、テスト電圧Ｖｔの更新された電圧レベルの値は管理メモリ２４の管理テーブルに格納される。

次いで、ダミー画素２は、選択トランジスタ３を介して垂直信号線ＶＳＬに、更新されたテスト電圧Ｖｔを印加する（ステップＳ７）。そして、ロジック回路８は、センスアンプ７を介して、更新されたＤ相期間のテスト電圧Ｖｔのレベルに対応する出力コードを取得する（ステップＳ８）。なお、この取得された出力コードの値は管理メモリ２４の管理テーブルに格納される。

本実施形態では、上述したＤ相期間のテスト電圧Ｖｔのレベル更新動作（ステップＳ６）〜出力コードの取得動作（ステップＳ８）までの一連の動作を所定期間毎（例えば１行の読み出し期間毎等）に行う。

次いで、ロジック回路８は、ステップＳ６で更新したＤ相期間のテスト電圧Ｖｔのレベルが所定の最小値（フルコードに対応する電圧レベル）であるか否かを判定する（ステップＳ９）。すなわち、ロジック回路８は、上記ステップＳ６〜ステップＳ８の処理を所定回数繰り返したか否かを判定する。

ステップＳ９において、更新したＤ相期間のテスト電圧Ｖｔのレベルが所定の最小値でない場合、ステップＳ９はＮＯ判定となる。この場合には、上記ステップＳ６に戻り、上述したステップＳ６〜ステップＳ８の処理を繰り返す。

一方、ステップＳ９において、更新したＤ相期間のテスト電圧Ｖｔのレベルが所定の最小値に達した場合、ステップＳ９はＹＥＳ判定となる。この場合には、演算回路２５は、上記ステップＳ８で繰り返し取得したデータに基づいて出力コードのリニアリティ誤差を算出する（ステップＳ１０）。

具体的には、演算回路２５は、管理メモリ２４の管理テーブルに格納された複数のテスト電圧Ｖｔのレベルデータ及びそれらにそれぞれ対応する複数の出力コードデータに基づいて、出力コードの理想特性Ｃ２（図９中の破線特性）を算出する。そして、演算回路２５は、出力コードの実測特性Ｃ１と理想特性Ｃ２とを比較して、リニアリティ誤差、並びに、低照度側及び高照度側の最大リニアリティ誤差を算出する。そして、算出された出力コードの理想特性Ｃ２、及び、各種リニアリティ誤差のデータは、管理メモリ２４の管理テーブルに格納される。

次いで、調整値判定回路２６は、ステップＳ１０で算出した最大リニアリティ誤差に基づいて、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点調整が必要か否かを判定する（ステップＳ１１）。具体的には、調整値判定回路２６は、ステップＳ１０で算出された低照度側の最大リニアリティ誤差Δ１及び高照度側の最大リニアリティ誤差Δ２と、それらに対して設定された閾値とをそれぞれ比較する。そして、低照度側の最大リニアリティ誤差Δ１及び高照度側の最大リニアリティ誤差Δ２がともに対応する閾値の範囲内の値でない場合、調整値判定回路２６は、動作点調整の必要性ありと判定する。

ステップＳ１１において、調整値判定回路２６が、動作点調整の必要性ありと判定した場合、ステップＳ１１はＮＯ判定となる。この場合には、調整値判定回路２６は、最大リニアリティ誤差に基づいて、動作点の調整値（調整レベル）を決定する（ステップＳ１２）。具体的には、例えば、本実施形態では、参照電圧生成回路９内の各電流源を構成する複数のサブ電流源のうち、並列駆動するサブ電流源の数を決定する。次いで、ロジック回路８は、上記ステップＳ１２で決定した動作点の調整値に対応する動作点調整信号を参照電圧生成回路９に出力する。

次いで、参照電圧生成回路９は、入力された動作点調整信号に基づいて、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点（サイズ）を変更する（ステップＳ１３）。例えば、本実施形態では、参照電圧生成回路９内の各電流源を構成する複数のサブ電流源のうち、調整値に対応する数のサブ電流源を並列駆動する。

次いで、固体撮像素子１００は、動作点変更後、各電流源に流れる電流量が安定し、ＲＡＭＰ出力が安定するまで、所定期間待機する（ステップＳ１４）。その後、ステップＳ３の処理に戻る。そして、固体撮像素子１００は、各最大リニアリティ誤差が対応する各閾値の範囲に収まるまで、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点を変更しながら、ステップＳ３〜Ｓ１４の処理を繰り返す。

一方、ステップＳ１１において、調整値判定回路２６が、動作点調整の必要性無しと判定した場合、ステップＳ１１はＹＥＳ判定となる。この場合には、ロジック回路８は、固体撮像素子１００の動作モードを、通常の撮影モードに切り替え、撮影モードの基本設定を行う（ステップＳ１５）。その後、ロジック回路８は、通常の撮像動作を開始する（ステップＳ１６）。

本実施形態では、上述のようにして、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点（サイズ）を調整して、参照電圧ＲＡＭＰの波形を調整する。なお、上述した動作点調整時のフィードバック処理は、複数回、繰り返される可能性があるので、動作点の調整時間が長くなるおそれもある。それゆえ、上述した動作点調整動作は、本実施形態のように、電源投入時に行うことが好ましい。

上述のように、本実施形態では、動作点調整モードを設け、その際に、ダミー画素２から、Ｄ相期間の電圧レベルを種々変化させながらテスト電圧Ｖｔを垂直信号線ＶＳＬに印加する。そして、その際に得られる出力コードのリニアリティ誤差に基づいて、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタのサイズを自動的に変更する。これにより、参照電圧生成回路９が飽和領域で動作するように動作点を調整し、所望の参照電圧ＲＡＭＰを生成する。すなわち、本実施形態では、電源電圧の低電圧化が進んでも、所望の波形を有する参照電圧ＲＡＭＰを確実に生成することができる。

また、本実施形態では、固体撮像素子１００毎に実際に出力コードのリニアリティ誤差を求めて、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタの動作点を調整する。それゆえ、本実施形態では、例えば、電源変化や温度変化等の影響、固体撮像素子１００のプロセスばらつき等の影響を受けることなく、常に、参照電圧生成回路９内の各サイズ可変ＮＭＯＳトランジスタを最適な動作点で動作させることできる。その結果、参照電圧ＲＡＭＰの波形を常に最適に保つことができる。

さらに、本実施形態では、上述のように電源電圧の低電圧化が進み、その設計仕様が厳しい条件になっても、環境条件の変動やプロセスばらつき等の影響をキャンセルすることができるので、固体撮像素子１００の歩留まりを向上させることができる。

また、本実施形態では、上述のように、参照電圧ＲＡＭＰの調整処理時におけるテスト電圧Ｖｔと参照電圧ＲＡＭＰとの比較処理を、撮影動作時の出力電圧と参照電圧ＲＡＭＰとの比較処理と同様にして行うことができる。具体的には、動作点調整時においても、Ｐ相期間及びＤ相期間のテスト電圧Ｖｔにそれぞれ対応する制御電圧をテスト電圧発生回路１０で個別に生成する。さらに、本実施形態では、テスト電圧Ｖｔの切替タイミングをロジック回路８内のセンサ制御管理ブロック２１で任意に設定することができる。それゆえ、本実施形態では、上述した動作点調整処理のシーケンスを、固体撮像素子１００の通常動作に容易に組み込むことが可能になり、通常の撮影モードと動作点調整モードとの切替処理もシンプルに行うことができる。

＜３．第２の実施形態＞
第２の実施形態では、参照電圧生成回路内のＮＭＯＳトランジスタのバックバイアス端子（ボディ端子）に印加するバックバイアス電圧を変更することにより動作点を調整する構成例を説明する。

従来、ＭＯＳトランジスタのバックバイアス電圧を変化させると、ＭＯＳトランジスタの閾値電圧Ｖｔｈが変化することが知られている。例えば、ＮＭＯＳトランジスタでは、バックバイアス端子に正の電圧を印加すると閾値電圧Ｖｔｈが低下し、負の電圧を印加すると閾値電圧Ｖｔｈが上昇する。本実施形態では、このＮＭＯＳトランジスタの閾値電圧Ｖｔｈとバックバイアス電圧との関係を利用して閾値電圧Ｖｔｈを下げることにより、十分な値のオーバードライブ電圧Ｖｓａｔを確保する。

［参照電圧生成回路の等価イメージ回路］
図１３に、本実施形態の参照電圧生成回路の等価的なイメージ回路図を示す。なお、図１３では、説明を簡略化するため、第１電流源３４のみがＯＮ状態にある例を示し、その他の電流源の図示は省略する。ただし、実際には、複数の電流源が並列接続される。また、図１３に示す本実施形態の参照電圧生成回路５０において、図２に示す参照電圧生成回路２１０と同じ構成には同じ符号を付して示す。なお、本実施形態における固体撮像素子の全体構成は、図４に示す上記第１の実施形態の固体撮像素子１００と同様である。

参照電圧生成回路５０は、被参照電流源３０と、出力抵抗３１と、第１ＮＯＴ回路３２と、第１ＮＭＯＳトランジスタＭ１〜第４ＮＭＯＳトランジスタＭ４と、閾値調整用電圧発生回路５１（バックバイアス電圧発生回路）とを備える。なお、本実施形態では、第２ＮＭＯＳトランジスタＭ２〜第４ＮＭＯＳトランジスタＭ４で第１電流源３４が構成される。

本実施形態では、各ＮＭＯＳトランジスタのバックバイアス端子が閾値調整用電圧発生回路５１に接続されること以外の構成は、図２に示す参照電圧生成回路２１０と同じ構成である。それゆえ、ここでは、閾値調整用電圧発生回路５１の構成についてのみ説明する。

閾値調整用電圧発生回路５１は、複数のバイアス電源（第１バイアス電源５２，第２バイアス電源５３）と、バイアス電源の切替スイッチ５４とを有する。そして、各バイアス電源は、切替スイッチ５４を介して各ＮＭＯＳトランジスタのバックバイアス端子に接続される。

なお、図１３では、閾値調整用電圧発生回路５１を、第１のバイアス電圧Ｖ１を供給する第１バイアス電源５２及び第２のバイアス電圧Ｖ２を供給する第２バイアス電源５３の２つのバイアス電源で構成する例を示すが、本発明はこれに限定されない。バイアス電源の数は、例えば必要とする調整精度等に応じて適宜設定される。

また、通常、負の電圧より正の電圧の方が生成し易いので、本実施形態では、閾値調整用電圧発生回路５１で正のバイアス電圧を生成し、各ＮＭＯＳトランジスタのバックバイアス端子に供給する。すなわち、本実施形態では、各ＮＭＯＳトランジスタの閾値電圧Ｖｔｈが下がる方向に動作点を調整する。それゆえ、本実施形態では、この動作点の調整方向、並びに、各ＮＭＯＳトランジスタ及び被参照電流Ｉｒｅｆのばらつき範囲を考慮して、予め各ＮＭＯＳトランジスタの構成を調整する。具体的には、ばらつきの範囲内で各ＮＭＯＳトランジスタの閾値電圧Ｖｔｈがプラス方向にばらつき、かつ、被参照電流Ｉｒｅｆが多く流れる条件で、バックバイアス電圧を０Ｖとしたときの動作点が飽和領域になるように各ＮＭＯＳトランジスタの構成を調整する。

被参照電流Ｉｒｅｆが例えばプロセスばらつき等で減少した場合、上述のように、各ＮＭＯＳトランジスタのオーバードライブ電圧Ｖｓａｔ（＝Ｖｇｓ−Ｖｔｈ）を十分に確保できなくなる。しかしながら、本実施形態では、このような状況になった場合、各ＮＭＯＳトランジスタに正のバックバイアス電圧を印加し、閾値電圧Ｖｔｈを低くすることができる。その結果、最終的には、上記状況においても、十分なオーバードライブ電圧Ｖｓａｔを確保することができ、各ＮＭＯＳトランジスタの飽和領域での動作を確保することができる。

なお、本実施形態においても、動作点調整時には、参照電圧生成回路５０内の各ＮＭＯＳトランジスタに対して動作点調整を行う。この際、閾値調整用電圧発生回路５１で生成するバックバイアス電圧の分解能（ステップ幅）を小さくして、固体撮像素子１００や各ＮＭＯＳトランジスタのばらつき条件に合わせてバックバイアス電圧を調整することが好ましい。

［参照電圧生成回路の実現回路例］
ここで、本実施形態の参照電圧生成回路５０の具体的な実現例を説明する。図１４に、本実施形態の参照電圧生成回路５０の実現回路構成例を示す。なお、図１４に示す参照電圧生成回路５０において、図１３に示す参照電圧生成回路５０と同じ構成には同じ符号を付して示す。

また、ここでは、閾値調整用電圧発生回路６０（バックバイアス電圧発生回路）以外の構成は、図２で説明した参照電圧生成回路２１０と同じ構成である。それゆえ、ここでは、閾値調整用電圧発生回路６０の構成についてのみ説明する。

閾値調整用電圧発生回路６０は、抵抗値Ｒの複数の抵抗素子６１と、抵抗値２Ｒの複数の抵抗素子６２と、複数の切替スイッチ６３とを有する。本実施形態では、抵抗値Ｒの複数の抵抗素子６１と、抵抗値２Ｒの複数の抵抗素子６２とを、梯子状に接続して抵抗アレイを構成する。なお、図１４に示す例では、抵抗値Ｒの抵抗素子６１の両端をそれぞれ抵抗値２Ｒの抵抗素子６２の一方の端子に接続し、抵抗値２Ｒの抵抗素子６２の他方の端子同士を接続することにより抵抗アレイを構成する。

また、閾値調整用電圧発生回路６０では、電源電圧ＡＶＤの供給端子から最も遠い位置に設けられた最終段の切替スイッチ６３以外の各切替スイッチ６３の一方の端子は、対応する抵抗値Ｒの抵抗素子６１と抵抗値２Ｒの抵抗素子６２との接続点に接続される。また、最終段の切替スイッチ６３の一方の端子は、対応する最終段の抵抗値２Ｒの抵抗素子６１の他方の端子に接続される。そして、各切替スイッチ６３の他方の端子は、閾値調整用電圧発生回路６０の出力端子に接続される。

本実施形態の閾値調整用電圧発生回路６０では、動作点調整時には、制御信号ＭＤにより、各切替スイッチ６３をＯＮ／ＯＦＦ制御して、閾値調整用電圧発生回路６０から出力されるバックバイアス電圧Ｖｂｉａｓのレベルを調整する。

なお、抵抗値Ｒの抵抗素子６１と抵抗値２Ｒの抵抗素子６２とからなる抵抗アレイの段数を増やすことにより、バックバイアス電圧Ｖｂｉａｓを詳細に設定することができ、より最適な動作点で各ＮＭＯＳトランジスタを動作させることができる。ただし、抵抗アレイの段数は、素子の回路面積により制限される。また、本実施形態では、抵抗アレイを用いてバックバイアス電圧Ｖｂｉａｓを調整する例を説明したが、本発明はこれに限定されず、バックバイアス電圧Ｖｂｉａｓが調整可能な構成であれば任意の回路を用いることができる。

［参照電圧ＲＡＭＰの調整処理手法］
本実施形態の参照電圧生成回路５０における参照電圧ＲＡＭＰ（参照電圧生成回路５０内の各ＮＭＯＳトランジスタの動作点）の調整手法は、上記第１の実施形態における手法（図１２）と同様である。すなわち、本実施形態においても、ダミー画素２から垂直信号線ＶＳＬに電圧レベルを種々変化させながらテスト電圧Ｖｔを印加し、その際に算出されるテスト電圧Ｖｔのレベルに対する出力コードのリニアリティ誤差に基づいて動作点調整を行う。

ただし、本実施形態では、図１２中のステップＳ１２の調整値の決定処理において、ロジック回路８は、出力コードのリニアリティ誤差に基づいて、各ＮＭＯＳトランジスタに印加するバックバイアス電圧Ｖｂｉａｓのレベルを決定する。そして、ロジック回路８は、決定されたバックバイアス電圧Ｖｂｉａｓのレベルに対応する動作点調整信号を参照電圧生成回路５０に出力する。次いで、図１２中のステップＳ１３において、参照電圧生成回路５０は、入力された動作点調整信号に基づいて閾値調整用電圧発生回路６０内の切替スイッチ６３をＯＮ／ＯＦＦ制御し、決定したバックバイアス電圧Ｖｂｉａｓを各ＮＭＯＳトランジスタに印加する。これらのステップＳ１２及びＳ１３以外の処理は、上記第１の実施形態と同様である。

上述のように、本実施形態においても、第１の実施形態と同様にして出力コードのリニアリティ誤差を算出し、その算出結果に基づいて、参照電圧生成回路５０内の各ＮＭＯＳトランジスタの動作点（参照電圧ＲＡＭＰの波形）を自動的に調整する。それゆえ、本実施形態においても、第１の実施形態と同様の効果が得られる。

＜４．第３の実施形態＞
一般に、列並列型のＡＤ変換器を備える固体撮像素子では、参照電圧ＲＡＭＰの波形の傾きを任意に設定（変更）することができる。これは、例えば、図２に示す参照電圧生成回路２１０において、被参照電流Ｉｒｅｆの値を変更することにより実現することができる。

このような参照電圧ＲＡＭＰの傾きを可変することのできる固体撮像素子に対しても、上記第１及び第２の実施形態で説明した参照電圧ＲＡＭＰの調整手法を適用することができる。この場合、参照電圧ＲＡＭＰの傾きを変更する度に上記第１及び第２の実施形態の参照電圧ＲＡＭＰの調整処理を行う。

しかしながら、この場合、参照電圧ＲＡＭＰの傾きを任意に変更した際に参照電圧生成回路内のトランジスタの動作点が大きく外れ、動作点が最適な動作点に収束するまでの時間が長くなる可能性がある。この場合、例えば、参照電圧生成回路の安定動作が確保される前に、撮像動作が行われると撮像画像に影響を及ぼすおそれがある。

そこで、本実施形態では、固体撮像素子が参照電圧ＲＡＭＰの傾きが変更可能である場合、予め使用頻度の高い参照電圧ＲＡＭＰの傾き（外部ＤＳＰ（Digital Signal Processor）で初期設定する傾き）における動作点の調整値を算出する。そして、参照電圧ＲＡＭＰの傾きを変更した際には変更後の傾きと同じ傾き又はそれに最も近い傾きの調整値を動作点調整の初期値として用い、動作点調整処理を行う。これにより、動作点の調整処理時間が短縮され、上述のような問題を解決することができる。なお、本実施形態では、この調整値を専用のメモリに格納する。

［ロジック回路の構成］
図１５に、本実施形態の固体撮像素子における参照電圧生成回路内のロジック回路の概略構成を示す。なお、図１５に示すロジック回路７０において、図５に示す上記第１の実施形態のロジック回路８と同様の構成には同じ符号を付して示す。また、本実施形態における固体撮像素子の全体構成は、図４に示す上記第１の実施形態の固体撮像素子１００と同様である。

ロジック回路７０は、センサ制御管理ブロック２１と、出力コード判別回路２２と、平均化回路２３と、管理メモリ２４と、演算回路２５と、調整値判定回路２６と、調整値用メモリ７１（調整値記憶部）とを備える。

すなわち、本実施形態のロジック回路７０は、図５に示す上記第１の実施形態のロジック回路８において、さらに、調整値用メモリ７１を追加した構成である。また、本実施形態では、センサ制御管理ブロック２１は、調整値判定回路２６に接続され、参照電圧ＲＡＭＰの傾きの切替動作時には、センサ制御管理ブロック２１が調整値判定回路２６を制御して参照電圧ＲＡＭＰの傾きを切り替える。

調整値用メモリ７１を追加したこと、及び、センサ制御管理ブロック２１が参照電圧ＲＡＭＰの傾きの切替動作を制御すること以外の構成及び機能は上記第１の実施形態のロジック回路８と同様である。

調整値用メモリ７１は、予め算出された使用頻度の高い参照電圧ＲＡＭＰの傾きの調整値がまとめられた調整値テーブルを格納するための専用メモリである。また、調整値用メモリ７１は、調整値判定回路２６に接続される。

図１６に、動作点の調整値テーブルの構成例を示す。調整値テーブルでは、使用頻度の高い参照電圧ＲＡＭＰの傾きレベル毎に動作点の調整値が格納される。なお、図１６に示す調整値テーブルの「傾きレベル」の欄に記載の数値は、参照電圧ＲＡＭＰの時間に対する変化量（参照電圧ＲＡＭＰの波形の傾き）である。また、「動作点調整値」の欄に記載の数値は、動作点の調整段階数である。例えば、動作点をトータルで１２段階変更可能なシステムにおいて、動作点調整値が「５」である場合には、動作点の調整量を５段階目の調整量に設定することを意味する。

本実施形態では、図１６に示すように、調整値テーブルにおいて、参照電圧ＲＡＭＰの傾きレベルと動作点調整値との関係を示すデータのみを管理する。この程度のデータ量であれば、調整値用メモリ７１を大きな容量のメモリで構成する必要がない。ただし、参照電圧ＲＡＭＰの傾きレベルを詳細に管理する場合には、調整値用メモリ７１の容量も大きくなるが、動作点の調整処理時間はより短縮される。

ここで、本実施形態のロジック回路７０における、参照電圧ＲＡＭＰの傾き変更動作から動作点調整動作までの一連の処理概要を簡単に説明する。

まず、参照電圧ＲＡＭＰの傾きを変更する際、センサ制御管理ブロック２１は、調整値判定回路２６に傾き変更信号を出力する。なお、この傾き変更信号には、参照電圧ＲＡＭＰの傾きをどの傾きに変更するかを示す情報が含まれる。

次いで、調整値判定回路２６は、入力された傾き変更信号に基づいて、調整値用メモリ７１にアクセスして、調整値テーブルから変更する傾きレベルと同じ傾きレベル又は最も近い傾きレベルの調整値を取得する。そして、調整値判定回路２６は、取得した動作点の調整値を、動作点調整信号として参照電圧生成回路に出力する。

その後、参照電圧生成回路は、入力された動作点調整信号に基づいて、上記第１及び第２の実施形態と同様にして、参照電圧生成回路内のトランジスタの動作点を調整（変更）する。

なお、本実施形態では、調整値テーブルの作成は、例えば、電源投入時、スタンバイ解除後等のタイミングで行う。この際、動作点の調整値は、使用頻度の高い参照電圧ＲＡＭＰの傾きレベル毎に、図１２に示す処理手順に従って算出し、調整値テーブルを作成する。なお、この際に行う調整値テーブルの作成処理は、固体撮像素子（各トランジスタ）の製造ばらつきをキャンセルするためのものである。

また、固体撮像素子の使用時に、例えば電源変化や温度変化等の影響により、動作点調整値の最適値が変動する可能性がある。それゆえ、定期的に、使用頻度の高い参照電圧ＲＡＭＰの傾きレベルにおいて出力コードのリニアリティ誤差を算出して動作点の調整値をモニタし、調整値テーブルを適宜更新することが好ましい。なお、電源変化や温度変化は急激に変化するものではなく、使用経過時間とともに、緩やかに変動すると考えられる。それゆえ、調整値テーブルの更新処理は、例えば、１Ｖ撮像（１フレームの撮像処理）間のブランキング等の期間に実施することができる。このように、適宜、調整値テーブルを更新することにより、常に最適な参照電圧ＲＡＭＰのリニアリティを確保することができる。

［参照電圧ＲＡＭＰの調整処理手法］
次に、本実施形態の参照電圧生成回路における参照電圧ＲＡＭＰ（参照電圧生成回路内の各トランジスタの動作点）の調整手法を、図１７を参照しながら説明する。なお、図１７は、本実施形態の参照電圧ＲＡＭＰの調整処理の手順を示すフローチャートである。

まず、ユーザが固体撮像素子に電源を投入する、又は、スタンバイ状態を解除する（ステップＳ２１）。次いで、ロジック回路７０は、固体撮像素子の動作モードを、動作点調整モードに設定する（ステップＳ２２）。なお、この動作点調整モードの設定動作は、固体撮像素子により自動的に実施されるようにしてもよいし、ユーザの所定操作により実施されるようにしてもよい。また、ステップＳ２２において、ロジック回路７０は、各垂直信号線ＶＳＬに設けられた垂直信号線横繋ぎスイッチをＯＮ状態にし、各垂直信号線ＶＳＬの電位を同電位にする（平均化する）。

次いで、ロジック回路７０は、固体撮像素子（トランジスタ）の製造ばらつきをキャンセルするために、調整値テーブル（調整値の初期データ）を作成する（ステップＳ２３）。具体的には、ロジック回路７０は、使用頻度の高い参照電圧ＲＡＭＰの傾きレベル毎に、図１２に示す処理手順に従って動作点の調整値を算出し、調整値テーブル（図１６）を作成する。

次いで、ロジック回路７０は、固体撮像素子の動作モードを、通常の撮影モードに切り替え、撮影モードの基本設定を行う（ステップＳ２４）。その後、固体撮像素子は、１フレーム撮像を行う（ステップＳ２５）。

次いで、１フレーム撮像後、ブランキング期間に入ると、ロジック回路７０は、固体撮像素子の動作モードを、動作点調整モードに設定する（ステップＳ２６）。

次いで、ロジック回路７０内のセンサ制御管理ブロック２１は、参照電圧ＲＡＭＰの波形の傾きを変更するか否かを判定する（ステップＳ２７）。

ステップＳ２７において、参照電圧ＲＡＭＰの波形の傾きを変更しない場合、ステップＳ１７はＮＯ判定となる。この場合には、ロジック回路７０は、調整値テーブルを更新しない。そして、調整値判定回路２６は、現在設定されている参照電圧ＲＡＭＰの傾きレベルと同じ傾きレベル又は最も近い傾きレベルに対応する動作点の調整値を調整値テーブルから取得する（ステップＳ２８）。次いで、調整値判定回路２６は、取得した動作点の調整値に対応する動作点調整信号を参照電圧生成回路に出力する。

次いで、参照電圧生成回路は、調整値判定回路２６から入力される動作点調整信号に基づいて、図１２で説明した上記第１の実施形態の動作点調整手法と同様にして、参照電圧生成回路内の各トランジスタの動作点を調整する（ステップＳ３０）。その後は、上記ステップＳ２４に戻り、ステップＳ２４以降の処理を繰り返す。

一方、ステップＳ２７において、ＲＡＭＰの波形の傾きを変更する場合、ステップＳ２７はＹＥＳ判定となる。この場合には、ロジック回路７０は、使用頻度の高い参照電圧ＲＡＭＰの傾きレベル毎に、図１２に示す処理手順に従って動作点の調整値を算出し直し、調整値テーブルを更新する（ステップＳ２８）。これは、電源電圧の変動や温度変動の影響により発生する動作点調整値の最適値のずれをキャンセルするためである。そして、調整値テーブルを更新した後、センサ制御管理ブロック２１は、調整値判定回路２６に傾き変更信号を出力する。

次いで、調整値判定回路２６は、入力された傾き変更信号に基づいて、調整値テーブルにアクセスして、変更する傾きレベルと同じ傾きレベル又は最も近い傾きレベルに対応する動作点の調整値を調整値テーブルから取得する（ステップ２８）。そして、調整値判定回路２６は、検出した動作点の調整値に対応する動作点調整信号を参照電圧生成回路に出力する。

その後、参照電圧生成回路は、調整値判定回路２６から入力される動作点調整信号に基づいて、図１２で説明した上記第１の実施形態の動作点調整手法と同様にして、参照電圧生成回路内の各トランジスタの動作点を調整する（ステップＳ３０）。その後は、上記ステップＳ２４に戻り、ステップＳ２４以降の処理を繰り返す。

本実施形態では、このようにして参照電圧生成回路内の各トランジスタの動作点を自動的に調整し、参照電圧生成回路が飽和領域で動作するように調整する。なお、動作点調整後は、各電流源に流れる電流量が安定して、参照電圧ＲＡＭＰの出力動作（アナログレベル）が安定するまで、ある一定の時間がかかる。それゆえ、ブランキング期間で動作点調整を行う場合には、復帰時間（動作点調整後から安定動作までの期間）を考慮して実施する必要がある。

上述のように、本実施形態では、第１の実施形態と同様にして出力コードのリニアリティ誤差を測定し、その測定結果に基づいて、参照電圧生成回路内の各トランジスタの動作点（参照電圧ＲＡＭＰの波形）を自動的に調整する。それゆえ、本実施形態においても、第１の実施形態と同様の効果が得られる。

また、本実施形態では、参照電圧ＲＡＭＰの傾き毎に、参照電圧生成回路内のトランジスタの最適な動作点を設定することができる。それゆえ、本実施形態では、参照電圧ＲＡＭＰの傾きの可変範囲の大きな固体撮像素子にも対応可能であり、また、参照電圧ＲＡＭＰの傾きの可変範囲をより大きくすることもできる。

さらに、本実施形態では、使用頻度の高い参照電圧ＲＡＭＰの傾き毎に動作点調整値を調整値テーブルで管理し、参照電圧ＲＡＭＰの傾きの変更毎に、管理テーブルから変更後の参照電圧ＲＡＭＰの傾きと同じ傾き又は最も近い傾きの動作点の調整値を取得する。そして、取得した調整値を初期値として、参照電圧生成回路内の各トランジスタの動作点調整を行う。それゆえ、参照電圧ＲＡＭＰの傾きを変更した際の動作点の調整時間をより短縮することができる。

＜５．各種変形例＞
上記各種実施形態では、参照電圧生成回路内の全てのトランジスタをＮＭＯＳトランジスタで構成する例を示したが、本発明はこれに限定されず、各トランジスタの導電型（Ｎ型又はＰ型）及びそれらの組み合わせは適宜変更することができる。例えば、参照電圧生成回路内の全てのトランジスタをＰＭＯＳ（Positive-channel MOS）トランジスタを用いて構成しても、本発明は同様に適用可能であり、同様の効果が得られる。

上記各種実施形態では、画素アレイ部内のマトリクス状に配置された複数の画素に対して、画素列毎に垂直信号線ＶＳＬが配置される固体撮像素子の例を説明したが、本発明はこれに限定されない。複数の画素列で１本の垂直信号線ＶＳＬの共有する構成の固体撮像素子にも本発明は適用可能であり、同様の効果が得られる。

上記各種実施形態では、固体撮像素子としてＣＭＯＳイメージセンサを例に挙げて説明したが、本発明はこれに限定されず、ＣＣＤ（Charge Coupled Device）イメージセンサにも本発明は適用可能であり、同様の効果が得られる。

また、上記各種実施形態では、テスト電圧Ｖｔの各レベルに対応する出力コードのリニアリティ誤差に基づいて動作点調整を行う例を説明したが、本発明はこれに限定されない。例えば、テスト電圧Ｖｔ印加時に垂直信号線ＶＳＬ毎に出力されるアナログ信号をフィードバック制御して動作点調整を行うようにしてもよい。さらに、上記各種実施形態では、動作点調整を行う際に用いるパラメータとして、出力コードのリニアリティ誤差を用いる例を説明したが、本発明はこれに限定されない。参照電圧ＲＡＭＰの波形のくずれを検出可能なパラメータであれば任意のパラメータを用いることができる。

１…画素アレイ部、２…ダミー画素、３…選択トランジスタ、４…垂直信号線横繋ぎスイッチ、５…コンパレータ、６…カウンタ、７…センスアンプ、８…ロジック回路、９…参照電圧生成回路、１０…テスト電圧発生回路、１１…テスト電圧切替回路、２１…センサ制御管理ブロック、２２…出力コード判別回路、２３…平均化回路、２４…管理メモリ、２５…調整値判定回路、２６…演算回路、３０…被参照電流源、３１…出力抵抗、４０…第１電流源、１００…固体撮像素子、Ｍ１０…第１サイズ可変ＮＭＯＳトランジスタ、Ｍ２０…第２サイズ可変ＮＭＯＳトランジスタ、Ｍ３０…第３サイズ可変ＮＭＯＳトランジスタ、Ｍ４０…第４サイズ可変ＮＭＯＳトランジスタ

Claims (11)

1. ２次元状に配置された複数の画素と、該複数の画素から画素信号を読み出す複数の読み出し信号線とを有する画素アレイ部と、
   前記読み出し信号線毎に設けられ、種々の電圧レベルのテスト電圧を対応する前記読み出し信号線に印加するテスト電圧印加部と、
   参照電圧を生成するためのＭＯＳトランジスタを有し、該ＭＯＳトランジスタの動作点が変更可能である参照電圧生成回路と、
   前記テスト電圧及び前記参照電圧に基づいて、前記ＭＯＳトランジスタの動作点の調整処理を制御する動作点制御部と
   を備える固体撮像素子。
2. 前記参照電圧生成回路が、前記ＭＯＳトランジスタのサイズを変更することにより、前記ＭＯＳトランジスタの動作点を変更する
   請求項１に記載の固体撮像素子。
3. 前記ＭＯＳトランジスタが、並列駆動可能な複数のサブＭＯＳトランジスタで構成され、並列駆動する該サブＭＯＳトランジスタの数を変更することにより、前記ＭＯＳトランジスタのサイズを変更する
   請求項２に記載の固体撮像素子。
4. 前記参照電圧生成回路が、前記ＭＯＳトランジスタに印加するバックバイアス電圧を変更することにより、前記ＭＯＳトランジスタの動作点を変更する
   請求項１に記載の固体撮像素子。
5. 前記参照電圧生成回路が、前記ＭＯＳトランジスタに印加するバックバイアス電圧を変更するバックバイアス電圧発生回路を有する
   請求項４に記載の固体撮像素子。
6. さらに、テスト電圧印加部に、前記テスト電圧に対応する制御電圧を供給する電圧発生回路と、
   前記参照電圧生成回路内の前記ＭＯＳトランジスタの動作点の調整処理時に、前記複数の読み出し信号線を接続し、各読み出し信号線に印加された電圧レベルを平均化する垂直信号線接続スイッチとを備え、
   前記テスト電圧印加部が、ＭＯＳトランジスタで構成され、そのソース端子及びドレイン端子の一方の端子が対応する前記読み出し信号線に接続され、他方の端子が電源電圧に接続され、ゲート端子に前記電圧発生回路から前記テスト電圧に対応する制御電圧が印加される
   請求項１に記載の固体撮像素子。
7. さらに、前記電圧発生回路から第１の期間に出力される第１の制御電圧と、該第１の期間後の第２の期間に出力される第２の制御電圧と切り替える制御電圧切替部を備え、
   前記第１の期間が、前記画素のリセット時における信号の読み出し期間に相当し、前記第２の期間が、前記画素の信号検出時における信号の読み出し期間に相当し、
   前記電圧発生回路が、前記第２の期間に出力する前記第２の制御電圧の電圧レベルを種々変化させる
   請求項６に記載の固体撮像素子。
8. さらに、前記参照電圧の複数の所定の傾きに対してそれぞれ設定された複数の動作点調整値のデータを格納した調整値記憶部を備え、
   前記動作点制御部は、前記参照電圧の傾きが変更された際には、前記調整量記憶部から該変更後の前記参照電圧の傾きと同じ傾き又は最も近い傾きに対応する動作点調整値を取得し、該取得した動作点調整値に基づいて前記参照電圧生成回路内の前記ＭＯＳトランジスタの動作点の調整処理の制御を行う
   請求項１に記載の固体撮像素子。
9. 前記テスト電圧印加部が、前記種々の電圧レベルのテスト電圧を所定時間毎に対応する前記読み出し信号線に印加し、
   前記動作点制御部が、前記所定期間毎に前記テスト電圧及び前記参照電圧に基づいて算出される前記テスト電圧に対応する出力コードを取得し、該取得した出力コード及び前記テスト電圧に基づいて該出力コードのリニアリティ誤差を算出し、該出力コードのリニアリティ誤差の算出結果に基づいて、前記参照電圧生成回路内の前記ＭＯＳトランジスタの動作点の調整処理を制御する
   請求項１に記載の固体撮像素子。
10. 前記動作点制御部が、前記出力コードのリニアリティ誤差の算出結果から低照度側及び高照度側の最大リニアリティ誤差を検出し、該低照度側及び高照度側の最大リニアリティ誤差に基づいて、前記参照電圧生成回路内の前記ＭＯＳトランジスタの動作点の調整処理を制御する
    請求項９に記載の固体撮像素子。
11. ２次元状に配置された複数の画素、及び、該複数の画素から画素信号を読み出す複数の読み出し信号線を有する画素アレイ部と、該読み出し信号線毎に設けられたテスト電圧印加部と、参照電圧を生成するためのＭＯＳトランジスタを有し、該ＭＯＳトランジスタの動作点が変更可能である参照電圧生成回路と、該参照電圧生成回路内の該ＭＯＳトランジスタの動作点の調整処理を制御する動作点制御部とを備える固体撮像素子の各テスト電圧印加部が、種々の電圧レベルのテスト電圧を対応する前記読み出し信号線に印加するステップと、
    前記動作点制御部が、前記テスト電圧及び前記参照電圧に基づいて、前記ＭＯＳトランジスタの動作点の調整処理を制御するステップと
    を含む参照電圧の調整方法。

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