JP5562172B2 - 定電流回路及びそれを用いた固体撮像装置 - Google Patents

Description

本発明は、定電流回路及びそれを用いた固体撮像装置に関するものである。

固体撮像装置として、近年、ＣＭＯＳ型固体撮像装置（以下、ＣＭＯＳセンサという）が広く利用されている。ＣＭＯＳセンサは、光電変換部で発生した光電荷を一行毎にフローティングディフュージョンに転送し、各列毎のソースフォロアを用いて、垂直読み出し線から行単位で信号を同時に信号処理部に読み出す。各ソースフォロアを駆動する各列の定電流回路は、一般的に共通の電流源回路でバイアスされる。各定電流回路の出力電流に、相関のある電流ノイズ成分があると、各列共通の出力信号ノイズを発生し、画像では横スジ状のノイズとして認識される。したがって、ＣＭＯＳセンサに用いられる定電流回路は低ノイズであることが必要で、共通の電流源回路で発生するノイズを低減する必要がある。

特許文献１においては、外来ノイズによる垂直読み出し線の電位変動を低減するために、定電流回路を構成するＭＯＳトランジスタの共通ゲート線（図１、符号５）に容量（図１、符号７）を接続する技術が開示されている。この技術は、同時に共通の電流源回路（図１、符号４）で発生するノイズも低減する。

特開２００７−１２９４７３号公報

特許文献１で示されている共通の電流源回路は抵抗値やトランジスタの特性ばらつきと、使用する電源電圧に応じて、電流値が変動する。半導体プロセスで製造するＣＭＯＳセンサでは、抵抗値に関して一般的に数１０％、トランジスタの閾値では数１０ｍＶから１００ｍＶ程度のばらつきがある。またＣＭＯＳセンサを使用する際に、製品毎に異なる電源電圧を設定する場合もあるため、定電流回路の電流値のばらつきは大きい。定電流回路の電流が大きくなると消費電流の増大を招く。逆に小さくなるとソースフォロアの駆動力を低下させ、画素の読み出しスピードを低下させる。

本発明の目的は、低ノイズで電流値の精度が高い定電流回路及びそれを用いた固体撮像装置を提供することである。

本発明の定電流回路は、第１の電流を出力する第１の電流源回路と、第２の電流を出力する第２の電流源回路と、前記第１の電流及び前記第２の電流の大きさを比較する電流比較回路と、前記電流比較回路の比較の結果に応じて、前記第１の電流源回路が出力する前記第１の電流の電流値を調整する電流調整部とを有し、前記第２の電流源回路は、前記第２の電流を流す第１のＭＯＳトランジスタと、定電圧を出力する基準電圧生成部と、非反転入力端子が前記基準電圧生成部の出力端子に接続され、反転入力端子が前記第１のＭＯＳトランジスタのソースに接続され、出力端子が前記第１のＭＯＳトランジスタのゲートに接続されるオペアンプとを有することを特徴とする。

ノイズが少なく、かつ電流値の精度を高くした定電流回路を実現することができる。また、定電流回路を固体撮像装置に用いることにより、横スジ状のノイズが少ない良好な画像を得ることができる。

本発明の第１の実施形態による定電流回路の構成例を示す図である。 第１の実施形態の可変抵抗部の構成の一例を示す図である。 第１の実施形態の定電流回路の処理を示すフローチャートである。 本発明の第２の実施形態による固体撮像装置の構成例を示す図である。 図４の列読み出し回路の構成例を示す図である。

（第１の実施形態）
図１は、本発明の第１の実施形態による定電流回路の構成例を示す図である。定電流回路は、複数の出力を持つ定電流回路を構成するＮＭＯＳトランジスタ１１０（図１では１つのトランジスタのみ図示）、第１の電流源回路１２０、第２の電流源回路１３０、電流比較回路１４０、及び制御ロジック回路１５０を有する。制御ロジック回路１５０は第１の電流源回路１２０の電流値を調整する電流調整部である。第１の電流源回路１２０は可変抵抗部１２１、カレントミラー回路１４５を構成するＮＭＯＳトランジスタ１２２を有する。また、第２の電流源回路１３０は、基準電圧生成部１３１、オペアンプ１３２、ＮＭＯＳトランジスタ１３５、抵抗１３７、カレントミラー回路１４３のＰＭＯＳトランジスタ１６１を有する。また、電流比較回路１４０は、抵抗１４１、１４２、カレントミラー回路１４４、カレントミラー回路１４５を構成するＮＭＯＳトランジスタ１４９、コンパレータ１４６を有する。カレントミラー回路１４５では、第１の電流源回路１２０のＮＭＯＳトランジスタ１２２と電流比較回路１４０のＮＭＯＳトランジスタ１４９及び定電流回路を構成するＮＭＯＳトランジスタ１１０のゲートが電圧供給配線１０７に接続されている。カレントミラー回路１４３は、ＰＭＯＳトランジスタ１６１及び１６２を有する。カレントミラー回路１４４は、ＮＭＯＳトランジスタ１６３及び１６４を有する。

まず、第１の電流源回路１２０の構成を説明する。可変抵抗部１２１は、電源電圧ＶＤＤのノード及びＮＭＯＳトランジスタ１２２のドレイン間に接続される。ＮＭＯＳトランジスタ１２２は、ドレインがゲートに接続され、ゲートが電圧供給配線１０７に接続され、ソースがグランド電位ノードに接続される。すなわち、ＮＭＯＳトランジスタ１２２は、ダイオード接続され、可変抵抗部１２１と直列に接続される。

次に、第２の電流源回路１３０の構成を説明する。ＰＭＯＳトランジスタ１６１は、ソースが電源電圧ＶＤＤのノードに接続され、ゲートがドレインに接続され、ドレインがＮＭＯＳトランジスタ１３５のドレインに接続される。抵抗１３７は、ＮＭＯＳトランジスタ１３５のソース及びグランド電位ノード間に接続される。基準電圧生成部１３１は、一定電圧Ｖｂを出力する。オペアンプ１３２は、非反転入力端子が基準電圧生成部１３１の出力端子に接続され、反転入力端子がＮＭＯＳトランジスタ１３５のソースに接続され、出力端子がＮＭＯＳトランジスタ１３５のゲートに接続される。

次に、電流比較回路１４０の構成を説明する。ＰＭＯＳトランジスタ１６２は、ソースが電源電圧ＶＤＤのノードに接続され、ゲートがＰＭＯＳトランジスタ１６１のゲートに接続され、ドレインがＮＭＯＳトランジスタ１６３のドレインに接続される。ＮＭＯＳトランジスタ１６３は、ドレインがゲートに接続され、ソースがグランド電位ノードに接続される。抵抗１４１は、電源電圧ＶＤＤのノード及びノード１４７間に接続される。ＮＭＯＳトランジスタ１６４は、ドレインがノード１４７に接続され、ゲートがＮＭＯＳトランジスタ１６３のゲートに接続され、ソースがグランド電位ノードに接続される。抵抗１４２は、電源電圧ＶＤＤのノード及びノード１４８間に接続される。ＮＭＯＳトランジスタ１４９は、ドレインがノード１４８に接続され、ゲートが電圧供給配線１０７に接続され、ソースがグランド電位ノードに接続される。コンパレータ１４６は、ノード１４７及び１４８の電圧を比較する。

制御ロジック回路１５０は、コンパレータ１４６の出力信号を基に可変抵抗部１２１の抵抗値を制御する。ＮＭＯＳトランジスタ１１０は、ゲートが電圧供給配線１０７に接続され、ソースがグランド電位ノードに接続される。

以下の説明では、抵抗１３７に流れる電流をＩｒｅｆと呼ぶ。また、抵抗１４１を流れる電流をＩａ、抵抗１４２を流れる電流をＩｂ、ＮＭＯＳトランジスタ１２２を流れる電流をＩｃ、定電流回路を構成するＮＭＯＳトランジスタ１１０を流れる電流をＩｏｕｔと呼ぶ。

第２の電流源回路１３０では、基準電圧生成部１３１からオペアンプ１３２の非反転入力端子に、製造上のばらつきや周囲環境の変化によらずほぼ一定の電圧Ｖｂが供給される。オペアンプ１３２の反転入力端子に電圧帰還することにより、ＮＭＯＳトランジスタ１３５のソース端子電圧もＶｂになる。この電圧Ｖｂと抵抗１３７の抵抗値により、電流Ｉｒｅｆが決まる。第２の電流源回路１３０は、基準電圧Ｖｂに応じた第２の電流Ｉｒｅｆを出力する。電流Ｉｒｅｆはカレントミラー回路１４３、１４４により設定されたゲインで複製され、電流Ｉａが決定される。基準電圧生成部１３１は一例としてバンドギャップ回路で構成できる。抵抗１３７は精度が高く、温度変化が小さい抵抗を選択することで、環境及びばらつきによらずその値はほぼ一定である。電流Ｉｒｅｆは、基準電圧生成部１３１で生成された電圧Ｖｂと抵抗１３７の抵抗値で決定されるため精度は高い。

しかし、基準電圧生成部１３１をバンドギャップ回路で構成した場合、回路を構成する素子数が多くなるため電圧Ｖｂのノイズは大きい。電流Ｉｒｅｆには、電圧Ｖｂのノイズに加え、オペアンプ１３２、ＮＭＯＳトランジスタ１３５、抵抗１３７で発生するノイズが二乗和平方根で積算されるため、そのノイズはさらに大きくなる。電流Ｉｒｅｆをカレントミラー回路１４３、１４４にて設定されたゲインで複製した、抵抗１４１を流れる電流Ｉａも電流Ｉｒｅｆと同様に電流値の精度は高い。ノイズに関しては、カレントミラー回路１４３、１４４を構成するトランジスタで発生するノイズが加算されるため、さらに悪化する。このように第２の電流源回路１３０ではノイズは大きくても、そのノイズは電流よりも非常に小さいので問題にならない。電流値の精度が重要である。

第１の電流源回路１２０では、可変抵抗部１２１の抵抗値とＮＭＯＳトランジスタ１２２のゲート・ソース間電圧、電源電圧ＶＤＤによって、電流Ｉｃの値が決まる。第１の電流源回路１２０は、第１の電流Ｉｃを出力する。可変抵抗部１２１は制御ロジック回路１５０の制御により抵抗値を変化させることで電流Ｉｃを調整する。本実施形態では抵抗１３７以外の構成要素は、半導体プロセスによって同一半導体基板上に形成される。そのため可変抵抗部１２１の抵抗値やＮＭＯＳトランジスタ１２２のゲート・ソース間電圧にも製造上のばらつきがある。その結果、電流Ｉｃの値もばらつく。一方で、第１の電流源回路１２０は抵抗部１２１及びＮＭＯＳトランジスタ１２２が１個ずつという単純な回路構成であり、ノイズ源となる素子数が少ないことから、電流Ｉｃのノイズを小さく抑えることが可能である。また、電流Ｉｃをカレントミラー回路１４５で設定されたゲインで複製した、抵抗１４２を流れる電流Ｉｂ及び定電流回路出力電流Ｉｏｕｔも電流Ｉｃと同様の特性を持つ。

電流比較回路１４０では、電流Ｉａと電流Ｉｂを抵抗１４１、１４２により電圧に変換したノード１４７、１４８の電圧をコンパレータ１４６で比較する。電流比較回路１４０は、電流Ｉｂ及びＩａの大きさを比較、すなわち第１の電流Ｉｃ及び第２の電流Ｉｒｅｆの大きさを比較する。比較結果は制御ロジック回路１５０に出力される。制御ロジック回路１５０は、調整期間に電流比較回路１４０の比較の結果に応じて、電流Ｉａと電流Ｉｂの差を小さくする様に第１の電流源回路１２０の可変抵抗部１２１の抵抗値を調整する。可変抵抗部１２１の抵抗値を調整することにより、第１の電流Ｉｃの電流値が調整される。調整期間以外は、調整期間に調整した値を保持する。定電流回路を構成するＮＭＯＳトランジスタ１１０は第１の電流源回路１２０でバイアスされ、ノイズが小さく精度が高い電流を出力する。なお、本実施形態では抵抗１３７に外部抵抗を使用する例を示したが、特性的に許容できるのであれば、同一基板上に形成される内部抵抗を用いてもよい。

図２は、図１の可変抵抗部１２１の構成の一例を示す図である。以下では、図２を用いて、抵抗切り替えによる可変抵抗部１２１の動作を詳細に述べる。本実施形態の可変抵抗部１２１は、それぞれ抵抗値の異なる抵抗１２３、１２４、１２５及びスイッチ１２６、１２７、１２８、選択部１２９を有する。抵抗１２３及びスイッチ１２６、抵抗１２４及びスイッチ１２７、抵抗１２５及びスイッチ１２８はそれぞれを直列に接続したものを、並列に接続している。また、選択部１２９は制御ロジック回路１５０に接続され、制御ロジック回路１５０の出力に応じてスイッチ１２６、１２７、１２８の導通／非導通を切り替える。選択部１２９は、ロジック回路を組み合わせた選択回路で構成する。可変抵抗部１２１は、図２に示すものに限定されず、例えばＭＯＳトランジスタの抵抗値を制御することで電流量を制御するもののように、連続的に変化させることができるものも含む。電源電圧ＶＤＤを３．３Ｖ、電流調整後の電流Ｉｃの目標値を１００μＡ、可変抵抗部１２１を構成する抵抗値のばらつき量を±１０％とする。また、ＮＭＯＳトランジスタ１２２のゲート・ソース間電圧Ｖｇｓを０．７Ｖ、電圧Ｖｇｓのばらつきを±０．１Ｖとする。また、抵抗１２３、１２４、１２５の抵抗値の相対精度は十分高いとする。可変抵抗部１２１の抵抗値をＲとしたとき、電流Ｉｃは以下で表される。

Ｉｃ＝（３．３−Ｖｇｓ）／Ｒ

すなわち、電圧Ｖｇｓにばらつきが無い場合の抵抗値Ｒは２６ｋΩとなる。抵抗値が１０％大きくなり、電圧Ｖｇｓが０．８Ｖであった場合、電流Ｉｃを１００μＡとするために必要な抵抗値Ｒの設計値は２２．７ｋΩとなる。また、抵抗値が１０％小さくなり、電圧Ｖｇｓが０．６Ｖであった場合、電流Ｉｃを１００μＡとするために必要な抵抗値Ｒの設計値は３０ｋΩとなる。抵抗値及び電圧Ｖｇｓのばらつきを抵抗の切り替えによって吸収し、電流Ｉｃを１００μＡに近い値に合わせこむために、起こりうる抵抗値の誤差率を最も小さくなるように３つの抵抗の値を次のように設定する。

抵抗１２３ ： ２２．７＋（３０−２２．７）×５／６＝２８．８ｋΩ
抵抗１２４ ： ２２．７＋（３０−２２．７）×３／６＝２６．４ｋΩ
抵抗１２５ ： ２２．７＋（３０−２２．７）×１／６＝２３．９ｋΩ

抵抗１２３、１２４、１２５の値を上記のように設定し、電流Ｉｃが最も１００μＡに近くなるように抵抗を選択することで、電流Ｉｃの最大誤差を、調整を行わない場合の１４％程度から５％程度に低減できる。本実施形態では可変抵抗部１２１を構成する抵抗の数を３つとしたが、抵抗の数を増加させることにより、電流Ｉｃを更に精度良く調整することが可能となる。また、抵抗を切り替えるのではなく、直列に接続した抵抗の一部をスイッチでショートしたり、抵抗をスイッチで並列に接続することで、可変抵抗部１２１の抵抗値を調整することも可能である。可変抵抗部１２１の構成は抵抗とスイッチを用いる方法に限らない。例えば可変抵抗部１２１をＭＯＳトランジスタで構成し、選択部１２９の出力をアナログ電圧として、ゲート電圧を操作して電流量を調整するような構成も考えられる。さらには電流Ｉｃの値を調整する方法として、抵抗部を固定抵抗値とし、抵抗部に与える電圧を電源電圧ＶＤＤとせず、可変電圧を印加することで調整することも可能である。

図３は、定電流回路の電流値合わせこみのシーケンスに係るフローチャートである。なお、本実施形態では可変抵抗部１２１が電流調整のための抵抗をｎ本有する場合を例として説明を行う。

ステップＳ１０１では、制御ロジック回路１５０は、電流Ｉｃの調整を開始するにあたり、可変抵抗部１２１で選択する抵抗を指定する抵抗指定変数ｘの値を０に初期化する。

次に、ステップＳ１０２では、選択部１２９は、制御ロジック回路１５０の出力に基づき、可変抵抗部１２１のスイッチの一つを、導通状態にする。抵抗指定変数ｘの値が０の時、抵抗値が最も大きい抵抗を初期の抵抗として導通状態にする。この結果、電流Ｉｃの初期値は電源電圧ＶＤＤと、最も大きい抵抗値と、ＮＭＯＳトランジスタ１２２のゲート・ソース間電圧Ｖｇｓに応じた電流となる。コンパレータ１４６はノード１４７とノード１４８の電圧を比較し、その大小関係を制御ロジック回路１５０に対して出力する。

次に、ステップＳ１０３では、制御ロジック回路１５０は、コンパレータ１４６の出力及び抵抗指定変数ｘの値を検証し、次の２つの条件（１）及び（２）のどちらかを満たすかどうかの判定を行う。ここで、電圧Ｖ（１４７）はノード１４７の電圧、電圧Ｖ（１４８）はノード１４８の電圧である。

（１）Ｖ（１４８）＜Ｖ（１４７）
（２）ｘ＝ｎ−１

上記のように、可変抵抗部１２１の初期値は最大抵抗値である。その時、電流Ｉｃは最小になり、電圧供給配線１０７の電圧も最低になる。その結果、カレントミラー回路１４５により電流Ｉｂも最小になり、ノード１４８の電圧Ｖ（１４８）も最高になる。初期時には、多くの場合、ノード１４８の電圧Ｖ（１４８）はノード１４７の電圧Ｖ（１４７）より高くなり、上記の条件（１）を満たさない。また、初期時には、抵抗指定変数ｘの値が０であるので、上記の条件（２）も満たさない。ステップＳ１０３において、判定結果が“偽”の場合、ステップＳ１０４に遷移し、“真”の場合、ステップＳ１０５に遷移する。条件（１）及び（２）の両方を満たさない場合には、ステップＳ１０４に遷移する。

ステップＳ１０４では、制御ロジック回路１５０は抵抗指定変数ｘの値を１つ増加させ、次のステップＳ１０２で可変抵抗部１２１の抵抗の値が１段階小さな値の抵抗を導通状態にする。可変抵抗１２１の値が小さくなるので、電流Ｉｃが増加し、電圧供給配線１０７の電圧も増加になる。その結果、カレントミラー回路１４５により電流Ｉｂも増加する。ステップＳ１０２〜Ｓ１０４のループ処理により、可変抵抗１２１が徐々に小さくなっていき、ノード１４８の電圧Ｖ（１４８）は徐々に低くなっていく。やがて、ノード１４８の電圧Ｖ（１４８）はノード１４７の電圧Ｖ（１４７）より低くなり、上記の条件（１）を満たし、ステップＳ１０５へ進む。また、条件（２）を満たす場合には、これ以上、可変抵抗１２１の抵抗値を小さくすることができないので、ステップＳ１０５に遷移する。

ステップＳ１０５では、制御ロジック回路１５０は、抵抗指定変数ｘの値を保持し、電流Ｉｃの合わせこみシーケンスを終了する。すなわち、制御ロジック回路１５０は、電流比較回路１４０の比較の結果が上記の条件を満たすと、可変抵抗部１２１の抵抗値（第１の電流Ｉｃの電流値）の調整を固定する。

以上のシーケンスを行うことにより、製造上のばらつきを受けにくい第２の電流源回路１３０の電流値Ｉｒｅｆに対して、第１の電流源回路１２０の電流値Ｉｃを近づけることが可能となる。制御ロジック回路１５０が可変抵抗部１２１の設定を保持する構成により、第１の電流源回路１２０は、第２の電流源回路１３０のノイズの影響を受けない。定電流回路を構成するＮＭＯＳトランジスタ１１０は第１の電流源回路１２０によりバイアスされることから、電流Ｉｏｕｔも電流値の精度が高く、ノイズが小さい。

なお、本実施形態では抵抗値の高い抵抗から、抵抗値の低い抵抗へと切り替えることとしたが、これに限るものではく、電流Ｉｃを設定目標に近い電流値に調整出来ればよい。その場合、電流値合わせこみシーケンスに係るフロー及び各ステップの動作が実施形態と異なってもよい。なお、電流値の合わせこみのシーケンスは、電源投入時のような固体撮像装置の動作開始時の動作に組み込んで実行するか、一定時間毎に実行するかなど、使用上の必要にあわせて実行すればよい。また、定電流回路を組み込む固体撮像装置の動作モードの変更に合わせ、設定目標の電流値を変更して、電流値合わせこみシーケンスを実行することも可能である。

以上説明したように、定電流回路は、ノイズは大きいが電流値の精度に優れる第２の電流源回路１３０に対して、ノイズは小さいが電流値の精度に劣る第１の電流源回路１２０の電流値を合わせこみ、可変抵抗部１２１の設定を保持する構成となっている。定電流回路を構成するＮＭＯＳトランジスタ１１０の電流ＩｏｕｔはＮＭＯＳトランジスタ１２２の電流Ｉｃをカレントミラー回路１４５で設定したゲインで複製して得られることから、電流Ｉｏｕｔについても電流値の精度が高くノイズが小さい。以上の構成により、定電流回路では、低いノイズ特性と高い電流値精度を有する定電流回路を実現することが可能となる。

（第２の実施形態）
図４は、本発明の第２の実施形態による固体撮像装置の構成例を示す図である。本実施形態の固体撮像装置は、第１の実施形態の定電流回路を用いる。２００は画素アレイ（例えば３画素×３画素）を示す。画素アレイ２００は、２次元行列状に配置された複数の画素４０１を有する。画素４０１は、光電変換により画素信号を生成する光電変換素子と、生成された画素信号を増幅するソースフォロアアンプとを有する。複数の垂直出力線２０１−１〜２０１−３は、２次元行列状の各列の画素４０１に共通に接続される。選択された行の画素４０１は、垂直出力線２０１−１〜２０１−３に画素信号を行単位で出力する。垂直出力線２０１−１〜２０１−３には、それぞれ定電流回路を構成するＮＭＯＳトランジスタ１１０−１〜１１０−３が接続される。ＮＭＯＳトランジスタ１１０−１〜１１０−３は、それぞれ図１のＮＭＯＳトランジスタ１１０に対応し、垂直出力線２０１−１〜２０１−３及びグランド電位ノード間に接続される。定電流回路２０５及び２０６は、図１の定電流回路のうちのＮＭＯＳトランジスタ１１０及び電圧供給配線１０７以外の部分であり、同じ構成を有する。電圧供給配線１０７−１及び１０７−２は、図１の電圧供給配線１０７に対応する。ＮＭＯＳトランジスタ１１０−１〜１１０−３のゲートは、電圧供給配線１０７−１を介して、第１の定電流回路２０５に接続される。ＮＭＯＳトランジスタ１１０−１〜１１０−３は、図１に示すように、第１の電流源回路１２０の第１の電流Ｉｃに応じた電流Ｉｏｕｔを複数の垂直出力線２０１−１〜２０１−３に流すためのカレントミラー回路１４５を構成する。

列読み出し回路（信号処理回路）２０３−１〜２０３−３は、それぞれ、垂直出力線２０１−１〜２０１−３及び水平読み出し回路２０７間に接続される。第２の定電流回路２０６は、電圧供給配線１０７−２を介して、列読み出し回路２０３−１〜２０３−３に接続される。水平読み出し回路２０７は、列読み出し回路２０３にて信号処理された各画素４０１の出力信号を行毎に転送し、固体撮像装置外部へ出力する。

本実施形態の構成では、画素４０１から出力された信号は列読み出し回路２０３−１〜２０３−３でサンプルホールドされ、水平読み出し回路２０７を経て固体撮像装置外部に出力される。定電流回路を構成するＮＭＯＳトランジスタ１１０−１〜１１０−３の電流は画素４０１の出力信号レベルに影響を与えるため、本発明の定電流回路を用いることにより、定電流回路で発生するノイズに起因する画素４０１の出力信号の時間的な変動を低減できる。この結果、画像に発生する横スジ状のノイズを低減することができる。また、定電流回路２０６では、各列の読み出し回路２０３−１〜２０３−３にバイアス電圧を供給し、各列の読み出し回路２０３−１〜２０３−３の動作点を保ち、読み出し動作を安定させることができる。

本実施形態で示した列読み出し回路２０３−１〜２０３−３をアナログ信号処理回路で構成した場合、水平読み出し回路２０７はアナログ信号の転送回路となる。また、列読み出し回路２０３−１〜２０３−３がアナログ／デジタル変換器（Ａ／Ｄ変換器）を備える場合、水平読み出し回路２０７はデジタル信号の転送回路となる。また、本実施形態は、定電流回路２０６を用いてバイアス電圧を供給する構成としたが、実施形態はこれに限らない。定電流回路が列読み出し回路２０３−１〜２０３−３に電流そのものを供給する構成としてもよい。また、定電流回路で生成される電流を用いて所望の電圧を規定し、列読み出し回路２０３−１〜２０３−３の動作点を定めるバイアス電圧として供給する構成としても良い。定電流回路を組み込んで固体撮像装置を構成することで、列読み出し回路２０３−１〜２０３−３のノイズを低減し、画像に発生する横スジ状のノイズを低減することが可能になる。

以上の説明は、２個の定電流回路２０５及び２０６を持つ例を示したが、共通の１個の定電流回路が電圧供給配線１０７−１及び１０７−２を共通にバイアスすることも可能である。定電流回路を固体撮像装置に用いる場合、定電流流回路の電流値の合わせこみシーケンスを必要とする動作モード変更の例として、動画モード／静止画モードの変更、アンプゲインの変更などが挙げられる。また、少なくとも１フレームを撮像中に、定電流回路の制御ロジック回路１５０が設定を保持し続けることで、１フレーム内で取得する出力レベルを一定に保つことができる。このように固体撮像装置の動作時に必要に応じて電流調整のシーケンスを実行することにより、動作モードの変更や周囲環境によらず電流源の出力を安定させるとともに、横スジ状のノイズの発生を低減できる。

次に、図４の列読み出し回路２０３−１〜２０３−３の構成例を図５（Ａ）及び（Ｂ）を用いて説明する。図５（Ａ）は、アナログ処理回路の差動増幅器を有する列読み出し回路２０３−１〜２０３−３の構成例を示す図である。差動増幅器では、垂直出力線２０１の信号電圧と所定の電圧ＶＲＥＦとの差電圧を増幅し、出力端子５０１から出力する。ＮＭＯＳトランジスタ２２３及び２２４は入力ＭＯＳトランジスタとして機能し、ＰＭＯＳトランジスタ２２１及び２２２は能動負荷として機能する。電流源トランジスタ２２５のゲートには、電圧供給配線１０７−２が接続される。この差動増幅器は、電流源２２５で決まる電流で動作しており、そのために必要なバイアス電圧を電圧供給配線１０７を通じて外部から供給する。定電圧回路２０６によりバイアス電圧を低ノイズにすることにより、電流源２２５の電流の電流変動を小さくすることが出来るので、差動増幅回路の増幅率が安定する。

図５（Ｂ）は、ランプ電圧比較型Ａ／Ｄ変換器を利用した列読み出し回路２０３−１〜２０３−３の構成例を示す図である。ランプ電圧比較型Ａ／Ｄ変換器は、参照電圧源２１１、コンパレータ２２０、バッファ２１２、及びカウンタ２１３を有し、アナログ信号をデジタル信号に変換する。参照電圧源２１１は、一定周期のランプ波形の電圧信号を生成する。コンパレータ２２０は、図５（Ａ）に示した差動増幅器と同一の構成である。垂直出力線２０１から出力された電圧信号は、コンパレータ２２０に入力され、参照電圧源２１１の電圧と比較される。その比較結果はコンパレータ２２０の出力として、バッファ回路２１２を経てカウンタ２１３へ出力される。カウンタ２１３は、参照電圧源２１１のランプ信号の周期毎に、コンパレータ２２０の出力が反転するまでの時間を基準クロック（不図示）のパルス数で計数し、これをデジタル変換結果として出力端子５０２から出力する。ここで、コンパレータ２２０は、電流源２２５で決まる電流で動作しており、そのために必要なバイアス電圧を電圧供給配線１０７−２を通じて回路の外部から供給している。電流源２２５の電流量は、コンパレータ２２０が比較を行い、コンパレータ２２０の出力を得るまでの時間にも影響する。従来のＡ／Ｄ変換器では電流源２２５の変動によりコンパレータ２２０の出力を得るまでの時間がばらついていたので、Ａ／Ｄ変換結果もばらついていた。定電流回路２０６によりバイアス電圧を低ノイズにすることにより、電流源２２５の電流の変動が小さくなり安定したＡ／Ｄ変換結果を得ることが可能になった。本実施形態ではＡ／Ｄ変換器の一例としてランプ電圧比較型Ａ／Ｄ変換器をあげたが、本発明の実施形態はこれに限らない。

以上のように、第１の電流源回路１２０は、ノイズは少ないが、精度が低い電流Ｉｃを生成することができる。第２の電流源回路１３０は、精度は高いが、ノイズが多い電流Ｉｒｅｆを生成することができる。第１及び第２の実施形態の定電流回路は、第１の電流源回路１２０及び第２の電流源回路１３０を組み合わせることにより、ノイズが少なくかつ精度の高い電流を生成することができる。また、定電流回路を固体撮像装置に用いることにより、横スジ状のノイズが少ない良好な画像を得ることができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１２０ 第１の電流源回路、１３０ 第２の電流源回路、１４０ 電流比較回路、１５０ 制御ロジック回路

Claims (12)

1. 第１の電流を出力する第１の電流源回路と、
   第２の電流を出力する第２の電流源回路と、
   前記第１の電流及び前記第２の電流の大きさを比較する電流比較回路と、
   前記電流比較回路の比較の結果に応じて、前記第１の電流源回路が出力する前記第１の電流の電流値を調整する電流調整部とを有し、
   前記第２の電流源回路は、
   前記第２の電流を流す第１のＭＯＳトランジスタと、
   定電圧を出力する基準電圧生成部と、
   非反転入力端子が前記基準電圧生成部の出力端子に接続され、反転入力端子が前記第１のＭＯＳトランジスタのソースに接続され、出力端子が前記第１のＭＯＳトランジスタのゲートに接続されるオペアンプとを有することを特徴とする定電流回路。
2. 前記第１の電流源回路は、可変抵抗と、ダイオード接続されたＭＯＳトランジスタとを有し、前記可変抵抗及び前記ＭＯＳトランジスタは直列に接続され、
   前記電流調整部は、前記可変抵抗の抵抗値を調整することを特徴とする請求項１記載の定電流回路。
3. 前記電流調整部は、前記電流比較回路の比較の結果が条件を満たすと、前記第１の電流の電流値の調整を固定することを特徴とする請求項１又は２記載の定電流回路。
4. 前記第１の電流源回路は、抵抗値の異なる複数の抵抗を有する可変抵抗を有し、
   前記電流調整部は、前記複数の抵抗を選択的に接続するように制御することを特徴とする請求項１記載の定電流回路。
5. 前記電流調整部は、前記可変抵抗を最大抵抗値に初期設定し、前記第１の電流が前記第２の電流より大きくなるまで前記可変抵抗を小さくし、前記第１の電流が前記第２の電流より大きくなった場合には前記可変抵抗を固定することを特徴とする請求項４記載の定電流回路。
6. 前記電流比較回路は、
   前記第１の電流に応じた第３の電流を流す第１のカレントミラー回路と、
   前記第２の電流に応じた第４の電流を流す第２のカレントミラー回路と、
   前記第３の電流に応じた電圧及び前記第４の電流に応じた電圧を比較するコンパレータとを有することを特徴とする請求項１〜５のいずれか１項に記載の定電流回路。
7. ２次元行列状に配置され、光電変換素子及びアンプを有する複数の画素と、
   前記２次元行列状の各列の画素に共通に接続される複数の出力線と、
   第１の電流を出力する第１の定電流回路と、
   前記第１の電流に応じた電流を前記複数の出力線に流すためのカレントミラー回路とを有し、
   前記カレントミラー回路により前記画素の前記アンプには前記出力線を介して前記第１の電流に応じた電流が供給され、
   前記第１の定電流回路は、
   前記第１の電流を出力する第１の電流源回路と、
   第２の電流を出力する第２の電流源回路と、
   前記第１の電流及び前記第２の電流の大きさを比較する電流比較回路と、
   前記電流比較回路の比較の結果に応じて、前記第１の電流源回路が出力する前記第１の電流の電流値を調整する電流調整部とを有し、
   前記第２の電流源回路は、
   前記第２の電流を流す第１のＭＯＳトランジスタと、
   定電圧を出力する基準電圧生成部と、
   非反転入力端子が前記基準電圧生成部の出力端子に接続され、反転入力端子が前記第１のＭＯＳトランジスタのソースに接続され、出力端子が前記第１のＭＯＳトランジスタのゲートに接続されるオペアンプとを有することを特徴とする固体撮像装置。
8. ２次元行列状に配置され、光電変換素子及びアンプを有する複数の画素と、
   前記２次元行列状の各列の画素に共通に接続される複数の出力線と、
   前記複数の出力線にそれぞれ接続される複数の信号処理回路と、
   第１の電流を出力する第１の定電流回路と、
   前記第１の定電流回路と同じ構成の第２の定電流回路と、
   前記第１の電流に応じた電流を前記複数の出力線に流すためのカレントミラー回路とを有し、
   前記カレントミラー回路により前記画素の前記アンプには前記出力線を介して前記第１の電流に応じた電流が供給され、
   前記第１の定電流回路は、
   前記第１の電流を出力する第１の電流源回路と、
   第２の電流を出力する第２の電流源回路と、
   前記第１の電流及び前記第２の電流の大きさを比較する電流比較回路と、
   前記電流比較回路の比較の結果に応じて、前記第１の電流源回路が出力する前記第１の電流の電流値を調整する電流調整部とを有し、
   前記第２の電流源回路は、
   前記第２の電流を流す第１のＭＯＳトランジスタと、
   定電圧を出力する基準電圧生成部と、
   非反転入力端子が前記基準電圧生成部の出力端子に接続され、反転入力端子が前記第１のＭＯＳトランジスタのソースに接続され、出力端子が前記第１のＭＯＳトランジスタのゲートに接続されるオペアンプとを有し、
   前記複数の信号処理回路は、前記第２の定電流回路によりバイアスされることを特徴とする固体撮像装置。
9. 前記第１の電流源回路は、可変抵抗と、ダイオード接続されたＭＯＳトランジスタとを有し、前記可変抵抗及び前記ＭＯＳトランジスタは直列に接続され、
   前記電流調整部は、前記可変抵抗の抵抗値を調整することを特徴とする請求項７又は８記載の固体撮像装置。
10. 前記第１の定電流回路及び前記第２の定電流回路は、共通の１個の回路であることを特徴とする請求項８記載の固体撮像装置。
11. 前記複数の信号処理回路は、それぞれアナログ／デジタル変換器を有することを特徴とする請求項８又は１０記載の固体撮像装置。
12. 前記電流比較回路は、
    前記第１の電流に応じた第３の電流を流す第１のカレントミラー回路と、
    前記第２の電流に応じた第４の電流を流す第２のカレントミラー回路と、
    前記第３の電流に応じた電圧及び前記第４の電流に応じた電圧を比較するコンパレータとを有することを特徴とする請求項７〜１１のいずれか１項に記載の固体撮像装置。

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