JP7122634B2 - 電圧供給回路 - Google Patents

Description

本願は、撮像装置に関し、特に、半導体基板に積層された光電変換部を有する撮像装置に関する。

従来、様々な分野においてデジタルカメラ（デジタルビデオカメラまたはデジタルスチルカメラ）が使用されている。これらのデジタルカメラには、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型固体撮像素子、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像素子が用いられている。よく知られているように、これらの固体撮像素子は、受光部として、半導体基板に形成されたフォトダイオードを有している。

受光部として、半導体基板の最表面に積層された光電変換膜を有する積層型の撮像装置も知られている（例えば特許文献１）。積層型の撮像装置では、光電変換膜内において光電変換によって発生した電荷を電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積する。蓄積された電荷は、半導体基板内でＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。積層型の撮像装置は、画素サイズを縮小しても受光部の面積の確保が比較的容易であるので、より大きな画素数を実現し得るという利点を有する。参考のために、国際公開第２０１２／１３７４４５号の開示内容の全てを本明細書に援用する。

国際公開第２０１２／１３７４４５号

撮像装置の分野においては、ノイズの低減が望まれている。

本願の限定的ではないある例示的な実施形態によれば、以下が提供される。

傾斜電圧発生回路と、第１の増幅器と、前記傾斜電圧発生回路と前記第１の増幅器との間に接続された第１の容量素子と、前記第１の増幅器の出力を負帰還させる第１フィードバック回路とを備え、前記第１フィードバック回路は、フィードバックループを選択的に形成するスイッチを含む、電圧供給回路。

本開示の一態様によれば、低ノイズの傾斜電圧を単位画素セルに供給することが可能になり、ノイズの影響をより低減し得る撮像装置が提供される。

図１は、本開示の第１の実施形態に係る撮像装置の例示的な構成の概略図である。 図２は、単位画素セル１０Ａの例示的な回路構成を示す図である。 図３は、単位画素セル１０Ａおよび周辺回路の接続関係の典型例を示す図である。 図４は、電圧供給回路５０Ａにおける動作を説明するための例示的なタイミングチャートである。 図５は、電圧供給回路５０Ａにおける動作を説明するための他の例示的なタイミングチャートである。 図６は、信号の読み出し時における撮像装置１００の動作を説明するための例示的なタイミングチャートである。 図７は、単位画素セル１０Ｂの回路構成を示す図である。 図８は、本開示の第２の実施形態に係る撮像装置の例示的な構成の概略図である。 図９は、制御回路６４として適用可能な回路構成の一例を示す図である。 図１０は、本開示の第３の実施形態に係る単位画素セル１０Ｃの例示的な回路構成を示す図である。 図１１は、単位画素セル１０Ｃを用いた信号の読み出し動作を説明するための例示的なタイミングチャートである。 図１２は、本開示の実施形態に係る電圧供給回路の他の例示的な回路構成を示す図である。 図１３は、本開示の実施形態に係る電圧供給回路のさらに他の例示的な回路構成を示す図である。 図１４は、本開示の実施形態に係る電圧供給回路のさらに他の例示的な回路構成を示す図である。 図１５は、本開示の実施形態に係る電圧供給回路のさらに他の例示的な回路構成を示す図である。 図１６は、図１５に示す電圧供給回路５０Ｅにおける反転増幅器６２および増幅器８０の回路構成の一例を示す図である。 図１７は、本開示の実施形態に係る撮像装置の他の例示的な構成の概略図である。 図１８は、本開示の電圧供給回路に適用可能な傾斜電圧発生回路の例示的な構成を示すブロック図である。 図１９は、傾斜電圧発生回路５２の回路構成の一例を示す図である。 図２０は、入力クロックＣＫおよびＣＫＤと各制御信号との関係の一例を示すタイミングチャートである。 図２１は、図２０に示す制御信号Φ１、Φ２、Φ１ｄおよびΦ２ｄを生成するクロック生成回路の一例を示す図である。 図２２は、傾斜電圧発生回路の回路構成の他の一例を示す図である。 図２３は、本開示の第４の実施形態に係る撮像装置における、単位画素セルおよび周辺回路の例示的な接続関係を示す図である。 図２４は、単位画素セル１０Ｄの例示的な回路構成を示す図である。 図２５は、第４の実施形態における単位画素セルの変形例を示す図である。 図２６は、本開示の第５の実施形態に係るカメラシステムの構成例を模式的に示す図である。

本開示の実施形態を説明する前に、本発明者の知見を説明する。

上述の特許文献１は、画素アレイにおける列毎に、フィードバックアンプと、リセットトランジスタに対する入力レベル（ゲート電圧）を制御する制御回路とを設けた回路構成を開示している。この回路構成においては、フィードバックアンプを介して出力がフィードバックされた状態でリセットが実行される。出力に現れるノイズは、入力にフィードバックされることによりキャンセルされる。

特許文献１は、さらに、このような回路構成においてリセットの終了時にリセットトランジスタのゲート電圧を直線状に減少させることを提案している。特許文献１には、リセットトランジスタのゲート電圧を直線状に減少させることにより、フィードバックループにおける帯域を制限して高いノイズ低減効果が得られると記載されている。

しかしながら、リセットトランジスタに対する入力（ここでは直線状に減少するゲート電圧）自体にノイズが含まれていると、ノイズの影響が画素に及び、画質が低下するおそれがある。したがって、フィードバックループにおける帯域を制限するトランジスタへの入力が低ノイズであると有益である。

本発明者は、上記の点に着目し、本開示の撮像装置を想到した。

以下、本開示の一態様の概要を説明する。なお、本明細書では、時間の経過に伴って概ね増加または概ね減少する波形を有する電圧を「傾斜電圧（ramp voltage）」と呼ぶことがある。本明細書における「傾斜電圧」は、直線状に増加または減少する電圧に限定されず、階段状の波形を有する電圧、振動を伴いながら増加または減少するような波形を有する電圧などを広く含む。また、本明細書における「波形」は、周期的または準周期的な変化を示す形状に限定されない。

［項目１］
入射光を光電変換する光電変換部と、光電変換部によって生成された信号を検出する信号検出回路とを含む単位画素セルと、単位画素セルに傾斜電圧を供給する電圧供給回路とを備え、電圧供給回路は、傾斜電圧発生回路と、第１の増幅器と、傾斜電圧発生回路および第１の増幅器の間に接続された容量素子と、第１の増幅器の出力を負帰還させる第１フィードバック回路とを含み、第１フィードバック回路は、フィードバックループを選択的に形成するスイッチを含む、撮像装置。

項目１の構成によれば、第１の増幅器におけるしきい値電圧のバラつきなどに起因する入出力オフセットの影響が除去された傾斜電圧を単位画素セルに供給することが可能である。したがって、第１の増幅器におけるしきい値電圧のバラつきに起因したノイズの影響を低減し得る。

［項目２］
光電変換部の信号を初期化するリセット回路をさらに備える、項目１に記載の撮像装置。

項目２の構成によれば、光電変換部の信号を初期化できる。

［項目３］
信号検出回路の出力を負帰還させる第２フィードバック回路をさらに備え、リセット回路は、第２フィードバック回路のフィードバックループの一部を構成する、項目２に記載の撮像装置。

項目３の構成によれば、熱ノイズを抑制し得る。

［項目４］
リセット回路は、そのソースまたはドレインが光電変換部に接続された第１トランジスタを含み、第１トランジスタのゲートに傾斜電圧が印加される、項目３に記載の撮像装置。

項目４の構成によれば、単位画素セル内のトランジスタにおけるノイズを傾斜電圧を用いて抑制し得る。また、単位画素セル内のトランジスタ数を低減し得る。

［項目５］
信号検出回路の出力を負帰還させる第２フィードバック回路をさらに備え、第２フィードバック回路は、第２フィードバック回路のフィードバックループの一部を構成する第１トランジスタであって、そのゲートに傾斜電圧が印加される第１トランジスタを含み、リセット回路は、そのソースまたはドレインが光電変換部に接続された第２トランジスタを含む、項目２に記載の撮像装置。

項目５の構成によれば、単位画素セル内のトランジスタにおけるノイズを傾斜電圧を用いて抑制し得る。また、リセットにおける基準電圧として任意の電圧を電荷蓄積ノードに印加することも可能である。

［項目６］
第１トランジスタのしきい値電圧の変動を検出してしきい値電圧に応じた基準電圧を第２の増幅器の非反転入力端子に印加する制御回路をさらに備える、項目４または５に記載の撮像装置。

項目６の構成によれば、傾斜電圧の印加開始時の初期電圧を、第１トランジスタのしきい値電圧の変動に応じて柔軟に変更し得る。したがって、ノイズ低減に要する時間を短縮することが可能である。

［項目７］
第１の増幅器は、ソースフォロアを有し、容量素子を介して傾斜電圧発生回路の出力電圧がソースフォロアに入力される、項目１から６のいずれかに記載の撮像装置。

項目７の構成によれば、第１フィードバック回路内のスイッチのオフ時、電圧供給回路の出力電圧を所定の電圧と等しくするような電位を容量素子に保持することが可能である。

［項目８］
第１フィードバック回路は、反転増幅器である第２の増幅器を含み、第２の増幅器の反転入力端子に第１の増幅器の出力が入力される、項目１から７のいずれかに記載の撮像装置。

項目８の構成によれば、傾斜電圧の印加開始時の初期電圧を任意の電圧に設定することができる。

以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。

（第１の実施形態）
図１は、本開示の第１の実施形態に係る撮像装置の例示的な構成の概略を示す。図１に
示す撮像装置１００は、画素アレイＰＡと周辺回路とを有する。画素アレイＰＡは、複数の単位画素セル１０Ａを含む。後述するように、単位画素セル１０Ａの各々は、入射光を光電変換する光電変換部および光電変換部によって生成された信号を検出する信号検出回路を有する。図示する例では、単位画素セル１０Ａは、行方向および列方向に配列されている。単位画素セル１０Ａが２次元的な配列を有することにより、感光領域（画素領域）が形成される。本明細書において、行方向および列方向とは、行および列がそれぞれ延びる方向を意味し、垂直方向が列方向であり、水平方向が行方向である。複数の単位画素セル１０Ａは、１次元に配列されていてもよい。言い換えれば、撮像装置１００は、ラインセンサであってもよい。

撮像装置１００は、電圧供給回路５０Ａと、電圧供給回路５０Ａに接続された垂直走査回路（「行走査回路」とも呼ばれる）１６とを有している。図１において模式的に示すように、垂直走査回路１６は、フィードバック制御線２８を介して単位画素セル１０Ａの各々と接続されている。電圧供給回路５０Ａおよび垂直走査回路１６は、周辺回路の一部を構成する。

電圧供給回路５０Ａは、単位画素セル１０Ａの各々に供給するための傾斜電圧を生成する。後述するように、ここでは、単位画素セル１０Ａに対する傾斜電圧の供給は、垂直走査回路１６を介して選択的に実行される。電圧供給回路５０Ａの構造および動作の詳細は後述する。

図１に例示する構成において、電圧供給回路５０Ａは、傾斜電圧発生回路５２と、容量素子５６と、増幅器５４とを含んでいる。容量素子５６は、傾斜電圧発生回路５２と、増幅器５４との間に接続されている。なお、本明細書において、「容量素子（ｃａｐａｃｉｔｏｒ）」は、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。本明細書における「電極」は、金属から形成された電極に限定されず、ポリシリコン層などを広く含むように解釈される。本明細書における「電極」は、半導体基板の一部分であり得る。

傾斜電圧発生回路５２は、例えば入力電圧を傾斜電圧に変換して出力する。なお、傾斜電圧発生回路５２の構成は、傾斜電圧を出力可能であれば、特定の回路構成に限定されない。傾斜電圧発生回路５２の構成の具体例は後述する。傾斜電圧発生回路５２の出力電圧（傾斜電圧）Ｖｇｅｎは、容量素子５６を介して増幅器５４に入力される。増幅器５４は、傾斜電圧発生回路５２と画素アレイＰＡとの間に配置されており、傾斜電圧発生回路５２の出力電圧Ｖｇｅｎをバッファリングする。増幅器５４は、典型的には、ソースフォロワを含む。

個々の単位画素セル１０Ａに低ノイズの傾斜電圧を印加する観点から、バッファとしての増幅器５４が低ノイズであると有益である。バッファの低ノイズ化には、ノイズ源となるトランジスタ数を減らすこと、および、トランジスタのサイズを大きくすることが有効である。ある一定面積にバッファを配置する場合、バッファの構成に必要なトランジスタ数が少なければ、バッファにおけるトランジスタのサイズを拡大できる。ソースフォロワは、比較的少数のトランジスタで構成可能であり、ソースフォロワを有する回路をバッファとして採用すると低ノイズ化の面で有利である。

ただし、ソースフォロワの出力電圧は、ソースフォロワのトランジスタのしきい値電圧分だけ入力電圧に対してシフトする。一般に、トランジスタの特性は、製造時のバラつきに起因して一定ではない。また、ソースフォロワのトランジスタのしきい値電圧は、温度の影響を受けて変動する。トランジスタ毎のしきい値電圧のバラつき、および、しきい値電圧の変動の影響を低減できると、所望の電圧（傾斜電圧）を単位画素セル１０Ａに印加し得るので有益である。

図１に示すように、本開示の実施形態における電圧供給回路５０Ａは、増幅器５４の出力を負帰還させるフィードバック回路５８を含んでいる。フィードバック回路５８を用いて増幅器５４の出力を負帰還させることにより、ソースフォロワのトランジスタ毎のしきい値電圧のバラつき、および、しきい値電圧の変動の影響を低減することが可能である。なお、図１に例示する構成では、フィードバック回路５８は、スイッチ６０を含んでいる。スイッチ６０のオン／オフを切り替えることにより、フィードバックループを選択的に形成することができる。本明細書における「スイッチ」の典型例は、電界効果トランジスタ（ＦＥＴ）などのスイッチング素子である。

図示する例では、フィードバック回路５８は、反転増幅器６２を含んでいる。反転増幅器６２の反転入力端子には、増幅器５４の出力が印加される。一方、反転増幅器６２の非反転入力端子には、所定の基準電圧Ｖｓｒｔが印加される。この基準電圧Ｖｓｒｔは固定された単一の電圧である必要はない。なお、ここでは、前述のスイッチ６０は、反転増幅器６２の出力端子と増幅器５４の入力端子との間に接続されている。スイッチ６０は、反転増幅器６２の出力Ｖａｍｐを増幅器５４に入力するか否かを切り替える。反転増幅器６２の動作は後述する。

図２は、単位画素セル１０Ａの例示的な回路構成を示す。図２に示すように、単位画素セル１０Ａは、光電変換部１５と、増幅トランジスタ３４を含む信号検出回路ＳＣとを有する。

光電変換部１５は、典型的には、単位画素セル１０Ａが形成される半導体基板に積層された光電変換膜１５ｂと、第１電極１５ａと、第２電極（画素電極）１５ｃとを有する。光電変換膜１５ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成される。なお、本明細書における「半導体基板」は、その全体が半導体である基板に限定されず、感光領域が形成される側の表面に半導体層が設けられた絶縁基板などであってもよい。

図２に模式的に示すように、光電変換膜１５ｂは、第１電極１５ａおよび第２電極（画素電極）１５ｃの間に挟まれている。第１電極１５ａは、光電変換膜１５ｂの受光面側に設けられる。第１電極１５ａは、ＩＴＯなどの透明な導電性材料から形成される。第２電極１５ｃは、光電変換膜１５ｂを介して第１電極１５ａに対向する側に設けられる。第２電極１５ｃは、光電変換膜１５ｂにおいて光電変換によって発生した電荷を収集する。第２電極１５ｃは、アルミニウム、銅などの金属、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。

第１電極１５ａは、蓄積制御線１７に接続されており、第２電極１５ｃは、電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる）４４に接続されている。蓄積制御線１７を介して第１電極１５ａの電位を制御することにより、光電変換によって生じた正孔－電子対のうち、正孔および電子のいずれか一方を第２電極１５ｃによって収集することができる。信号電荷として正孔を利用する場合、第２電極１５ｃよりも第１電極１５ａの電位を高くすればよい。以下では、信号電荷として正孔を利用する場合を例示する。例えば１０Ｖ程度の電圧が、蓄積制御線１７を介して第１電極１５ａに印加される。これにより、信号電荷が電荷蓄積ノード４４に蓄積される。もちろん、信号電荷として電子を利用してもよい。

光電変換部１５によって生成された信号は、増幅トランジスタ３４によって増幅される。信号検出回路ＳＣの増幅トランジスタ３４のゲートは、電荷蓄積ノード４４に接続されている。言い換えれば、増幅トランジスタ３４のゲートは、第２電極１５ｃとの電気的な
接続を有する。増幅トランジスタ３４のソースおよびドレインの一方（ＮチャンネルＭＯＳであればドレイン）は、電源配線２２を介して電圧切り替え回路７に接続される。電圧切り替え回路７は、第１のスイッチＳＷ１および第２のスイッチＳＷ２、ならびに、第１の電圧源ＶＳ１および第２の電圧源ＶＳ２を含んでいる。増幅トランジスタ３４のソースおよびドレインの一方と第１の電圧源ＶＳ１とは、第１のスイッチＳＷ１を介して直列に接続されている。また、増幅トランジスタ３４のソースおよびドレインの一方と第２の電圧源ＶＳ２とは、第２のスイッチＳＷ２を介して直列に接続されている。第１のスイッチＳＷ１および第２のスイッチＳＷ２のそれぞれにおけるオン／オフを制御することにより、増幅トランジスタ３４のソースおよびドレインの一方に、第１の電圧Ｖ１または第２の電圧Ｖ２のいずれを印加するかを切り替えることができる。第１の電圧Ｖ１は、例えば０Ｖ（接地）であり、第２の電圧Ｖ２は、例えばＶＤＤ（電源電圧）である。電圧切り替え回路７は、複数の画素間で共有されてもよいし、画素毎に設けられてもよい。

増幅トランジスタ３４のソースおよびドレインの他方（ＮチャンネルＭＯＳであればソース）は、アドレストランジスタ４０を介して信号読み出し線１８および定電流源６に接続されている。信号読み出し線１８は、２以上の画素の間で共有されていてもよい。アドレストランジスタ４０のゲートにはアドレス信号線３０が接続されている。アドレス信号線３０の電位により、アドレストランジスタ４０の状態が決定される。アドレス信号線３０の電位がハイレベルの場合、アドレストランジスタ４０がオンし、アドレストランジスタ４０、増幅トランジスタ３４および定電流源６によってソースフォロアが形成される。これにより、電荷蓄積ノード４４に蓄積された電荷に応じた信号が信号読み出し線１８に出力される。アドレス信号線３０の電位がローレベルの場合、アドレストランジスタ４０はオフとなり、増幅トランジスタ３４と信号読み出し線１８とが電気的に分離される。

図２に例示する構成では、増幅トランジスタ３４および電圧切り替え回路７は、増幅器２を構成している。また、アドレストランジスタ４０は、出力選択部５Ｓを構成している。単位画素セル１０Ａの各々における光電変換部１５の信号は、増幅器２によって増幅され、出力選択部５Ｓおよび信号読み出し線１８を介して選択的に読み出される。なお、定電流源６は、複数の画素間で共有されてもよいし、画素毎に設けられていてもよい。

図２に例示する構成において、単位画素セル１０Ａは、信号検出回路ＳＣの出力を負帰還させるフィードバック回路４８を有している。増幅器２によって増幅された信号の一部は、帯域制御部３ＳＡに入力される。図２に示すフィードバック回路４８は、フィードバックトランジスタ３８ならびに容量素子４１および４２を有する帯域制御回路３を含んでいる。帯域制御回路３は、増幅器２の出力信号に帯域制限をかけて電荷蓄積ノード４４に出力する。すなわち、図２に例示する構成では、電荷蓄積ノード４４から読み出された信号は、増幅器２によって増幅され、帯域制御回路３によって帯域制限をかけられた後に電荷蓄積ノード４４に帰還される。

図示する例では、フィードバックトランジスタ３８のソースおよびドレインの一方は、容量素子４１を介して光電変換部１５に接続されている。フィードバックトランジスタ３８のソースおよびドレインの他方は、増幅トランジスタ３４のソースおよびドレインのうち、電圧切り替え回路７に接続されていない側と、アドレストランジスタ４０のソースおよびドレインのうち、信号読み出し線１８に接続されていない側とに接続されている。

フィードバックトランジスタ３８のゲートは、フィードバック制御線２８に接続されている。このフィードバック制御線２８は、スイッチＳＷ_iを介して電圧供給回路５０Ａに
接続されている。スイッチＳＷ_iは、典型的には、単位画素セル１０Ａの各行に対応して
設けられる。ここで、下付きのｉは、画素アレイＰＡにおける単位画素セル１０Ａの行をそれぞれ指定するインデックスであり、ｉ行目に属する複数の単位画素セル１０Ａに接続
されたフィードバック制御線２８と電圧供給回路５０Ａとの間に配置されたスイッチをスイッチＳＷ_iと表記する。スイッチＳＷ_iは、例えば垂直走査回路１６内に設けられたスイッチング素子である。スイッチＳＷ_iをオンとすると、ｉ行目の単位画素セル１０Ａと電
圧供給回路５０Ａとの間の電気的接続が確立される。スイッチＳＷ_iをオンすることによ
り、電圧供給回路５０Ａの出力電圧Ｖｏｕｔがフィードバック制御線２８に印加される。すなわち、スイッチＳＷ_iのオン／オフを切り替えることにより、所望の行内の単位画素
セル１０Ａのフィードバックトランジスタ３８のゲートに傾斜電圧を帯域制御信号Ｔｐｒとして選択的に印加することができる。

フィードバックトランジスタ３８の状態は、フィードバック制御線２８の電位によって決定される。ここでは、スイッチＳＷ_iがオンのとき、ｉ行目の単位画素セル１０Ａにお
けるフィードバック制御線２８と、電圧供給回路５０Ａとが電気的に接続される。そのため、電圧供給回路５０Ａの出力電圧を用いてフィードバックトランジスタ３８の状態を制御することが可能である。電圧供給回路５０Ａの出力電圧がハイレベルの場合、フィードバックトランジスタ３８がオンする。これにより、電荷蓄積ノード４４、増幅トランジスタ３４、フィードバックトランジスタ３８および容量素子４１をその経路に含むフィードバックループが形成される。電圧供給回路５０Ａの出力電圧が低下すると、フィードバックトランジスタ３８の抵抗が増加する。フィードバックトランジスタ３８の抵抗が増加すると、フィードバックトランジスタ３８の帯域が狭くなり、帰還する信号の周波数領域が狭くなる。フィードバックループが形成されている時（フィードバックトランジスタ３８がオフではない時といってもよい）、フィードバックトランジスタ３８が出力する信号は、容量素子４１と電荷蓄積ノード４４の寄生容量とによって形成される減衰回路で減衰される。容量素子４１の容量値をＣ１、電荷蓄積ノード４４の寄生容量の容量値をＣｆｄとすると、減衰率Ｂは、Ｂ＝Ｃ１／（Ｃ１＋Ｃｆｄ）と表される。電圧供給回路５０Ａの出力電圧が低下し、ローレベルに達すると、フィードバックトランジスタ３８はオフする。つまり、フィードバックループは形成されない。

なお、図２に例示する構成では、フィードバックトランジスタ３８のソースおよびドレインの一方は、容量素子４１を介して電荷蓄積ノード４４に接続されている。フィードバックトランジスタ３８と光電変換部１５の第２電極１５ｃとの間に配置された容量素子４１は、比較的小さな容量値を有する。以下では、フィードバックトランジスタ３８と容量素子４１との接続点を含むノードをリセットドレインノード４６と呼ぶことがある。また、ここでは、容量素子４１よりも大きな容量値を有する容量素子４２がリセットドレインノード４６に接続されている。容量素子４２の電極のうち、リセットドレインノード４６に接続されていない方の電極は、感度調整線３２に接続されており、基準電圧ＶＲ１（例えば０Ｖ）が供給される。容量素子４２とフィードバックトランジスタ３８とからＲＣフィルタ回路が形成される。なお、感度調整線３２の電位は、撮像装置１００の動作時において固定されている必要はない。例えばパルス電圧が感度調整線３２に供給されてもよい。感度調整線３２は、電荷蓄積ノード４４の電位の制御に利用可能である。

また、図２に例示する構成では、帯域制御部３ＳＡは、光電変換部１５の信号を初期化するリセット回路４Ａを含んでいる。リセット回路４Ａは、ソースおよびドレインの一方が電荷蓄積ノード４４に接続されたリセットトランジスタ３６を含んでいる。リセットトランジスタ３６のソースおよびドレインの他方は、リセット電圧線２５に接続されており、リセット電圧線２５を介して所定の電圧ＶＲ２が印加される。電圧ＶＲ２は、図２に例示する構成における、リセット時の基準電圧である。図２に示すように、リセットトランジスタ３６のゲートは、リセット制御線２６に接続されている。リセット制御線２６の電位により、リセットトランジスタ３６の状態が決定される。リセット制御線２６の電位がハイレベルの場合、リセットトランジスタ３６がオンし、電荷蓄積ノード４４がリセットされる。

リセット回路４Ａは、単位画素セル１０Ａの各々に設けられてもよいし、２以上の単位画素セル１０Ａの間で共有されてもよい。本明細書における「リセット回路」は、電荷蓄積ノード４４に対する、リセットにおける基準電圧の印加／非印加を切り替えるスイッチング素子を含み、かつ、その出力が電荷蓄積ノード４４に接続された部分を意味する。「リセット回路」は、単位画素セル外の回路をその一部に含んでいてもよい。

なお、増幅トランジスタ３４、リセットトランジスタ３６、フィードバックトランジスタ３８およびアドレストランジスタ４０の各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。以下では、特に断りがなければ、トランジスタがＮチャンネルＭＯＳであるとして説明する。

図３は、単位画素セル１０Ａおよび周辺回路の接続関係の典型例を示す。図３では、４つの単位画素セル１０Ａが示されている。しかしながら、これはあくまでも例であり、画素アレイＰＡに含まれる単位画素セルの数は４つに限定されない。

単位画素セル１０Ａの各々は、電源配線２２およびリセット電圧線２５に接続されている。単位画素セル１０Ａには、電源配線２２を介して所定の電源電圧（ここでは第１の電圧Ｖ１または第２の電圧Ｖ２）が供給される。また、リセット電圧線２５を介してリセットにおける基準電圧ＶＲ２が供給される。リセット電圧線２５を介して垂直走査回路１６からリセットにおける基準電圧ＶＲ２が単位画素セル１０Ａに供給されてもよい。また、単位画素セル１０Ａの各々は、光電変換部１５の第１電極１５ａ（図２参照）に一定電圧を印加する蓄積制御線１７に接続されている。図示する例では、単位画素セル１０Ａの各々に対して共通の電圧が印加される。しかしながら、単位画素セル１０Ａの全てに対して共通の電圧が印加される必要はない。例えば、いくつかの単位画素セル１０Ａからなる画素ブロック毎に、異なる電圧を供給しても構わない。画素ブロック毎に、異なる電圧を供給することにより、各画素の感度を可変とすることができる。

図３に例示する構成において、単位画素セル１０Ａの各々は、リセット制御線２６、フィードバック制御線２８およびアドレス信号線３０に接続されている。リセット制御線２６、フィードバック制御線２８およびアドレス信号線３０は、垂直走査回路１６に接続されている。すなわち、図示する例では、リセット動作制御用のリセット信号、帯域制御信号（傾斜電圧）およびアドレス信号は、垂直走査回路１６から単位画素セル１０Ａに供給される。例えば、垂直走査回路１６は、アドレス信号線３０に所定の電圧を印加することにより、単位画素セル１０Ａを行単位で選択する。これにより、選択された単位画素セル１０Ａの信号電圧の読み出しと、リセットとを実行することができる。なお、図３に例示する構成では、垂直走査回路１６に対して１つの電圧供給回路５０Ａが接続されている。しかしながら、これはあくまでも例であり、２以上の電圧供給回路が垂直走査回路１６に接続されていてもよい。

単位画素セル１０Ａは、各列毎に、信号読み出し線１８に接続されている。各列に対応した信号読み出し線１８には、定電流源１９およびカラム信号処理回路（「行信号蓄積回路」とも呼ばれる）２０が接続されている。カラム信号処理回路２０は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（Ａ／Ｄ変換）などを行う。単位画素セル１０Ａの列に対応して設けられたカラム信号処理回路２０には、水平信号読み出し回路（「列走査回路」とも呼ばれる）２１が接続されている。水平信号読み出し回路２１は、カラム信号処理回路２０から水平共通信号線２３に信号を順次読み出す。

（電圧供給回路における動作）
次に、図１、図２、図４および図５を参照しながら、電圧供給回路５０Ａにおける動作の一例を説明する。本開示の実施形態では、単位画素セル１０Ａのフィードバックトランジスタ３８のゲートに対して傾斜電圧を印加する。電圧供給回路５０Ａは、フィードバックトランジスタ３８のゲートに印加する傾斜電圧を供給する。ここでは、増幅器５４がソースフォロワを含んでいる場合を例にとって説明する。

図４は、電圧供給回路５０Ａにおける動作を説明するための例示的なタイミングチャートを示す。図４中のグラフは、上から順に、スイッチ６０のオンまたはオフの状態、電圧供給回路５０Ａの出力電圧Ｖｏｕｔ、および、傾斜電圧発生回路５２の出力電圧Ｖｇｅｎをそれぞれ示している。各グラフの横軸は、時間Ｔを示す。図４に示すように、この例では、傾斜電圧発生回路５２は、時刻ｔ０から時刻ｔ３までの期間において一定の電圧を生成している。また、傾斜電圧発生回路５２は、時刻ｔ３から時刻ｔ４の間において単調に低下するような電圧を生成している。

まず、時刻ｔ１において、スイッチ６０をオンする。これにより、増幅器５４の出力を負帰還させるフィードバックループ（フィードバック回路５８）が形成される。

既に説明したように、ソースフォロワの出力電圧は、ソースフォロワのトランジスタのしきい値電圧分だけ入力電圧に対してシフトする。したがって、電圧供給回路５０Ａにおいてスイッチ６０がオフの状態では、ソースフォロワの出力電圧ＶＯＵＴは、ソースフォロワの入力電圧およびソースフォロワのトランジスタのしきい値電圧をそれぞれＶＩＮおよびＶＴｓとすれば、ＶＯＵＴ＝ＶＩＮ－ＶＴｓと表される。しきい値電圧ＶＴｓは、製造時のバラつきおよび温度の影響を受けるので、個々のトランジスタ間で一定ではなく、かつ、同一のトランジスタにおいても変動する。そのため、一般には、ソースフォロワの出力も一意には決まらない。

しかしながら、本開示の実施形態では、スイッチ６０をオンすることにより、増幅器５４の出力を負帰還させるフィードバックループ（フィードバック回路５８）を形成している。増幅器５４の出力が負帰還されるので、本開示の実施形態によれば、増幅器５４（ここではソースフォロワ）のトランジスタのしきい値電圧のバラつき、および、しきい値電圧の変動をキャンセルすることが可能である。

さらに、図１に例示する構成では、フィードバック回路５８は、フィードバックループ内に反転増幅器６２を含んでいる。図示する例において、反転増幅器６２の反転入力端子には、増幅器５４の出力が接続されている。なお、スイッチＳＷ_i（図２参照）の出力を
反転増幅器６２の反転入力端子に入力するような接続形態でも構わない。

一方、反転増幅器６２の非反転入力端子には、不図示の電圧源が接続されており、反転増幅器６２の非反転入力端子に電圧Ｖｓｒｔが印加されている。この電圧Ｖｓｒｔは、任意に設定可能である。反転増幅器６２が反転入力端子の電圧と非反転入力端子の電圧とが等しくなるよう動作することにより、時刻ｔ１から暫く経過すると、電圧供給回路５０Ａの出力電圧Ｖｏｕｔは、増幅器５４（ここではソースフォロワ）のトランジスタのしきい値電圧の大きさに依らず、電圧Ｖｓｒｔと等しくなる（時刻ｔ２）。出力電圧Ｖｏｕｔが電圧Ｖｓｒｔに十分に近づいた時刻ｔ２で、スイッチ６０をオフする。

その後、時刻ｔ３において、傾斜電圧発生回路５２は、出力電圧Ｖｇｅｎの低下を開始する。このとき、増幅器５４の入力電圧は、容量素子５６を介して変化する。電圧Ｖｇｅｎが低下するにつれて増幅器５４の入力電圧Ｖｉｎ（図１参照）も低下する。増幅器５４の入力電圧Ｖｉｎの低下に伴い、電圧供給回路５０Ａの出力電圧Ｖｏｕｔが低下する。

ここで注目すべきは、図１に例示する構成において、傾斜電圧発生回路５２と増幅器５４との間に容量素子５６が接続されている点である。スイッチ６０のオフ時、容量素子５６は、電圧供給回路５０Ａの出力電圧Ｖｏｕｔを、任意に設定した電圧Ｖｓｒｔと等しくするような電位を保持している。したがって、電圧供給回路５０Ａの出力電圧Ｖｏｕｔは、図４に示すように、電圧Ｖｓｒｔを起点として変化する。このように、本開示の実施形態によれば、電圧供給回路５０Ａの出力電圧Ｖｏｕｔを低下（または増加）させる変化の開始時における電圧（以下、「初期電圧」と呼ぶことがある）を、任意の電圧Ｖｓｒｔに設定することができる。別の言い方をすれば、電圧Ｖｓｒｔを用いて、傾斜電圧の印加開始時の初期電圧を決定することができる。

後に詳しく説明するように、本開示の実施形態では、フィードバックトランジスタ３８のしきい値電圧を跨ぐように、フィードバック制御線２８の電位を変化させる。すなわち、フィードバックトランジスタ３８のしきい値電圧および傾斜電圧における電圧変化の終了時の電圧をそれぞれＶＴｆおよびＶｅｎｄとすれば、しきい値電圧ＶＴｆが電圧Ｖｓｒｔと電圧Ｖｅｎｄとの間の電圧となるように電圧Ｖｓｒｔを設定する。なお、フィードバック制御線２８の電位の変化は、ハイレベルからローレベルに向けての変化であってもよいし、ローレベルからハイレベルに向けての変化であってもよい。

フィードバックトランジスタ３８のしきい値電圧は、増幅器５４（ここではソースフォロワ）のトランジスタのしきい値電圧と同様に、製造時のバラつきの影響を受ける。したがって、適切な初期電圧の値は、個々の単位画素セル１０Ａ毎に異なり得る。本開示の実施形態によれば、反転増幅器６２の非反転入力端子に入力する電圧Ｖｓｒｔを適切に設定することにより、傾斜電圧発生回路５２に特別な機能を付加することなく、傾斜電圧の初期電圧を、各単位画素セル１０Ａのフィードバックトランジスタ３８のしきい値電圧に応じた電圧とすることが可能である。

このように、本開示の実施形態によれば、ソースフォロワのトランジスタのしきい値におけるバラつきの影響をキャンセルすることができる。したがって、低ノイズの傾斜電圧を単位画素セル１０Ａに供給することが可能である。また、しきい値のバラつきをキャンセルすると同時に、電圧供給回路５０Ａの出力電圧Ｖｏｕｔを任意の電圧範囲にシフトさせることも容易である。したがって、個々の単位画素セル１０Ａに適した初期電圧を起点とする傾斜電圧を供給することが可能である。傾斜電圧における電圧変動の範囲を、単位画素セル１０Ａ内のフィードバックトランジスタ３８のしきい値電圧のバラつきに応じた適切な範囲とすることにより、図４に示す時刻ｔ３から時刻ｔ４に要する時間を短縮可能である。したがって、高速なノイズ抑制を実現し得る。

なお、傾斜電圧の波形は、電圧が低下するような波形に限定されない。用途に応じて、図５に示すような、電圧が増大するような傾斜電圧を単位画素セル１０Ａに供給してもよい。

次に、信号の読み出し時における撮像装置１００の例示的な動作を説明する。

（撮像装置における動作）
図６は、信号の読み出し時における撮像装置１００の動作を説明するための例示的なタイミングチャートを示す。図６中、各グラフの横軸は、時間Ｔを示す。図６に示すグラフの縦軸は、上から順に、リセット制御線２６の電圧レベルＶｒ、フィードバック制御線２８の電圧レベルＶｆ、アドレス信号線３０の電圧レベルＶａ、および、増幅トランジスタ３４のドレインおよびソースのうち、電圧切り替え回路７に接続されている側（典型的にはドレイン）の電圧レベルＶｓをそれぞれ示す。グラフ中に示す電圧ＶＴｆは、フィード
バックトランジスタ３８のしきい値電圧である。

（リセット）
まず、時刻ｔ１１において、アドレス信号線３０の電位をローレベルにする。これにより、アドレストランジスタ４０がオフし、増幅トランジスタ３４と信号読み出し線１８とが電気的に分離される。また、フィードバック制御線２８の電位をハイレベルにし、フィードバックトランジスタ３８をオンにする。これにより、単位画素セル１０Ａ内にフィードバックループが形成される（図２参照）。このときの増幅率は、増幅器２の増幅率を（－Ａ）とすれば、（－Ａ×Ｂ）と表される（「×」は乗算を表す）。設計者は、回路システムに最適な値となるように増幅率を設計することができる。通常、Ａは１よりも大きく、数１０から数１００程度の数値に設定され得る。また、このとき、電圧切り替え回路７の第１のスイッチＳＷ１および第２のスイッチＳＷ２をそれぞれオンおよびオフとし、増幅トランジスタ３４のドレイン（またはソース）に第１の電圧Ｖ１（典型的にはＧＮＤ）を印加する。また、リセット制御線２６の電位をハイレベルにし、リセットトランジスタ３６をオンする。リセットトランジスタ３６をオンすることにより、電荷蓄積ノード４４がリセットされる。言い換えれば、電荷蓄積ノード４４の電位は、リセットにおける基準電位ＶＲ２となる。

（第１のノイズ抑制期間）
次に、時刻ｔ１２において、リセット制御線２６の電位をローレベルにし、リセットトランジスタ３６をオフする。リセットトランジスタ３６をオフすることに伴ってｋＴＣノイズが生じる。しかしながら、リセットトランジスタ３６のオフ時、単位画素セル１０Ａ内には、増幅率が（－Ａ×Ｂ）のフィードバックループが形成されている。そのため、時刻ｔ１２から時刻ｔ１３の期間において、リセットトランジスタ３６のオフ時に生じた電荷蓄積ノード４４のｋＴＣノイズが１／（１＋Ａ×Ｂ）倍に抑制される。このとき、フィードバックトランジスタ３８の動作帯域が、広帯域である第１の帯域となるようにフィードバック制御線２８の電位が設定されていると、ノイズを高速に抑制することが可能である。第１の帯域は、ハイレベルのゲート電位に対応した帯域を意味する。ここでは、フィードバック制御線２８の電位がハイレベルに設定されているので、ノイズの抑制が高速である。

（第２のノイズ抑制期間）
次に、時刻ｔ１３から時刻ｔ１４の期間において、フィードバックトランジスタ３８がオン状態からオフ状態に徐々に変化するようにフィードバック制御線２８の電位を変化させる。すなわち、フィードバックトランジスタ３８のしきい値電圧ＶＴｆを跨ぐように、フィードバック制御線２８の電位をハイレベルからローレベルに向けて徐々に低下させる。このとき、フィードバックトランジスタ３８の動作帯域が、第１の帯域よりも狭い第２の帯域となるようにフィードバック制御線２８の電位を制御する。第２の帯域は、中間レベルのゲート電位に対応した帯域を意味する。

ここでは、時刻ｔ１３においてフィードバック制御線２８の電位をハイレベルとローレベルの間の電位Ｖ３に低下させている。さらに、時刻ｔ１３から時刻ｔ１４までの間においてフィードバック制御線２８の電位を電位Ｖ４まで連続的に低下させている。また、ここでは、フィードバック制御線２８の電位を電位Ｖ４まで低下させた後、時刻ｔ１５においてフィードバック制御線２８の電位をローレベルに変化させている。電位Ｖ４は、電位Ｖ３よりも低く、かつ、ローレベルよりも高い電位である。もちろん、ハイレベルからローレベルまで連続的にフィードバック制御線２８の電位を変化させてもよい。

フィードバック制御線２８に印加される電圧（図４に示す電圧レベルＶｆ）の全部を電圧供給回路５０Ａによって生成する必要はない。例えば、矩形状の波形を有する電圧（例
えば図６に示す時刻ｔ１１～ｔ１３における電圧および時刻ｔ１４～ｔ１５における電圧）を垂直走査回路１６で生成し、傾斜電圧部分（図６に示す時刻ｔ１３～ｔ１４における電圧）を電圧供給回路５０Ａで生成してもよい（図１参照）。

なお、十分にノイズを抑制するための時間（時刻ｔ１３から時刻ｔ１４までの時間）は長くなるが、第２の帯域を増幅トランジスタ３４の動作帯域よりも十分に低い帯域とすることにより、ノイズ抑制効果を向上させることができる。ただし、第２の帯域が増幅トランジスタ３４の動作帯域より高くてもノイズ抑制効果は得られるので、設計者は、時刻ｔ１３から時刻ｔ１４までの期間として許容できる時間に応じて第２の帯域を任意に設計すればよい。以下では、第２の帯域は、増幅トランジスタ３４の動作帯域よりも十分に低い帯域であるとして説明する。

第２の帯域が増幅トランジスタ３４の動作帯域よりも低い状態においては、フィードバックトランジスタ３８で発生する熱ノイズは、フィードバック回路４８により、１／（１＋Ａ×Ｂ）^1/2倍に抑制される。第２の帯域が増幅トランジスタ３４の動作帯域よりも低
い状態で、時刻ｔ１５においてフィードバック制御線２８の電位をローレベルにし、フィードバックトランジスタ３８をオフする。フィードバックトランジスタ３８のオフ時、電荷蓄積ノード４４に残存するｋＴＣノイズは、リセットトランジスタ３６に起因したｋＴＣノイズと、フィードバックトランジスタ３８に起因したｋＴＣノイズとの二乗和の平方根で表される。

また、容量素子４２の容量値をＣ２とすると、帰還による抑制がない状態において発生するフィードバックトランジスタ３８のｋＴＣノイズは、帰還による抑制がない状態で発生するリセットトランジスタ３６のｋＴＣノイズの（Ｃｆｄ／Ｃ２）^1/2倍である。この
点を考慮すれば、帰還がある場合のｋＴＣノイズは、帰還がない場合と比較して（１＋（１＋Ａ×Ｂ）×（Ｃｆｄ／（Ｃ２×Ｂ²）））^1/2／（１＋Ａ×Ｂ）倍に抑制される。

（露光／読み出し期間）
次に、時刻ｔ１６においてアドレス信号線３０の電位をハイレベルにして、アドレストランジスタ４０をオンにする。また、電圧切り替え回路７の第１のスイッチＳＷ１および第２のスイッチＳＷ２をそれぞれオフおよびオンとし、増幅トランジスタ３４のドレイン（またはソース）に第２の電圧Ｖ２（典型的にはＶＤＤ）を印加する。この状態においては、増幅トランジスタ３４と定電流源６とがソースフォロア回路を形成する。信号読み出し線１８の電位は、電荷蓄積ノード４４に蓄積された信号電荷に応じた電位となる。このソースフォロア回路の増幅率は、例えば１程度に設定される。

時刻ｔ１６における電荷蓄積ノード４４の電圧は、時刻ｔ１５から時刻ｔ１６までの期間に光電変換部１５よって生成された電気信号に応じた分だけ、リセットにおける基準の電圧（電圧ＶＲ２）から変化している。電荷蓄積ノード４４の電圧は、増幅器２により増幅されて（この例では増幅率は１程度）、信号読み出し線１８に出力される（時刻ｔ１７）。

ランダムノイズは、光電変換部１５で光電変換によって生成される電気信号が０である時の出力の揺らぎ、すなわち、ｋＴＣノイズを意味する。本開示の実施形態では、ｋＴＣノイズは、ノイズ抑制期間に（１＋（１＋Ａ×Ｂ）×（Ｃｆｄ／（Ｃ２×Ｂ²）））^1/2／（１＋Ａ×Ｂ）倍に抑制されている。さらに、露光／読み出し期間における増幅率は、１程度である。したがって、ランダムノイズが抑制された信号を信号読み出し線１８から読み出すことが可能である。その結果、ランダムノイズが抑制された良好な画像データを取得することができる。

なお、単位画素セルの回路構成は、図２に示す構成に限定されない。例えば、図７に示すような回路構成も適用可能である。図７に示す単位画素セル１０Ｂでは、帯域制御部３ＳＢ中のリセット回路４Ｂおけるリセットトランジスタ３６のソースおよびドレインのうち、電荷蓄積ノード４４に接続されていない側が、フィードバックトランジスタ３８のソースおよびドレインのうち、リセットドレインノード４６に接続されていない側に接続されている。

図７に例示する構成では、増幅トランジスタ３４の出力がリセットにおける基準電圧として利用される。したがって、図７に示す単位画素セル１０Ｂでは、リセット電圧線２５は省略されている。このような構成によると、リセットトランジスタ３６をオフする前後における、電荷蓄積ノード４４の電圧の変化を縮小し得る。したがって、より高速なノイズ抑制が可能となる。図７に例示する構成における、各トランジスタの動作タイミングは、単位画素セル１０Ａの場合と同様であり得る。

（第２の実施形態）
図８は、本開示の第２の実施形態に係る撮像装置の例示的な構成の概略を示す。上述の撮像装置１００と、図８に示す撮像装置２００との相違点は、撮像装置２００が、単位画素セル１０Ａのフィードバックトランジスタ３８（図２参照）のしきい値電圧の変動を検出する制御回路６４を有することである。

制御回路６４は、しきい値電圧の変動の検出対象であるトランジスタとの電気的接続を有する。しきい値電圧の変動の検出対象であるトランジスタは、典型的には、画素アレイＰＡが形成された基板に設けられたダミー画素のトランジスタである。同一の基板におけるトランジスタ間のバラつきが小さいと考えられる場合には、ダミーのトランジスタのしきい値電圧を、画素アレイＰＡに含まれる単位画素セル１０Ａのフィードバックトランジスタ３８のしきい値電圧とみなすことができる。

制御回路６４は、フィードバックトランジスタ３８のしきい値電圧の変動を検出し、フィードバックトランジスタ３８のしきい値電圧の変動に応じた電圧Ｖｓｒｔを生成する。図８に示すように、制御回路６４は、反転増幅器６４の非反転入力端子と接続されている。制御回路６４は、フィードバックトランジスタ３８のしきい値電圧の変動に応じた基準電圧を反転増幅器６４の非反転入力端子に印加する。

図９は、制御回路６４として適用可能な回路構成の一例を示す。図９に示す回路では、検出対象のトランジスタ６８を用いてソースフォロワを形成している。トランジスタ６８のドレインには定電流源６６が接続されており、ソースの電位は固定されている。図９に例示する構成では、トランジスタ６８のソースにはフィードバックアンプ６５が接続されている。このソースフォロワの出力は、バッファ６７を介して取り出される。

制御回路６４の具体的な構成は、図９に示す構成に限定されない。公知の種々の回路を制御回路６４として適用することができる。トランジスタのしきい値電圧をモニタリングして、検出結果に応じた電圧を生成する回路構成はよく知られている。例えば特開２０１０－１５２９９５号公報および特開２０１１－５５４５９号公報にこのような回路が開示されている。参考のために、特開２０１０－１５２９９５号公報および特開２０１１－５５４５９号公報の開示内容の全てを本明細書に援用する。

図４等を参照して既に説明したように、図１に例示する回路構成によれば、電圧供給回路５０Ａから出力される傾斜電圧における初期電圧を、反転増幅器６４の非反転入力端子に印加する電圧によって決定することができる。つまり、フィードバックトランジスタ３８のしきい値電圧の変動に応じた電圧Ｖｓｒｔを反転増幅器６４の非反転入力端子に印加
することにより、傾斜電圧における初期電圧を電圧Ｖｓｒｔにシフトさせることができる。図８に例示する構成では、反転増幅器６４の非反転入力端子に印加する電圧として、フィードバックトランジスタ３８のしきい値電圧の変動を検出するように構成された制御回路６４によって生成された電圧Ｖｓｒｔを用いている。そのため、傾斜電圧における電圧の変動を、フィードバックトランジスタ３８のしきい値電圧の変動に応じて適切な範囲にシフトさせることができる。

この例では、傾斜電圧が、フィードバックトランジスタ３８のしきい値電圧の変動を反映した初期電圧を起点とする波形を有している。結果として、より確実に、フィードバックトランジスタ３８のしきい値電圧を跨ぐような傾斜電圧を単位画素セル１０Ａに供給し得る。また、電圧掃引時間を短縮し得る。このように、本開示の実施形態によれば、バッファとしての増幅器５４自体のしきい値電圧のバラつきをキャンセルすると共に、フィードバックトランジスタ３８のしきい値電圧に合わせて傾斜電圧をシフトさせることが可能である。

（第３の実施形態）
図１０は、本開示の第３の実施形態に係る単位画素セル１０Ｃの例示的な回路構成を示す。図１０に示すフィードバック回路４９は、図２を参照して説明したフィードバック回路４８と同様に、信号検出回路ＳＣの出力を負帰還させる。フィードバック回路４９は、フィードバックトランジスタ３８を有する帯域制御回路３Ｃを含んでいる。帯域制御回路３Ｃは、増幅器２の出力信号に帯域制限をかけて電荷蓄積ノード４４に出力する。図１０に例示する構成では、帯域制御部３ＳＣにおけるリセット回路４Ｃは、フィードバック回路４９のフィードバックループ内に設けられている。リセット回路４Ｃは、フィードバックトランジスタ３８を含む。フィードバックトランジスタ３８は、増幅トランジスタ３４の出力と電荷蓄積ノード４４との間に接続されている。この例では、フィードバックトランジスタ３８のソースおよびドレインの一方は、容量素子を介することなく光電変換部１５に接続されている。フィードバックトランジスタ３８は、フィードバックループの一部を形成している。

図１０に例示する構成において、フィードバックトランジスタ３８は、光電変換部１５の信号を初期化するリセット回路４Ｃの一部を形成しており、電荷蓄積ノード４４に対する、リセットにおける基準電圧の印加／非印加を切り替えるスイッチング素子として機能する。つまり、図１０に例示する構成では、フィードバックトランジスタ３８は、図２に示す単位画素セル１０Ａおよび図７に示す単位画素セル１０Ｂにおけるリセットトランジスタ３６の機能も有している。図１０に例示するような回路構成によれば、図２に示す単位画素セル１０Ａおよび図７に示す単位画素セル１０Ｂと比較して、単位画素セル内のトランジスタ数を低減できる。

図１１は、単位画素セル１０Ｃを用いた信号の読み出し動作を説明するための例示的なタイミングチャートである。図１１中、各グラフの横軸は、時間Ｔを示す。図１１に示すグラフの縦軸は、上から順に、フィードバック制御線２８の電圧レベルＶｆ、アドレス信号線３０の電圧レベルＶａ、および、増幅トランジスタ３４のドレインおよびソースのうち、電圧切り替え回路７に接続されている側（典型的にはドレイン）の電圧レベルＶｓをそれぞれ示す。グラフ中に示す電圧ＶＴｆは、フィードバックトランジスタ３８のしきい値電圧である。以下、図１１を参照しながら、信号の読み出し動作の概略を説明する。

（リセット）
まず、時刻ｔ１１において、アドレス信号線３０の電位をローレベルにし、アドレストランジスタ４０をオフする。また、フィードバック制御線２８の電位をハイレベルにし、フィードバックトランジスタ３８をオンにする。このとき、電圧切り替え回路２０の第１
のスイッチＳＷ１および第２のスイッチＳＷ２をそれぞれオンおよびオフとし、増幅トランジスタ３４のドレイン（またはソース）に第１の電圧Ｖ１（典型的にはＧＮＤ）を印加する。これらの動作により、電荷蓄積ノード４４がリセットされる。リセットにおける基準電圧は、増幅トランジスタ３４の出力である。このときのフィードバックトランジスタ３８の動作帯域は、第１の帯域である。

（ノイズ抑制期間）
次に、時刻ｔ１３から時刻ｔ１４の期間において、フィードバックトランジスタ３８がオン状態からオフ状態に徐々に変化するようにフィードバック制御線２８の電位を変化させる。すなわち、フィードバックトランジスタ３８のしきい値電圧ＶＴｆを跨ぐように、フィードバック制御線２８の電位をハイレベルからローレベルに向けて変化させる。このとき、フィードバックトランジスタ３８の動作帯域が、第１の帯域よりも狭い第２の帯域となるようにフィードバック制御線２８の電位を制御する。ここでは、時刻ｔ１３においてフィードバック制御線２８の電位をハイレベルとローレベルの間の電位Ｖ３に低下させている。さらに、時刻ｔ１３から時刻ｔ１４までの間においてフィードバック制御線２８の電位を電位Ｖ４まで連続的に低下させている。また、ここでは、フィードバック制御線２８の電位を電位Ｖ４まで低下させた後、時刻ｔ１５においてフィードバック制御線２８の電位をローレベルに変化させている。電位Ｖ４は、電位Ｖ３よりも低く、かつ、ローレベルよりも高い電位である。もちろん、ハイレベルからローレベルまで連続的にフィードバック制御線２８の電位を変化させてもよい。

第２の帯域が増幅トランジスタ３４の動作帯域よりも低い状態においては、フィードバックトランジスタ３８で発生する熱ノイズは、フィードバック回路４９により、１／（１＋Ａ）^1/2倍に抑制される。第２の帯域が増幅トランジスタ３４の動作帯域よりも低い状
態で、時刻ｔ１５においてフィードバック制御線２８の電位をローレベルにし、フィードバックトランジスタ３８をオフすると、電荷蓄積ノード４４に残存するｋＴＣノイズも、帰還がない場合と比較して、１／（１＋Ａ）^1/2倍に抑制される。

（露光／読み出し期間）
次に、時刻ｔ１６においてアドレス信号線３０の電位をハイレベルにして、アドレストランジスタ４０をオンにする。また、電圧切り替え回路７の第１のスイッチＳＷ１および第２のスイッチＳＷ２をそれぞれオフおよびオンとし、増幅トランジスタ３４のドレイン（またはソース）に第２の電圧Ｖ２（典型的にはＶＤＤ）を印加する。この状態においては、増幅トランジスタ３４と定電流源６とがソースフォロア回路を形成する。信号読み出し線１８の電位は、電荷蓄積ノード４４に蓄積された信号電荷に応じた電位となる。このソースフォロア回路の増幅率は、例えば１程度に設定される。電荷蓄積ノード４４の電圧は、増幅器２により増幅されて（この例では増幅率は１程度）、信号読み出し線１８に出力される（時刻ｔ１７）。

（その他の改変例）
以下、図面を参照しながら、その他の改変例を説明する。

図１２は、本開示の実施形態に係る電圧供給回路の他の例示的な回路構成を示す。図１２に示す電圧供給回路５０Ｂは、容量素子５６と増幅器５４の入力との接続点を含むノードに接続された容量素子７０を有している。容量素子７０の電極のうち、増幅器５４の入力に接続されていない側の電極の電位は、固定されている。

このような回路構成においては、容量素子５６と増幅器５４の入力との接続点を含むノードの電位（Ｖｉｎ）は、容量素子５６および容量素子７０の容量値をそれぞれＣ３およびＣ４とすれば、傾斜電圧発生回路５２の出力における電位の（Ｃ３／（Ｃ３＋Ｃ４））
倍である。Ｃ３／（Ｃ３＋Ｃ４）＜１であるので、傾斜電圧発生回路５２の出力に含まれるノイズを（Ｃ３／（Ｃ３＋Ｃ４））の比率で縮小することができる。このように、一端の電位が固定された容量素子７０を容量素子５６と増幅器５４の入力との接続点を含むノードに接続することにより、傾斜電圧発生回路５２の出力に含まれるノイズを低減することが可能である。

図１３は、本開示の実施形態に係る電圧供給回路のさらに他の例示的な回路構成を示す。図１３に示す電圧供給回路５０Ｃは、いわゆるスーパーソースフォロワとして構成された増幅器５４Ｓを有している。

図１３に示す増幅器５４Ｓは、入力トランジスタ５５と、ＰチャンネルＭＯＳトランジスタを含むＰＭＯＳ電流源５７Ｐと、ＮチャンネルＭＯＳトランジスタを含むＮＭＯＳ電流源５７Ｎと、帰還トランジスタ５９とを含んでいる。増幅器５４Ｓの入力電圧は、入力トランジスタ５５のゲートに印加される。ＰＭＯＳ電流源５７Ｐのソース（またはドレイン）は、電源に接続され、ＰＭＯＳ電流源５７Ｐのドレイン（またはソース）は、入力トランジスタのドレイン（またはソース）に接続されている。入力トランジスタのソース（またはドレイン）は、ＮＭＯＳ電流源５７Ｎのドレイン（またはソース）に接続され、ＮＭＯＳ電流源５７Ｎのソース（またはドレイン）は、接地されている。帰還トランジスタ５９のソース（またはドレイン）は、電源に接続され、帰還トランジスタ５９のドレイン（またはソース）は、入力トランジスタ５５およびＮＭＯＳ電流源５７Ｎの接続点に接続されている。帰還トランジスタ５９のゲートは、ＰＭＯＳ電流源５７Ｐおよび入力トランジスタ５５の接続点に接続されている。

このような構成においては、帰還トランジスタ５９によって形成されるループが、出力の振れを抑えるように作用する。そのため、出力電圧に応じて出力電流量が制御される。また、増幅器５４Ｓの出力インピーダンス低減効果も得られる。

図１４は、本開示の実施形態に係る電圧供給回路のさらに他の例示的な回路構成を示す。図１４に示す電圧供給回路５０Ｄにおけるフィードバック回路５８Ｄは、増幅器５４の出力と反転増幅器６２の反転入力との間に接続されたスイッチ６１を有している。また、フィードバック回路５８Ｄは、一端の電位が固定された容量素子７１および７２を有している。容量素子７１の２つの電極のうち、接地されていない電極は、増幅器５４の出力と反転増幅器６２の反転入力との間において接続されている。容量素子７２の２つの電極のうち、接地されていない電極は、反転増幅器６２の出力と増幅器５４の入力との間において接続されている。

図４等を参照して説明した動作からわかるように、本開示の実施形態では、単位画素セルに傾斜電圧が順次に供給される。つまり、傾斜電圧を供給する対象の単位画素セルを切り替えるごとに、スイッチ６０がオン／オフし、フィードバックループの形成／解除が繰り返される。図４における、出力電圧Ｖｏｕｔのグラフからわかるように、ある単位画素セルに傾斜電圧を供給した後の出力電圧は電圧Ｖｅｎｄである。次に他のある単位画素セルに傾斜電圧を供給する時、フィードバックループが形成されることにより、出力電圧は電圧Ｖｅｎｄから電圧Ｖｓｒｔまで再び上昇する。つまり、スイッチ６０がオフからオンに戻る際、フィードバックループを再度構築する過程で出力電圧Ｖｏｕｔは大きく変動する。

図１４に例示する構成では、容量素子７１は、スイッチ６１がオフされる前における反転増幅器６２の反転入力端子の電圧を保持する。また、容量素子７２は、スイッチ６１がオフされる前における反転増幅器６２の出力端子の電圧を保持する。この動作により、フィードバックループが形成されていない時も、フィードバックループが形成されている状
態における、反転増幅器６２の入力側および出力側の電位の情報を保持することができる。したがって、フィードバックループを形成した際の電圧の変化の起点を、電圧Ｖｓｒｔに近い電圧とすることができる。結果として、フィードバックループの解除後に再びフィードバックループを形成した時の出力電圧の大きな変動を抑制することが可能になる。また、高速な収束を実現することができる。

図１５は、本開示の実施形態に係る電圧供給回路のさらに他の例示的な回路構成を示す。図１５に示す電圧供給回路５０Ｅにおけるフィードバック回路５８Ｅは、反転増幅器６２の出力と増幅器５４の入力との間に接続された増幅器８０を有している。増幅器８０は、反転増幅器６２およびスイッチ６０の間に接続されている。

図１６は、図１５に示す電圧供給回路５０Ｅにおける反転増幅器６２および増幅器８０の回路構成の一例を示す。図１６に例示する構成では、反転増幅器６２は、トランジスタ７３、入力トランジスタ７４および７５、トランジスタ７６および７７、ならびに、電流源トランジスタ７８および７９を含んでいる。入力トランジスタ７４のゲートは、反転入力端子６２ｎに接続されている。入力トランジスタ７４のドレインには、トランジスタ７６が接続されており、トランジスタ７６には、電流源トランジスタ７８がカスコード接続されている。入力トランジスタ７５のゲートは、非反転入力端子６２ｐに接続されている。入力トランジスタ７５のドレインには、トランジスタ７７が接続されており、トランジスタ７７には、電流源トランジスタ７９がカスコード接続されている。トランジスタ７３は、いわゆるテール電流源を形成し、トランジスタ７４～７９の動作に用いられる電流を供給する。なお、反転増幅器６２の正側の電源端子と負側の電源端子の間には、ミラー一次トランジスタ８２、電流源トランジスタ８３およびダイオード接続トランジスタ８４が接続されている。

図１６に例示する構成では、トランジスタ７６および電流源トランジスタ７８がカスコード接続され、トランジスタ７７および電流源トランジスタ７９がカスコード接続されている。そのため、このようなカスケード接続を設けない場合と比較して、入力トランジスタ７４およびトランジスタ７６の接続点の電位と、入力トランジスタ７５およびトランジスタ７７の接続点との間の電位差が大きい場合でも、反転入力側と非反転入力側とに振り分けられる電流がアンバランスにならないように保たれる。すなわち、反転増幅器６２におけるシステマティックオフセットの発生を抑制し得る。

ただし、このような回路構成においては、トランジスタ７６および電流源トランジスタ７８がカスコード接続され、また、トランジスタ７７および電流源トランジスタ７９がカスコード接続されているので、反転増幅器６２の出力（Ｖａｍｐ１）における電圧範囲を大きくすることが困難である。

図１５および図１６に例示する構成では、反転増幅器６２の出力側に増幅器８０を接続している。図１６に示す増幅器８０は、アンプ入力トランジスタ８５および電流源トランジスタ８６を有している。反転増幅器６２の出力Ｖａｍｐ１は、接続線８９を介してアンプ入力トランジスタ８５のゲートに印加される。このアンプ入力トランジスタ８５には、電流源トランジスタ８６が接続されている。なお、この例では、反転増幅器６２と増幅器８０との間に、抵抗器８７および容量素子８８（図１５において不図示）が直列に接続されている。

このように、ゲインを有する増幅器８０を反転増幅器６２の出力側に設けることにより、反転増幅器６２の出力が小振幅でも、増幅器８０の出力Ｖａｍｐ２における振幅を拡大することができる。図１５および図１６に示すような構成によれば、反転増幅器６２における入力オフセットを抑制して増幅器５４の入力を高精度に設定するとともに、増幅器５
４の入力における電圧範囲を広げることができる。

図１７は、本開示の実施形態に係る撮像装置の他の例示的な構成の概略を示す。図１７に示す撮像装置３００は、２つの電圧供給回路５０Ｆａおよび５０Ｆｂを有する。電圧供給回路５０Ｆａは、傾斜電圧発生回路５２ａ、容量素子５６ａ、スイッチ６０ａ、反転増幅回路６２ａ、増幅器５４ａおよび容量素子９０ａを含んでいる。電圧供給回路５０Ｆｂは、電圧供給回路５０Ｆａと同様の構成を有する。電圧供給回路５０Ｆｂは、傾斜電圧発生回路５２ｂ、容量素子５６ｂ、スイッチ６０ｂ、反転増幅回路６２ｂ、増幅器５４ｂおよび容量素子９０ｂを含んでいる。電圧供給回路５０Ｆａおよび５０Ｆｂは、容量素子９０ａおよび９０ｂを介して互いに電気的に接続されている。

図１７に例示するように、２以上の電圧供給回路を撮像装置内に設けてもよい。図２および図３を参照して説明したように、電圧供給回路によって生成された傾斜電圧は、垂直走査回路１６内のスイッチＳＷ_iを介して、選択された単位画素セルのフィードバックト
ランジスタ３８のゲートに印加される。画素アレイＰＡに含まれる単位画素セルの行数は、数千行に及ぶことがある。このような場合、配線の長さの違いに起因して、電圧供給回路に近い単位画素セルと比較して、電圧供給回路から遠い単位画素セルに印加される電圧に遅延が発生することがある。

図１７に例示する構成では、電圧供給回路５０Ｆａの出力電圧Ｖｏｕｔａ（ここでは傾斜電圧）および電圧供給回路５０Ｆｂの出力電圧Ｖｏｕｔｂ（ここでは傾斜電圧）は、ともに共通信号線２４に印加される。共通信号線２４に印加された電圧は、垂直走査回路１６内のスイッチＳＷ_iを介して、各スイッチに対応する行に属する単位画素セル１０Ａに
供給される。これにより、電圧供給回路と単位画素セルとの間の配線の長さの違いに起因した電圧低下の影響を抑制し得る。

ただし、単純に複数の電圧供給回路を設けただけでは、傾斜電圧発生回路間の特性の違いに起因するバラつきが傾斜電圧の間で生じてしまう。図示する例では、容量素子９０ａの電極の一方を、電圧供給回路５０Ｆａの容量素子５６ａと増幅器５４ａとが接続されたノードに接続し、他方を、電圧供給回路５０Ｆｂの傾斜電圧発生回路５２ｂと容量素子５６ｂとが接続されたノードに接続している。また、容量素子９０ｂの電極の一方を、電圧供給回路５０Ｆｂの容量素子５６ｂと増幅器５４ｂとが接続されたノードに接続しており、他方を、電圧供給回路５０Ｆａの傾斜電圧発生回路５２ａと容量素子５６ａとが接続されたノードに接続している。したがって、傾斜電圧発生回路５２ａによって生成された傾斜電圧（Ｖｇｅｎａ）と、傾斜電圧発生回路５２ｂによって生成された傾斜電圧（Ｖｇｅｎｂ）との間のバラつきを平均化することができる。さらに、傾斜電圧発生回路５２ａによって生成された傾斜電圧に含まれるノイズおよび傾斜電圧発生回路５２ｂによって生成された傾斜電圧に含まれるノイズも容量比に応じて平均化される。

図１７に例示するような構成により、複数の傾斜電圧発生回路間における傾斜電圧のバラつきを抑制しながら、低ノイズの傾斜電圧を各単位画素セルに供給することが可能である。

次に、図１８～図２２を参照しながら、本開示の電圧供給回路に適用可能な傾斜電圧発生回路の構成の詳細を説明する。

図４および図５を参照して説明したように、本開示の実施形態では、傾斜電圧発生回路５２（例えば図１参照）によって、単調に減少（または増加）するような波形を有する電圧を生成する（図４および図５に示す出力電圧Ｖｇｅｎのグラフを参照）。単調に減少（または増加）するような波形を有する電圧を生成する場合、階段状の波形を有する電圧を
生成した後にフィルタリングを行うことが一般的である。階段状の波形を有する電圧の生成においては、デジタル／アナログ変換回路におけるビット数が多いと有益である。しかしながら、基板（半導体基板）の面積の制約から、ビット数を増やすことが困難なことがある。ビット数の少ないデジタル／アナログ変換回路を用いると、スイッチングを行ったポイントの付近に高周波ノイズ（以下、「スパイクノイズ」と呼ぶ）が生じることがある。スパイクノイズをフィルタリングによって除去することは困難である。

以下に説明する例では、傾斜電圧発生回路に複数のサンプル／ホールド回路を設け、これらのサンプル／ホールド回路を用いてスパイクノイズを除去する。スパイクノイズの除去された出力を平滑化回路に入力することによってビット精度を向上させる。

図１８は、本開示の電圧供給回路に適用可能な傾斜電圧発生回路の例示的な構成の概略を示す。図１８に例示する構成において、傾斜電圧発生回路５２は、デジタル／アナログ変換回路９２（Ｄ／Ａ変換回路９２）と、サンプル／ホールド回路９４ａおよび９４ｂ（第１のＳ／Ｈ回路９４ａおよび第２のＳ／Ｈ回路９４ｂ）と、平滑化回路９６とを有する。図１８に例示する構成では、Ｄ／Ａ変換回路９２の出力Ｄｏｕｔを２つのＳ／Ｈ回路９４ａおよび９４ｂのそれぞれに入力する。２つのＳ／Ｈ回路９４ａおよび９４ｂの出力ＳＨｏｕｔは、平滑化回路９６に入力され、平滑化回路９６の出力が、傾斜電圧発生回路５２の外部に出力される。平滑化回路９６の出力（傾斜電圧発生回路５２によって生成された電圧）は、容量素子５６を介して、フィードバック回路５８中の増幅器５４に入力され、単位画素セル１０Ａに出力される（図１参照）。以下では、傾斜電圧発生回路５２と垂直走査回路１６との間に設けられた回路ブロックを傾斜電圧出力部と呼ぶことがある。

図１９は、傾斜電圧発生回路５２の回路構成の一例を示す。図１９に例示する構成において、傾斜電圧発生回路５２は、極性切り替え回路９１と、Ｄ／Ａ変換回路９２と、第１のＳ／Ｈ回路９４ａおよび第２のＳ／Ｈ回路９４ｂと、平滑化回路９６と、傾斜電圧出力部９８とを有する。図示する例では、傾斜電圧出力部９８は、容量素子５６と、増幅器５４、反転増幅器６２およびスイッチ６０を含むフィードバック回路と、一端の電位が固定された容量素子７０とを有する。つまり、ここでは、図１２に示す電圧供給回路５０Ｂを例にとって説明する。

図１９に例示する構成において、Ｄ／Ａ変換回路９２は、双一次のスイッチトキャパシタ積分器である。ただし、これはあくまでも例にすぎず、Ｄ／Ａ変換回路９２は、双一次のスイッチトキャパシタ積分器に限定されない。Ｄ／Ａ変換回路９２は、スイッチＳＷ８～ＳＷ１７と、容量素子Ｃ７～Ｃ１０と、積分増幅器９９とを含む。第１ノードＮ１に、トップ電圧ＶＴＯＰおよびボトム電圧ＶＢＴＭの一方が印加され、第２ノードＮ２に、トップ電圧ＶＴＯＰおよびボトム電圧ＶＢＴＭの他方が印加される。トップ電圧ＶＴＯＰおよびボトム電圧ＶＢＴＭは、いわゆるクロール型のスイッチトキャパシタ動作によって容量素子Ｃ７と容量素子Ｃ８とにサンプリングされ、積分容量素子Ｃ１０に転送される。

容量素子Ｃ７へのサンプリング動作には、スイッチＳＷ８およびＳＷ９が用いられる。容量素子Ｃ８へのサンプリングには、スイッチＳＷ１２およびＳＷ１３が用いられる。容量素子Ｃ７から積分容量素子Ｃ１０への転送、および、リセット動作には、スイッチＳＷ１０およびＳＷ１１が用いられる。容量素子Ｃ８から積分容量素子Ｃ１０への転送、および、リセット動作には、スイッチＳＷ１４およびＳＷ１５が用いられる。なお、図１９中の「Φ１」および「Φ２」は、スイッチＳＷ８～ＳＷ１５の制御信号を示している。積分容量素子Ｃ１０の初期化は、スイッチＳＷ１７に制御信号Φｉｎｉ１を印加することによって行う。積分増幅器９９の動作点は、スイッチＳＷ１６を介してコモン電圧ＶＣＭを容量素子Ｃ９にサンプリングすることによって設定する。傾斜電圧の生成時において、スイッチＳＷ１６をオフすることにより、コモン電圧ＶＣＭに重畳されたノイズの伝播を遮断
することができる。

図１９に例示する構成では、トップ電圧ＶＴＯＰの入力端子およびボトム電圧ＶＢＴＭの入力端子と、Ｄ／Ａ変換回路９２との間に極性切り替え回路９１が設けられている。極性切り替え回路９１は、４つのスイッチＳＷ４～ＳＷ７を有する。スイッチＳＷ４およびＳＷ５は、同時にオンすることはなく、一方がオン時、他方はオフである。同様に、スイッチＳＷ６およびＳＷ７は、同時にオンすることはなく、一方がオン時、他方はオフである。したがって、トップ電圧ＶＴＯＰを第１ノードおよび第２ノードＮ２の一方に印加し、かつ、ボトム電圧ＶＢＴＭを第１ノードＮ１および第２ノードＮ２の他方に印加することができる。第１ノードＮ１にトップ電圧ＶＴＯＰおよびボトム電圧ＶＢＴＭの両方が同時に印加されることはなく、第２ノードＮ２にトップ電圧ＶＴＯＰおよびボトム電圧ＶＢＴＭの両方が同時に印加されることはない。

スイッチＳＷ４～ＳＷ７のそれぞれにおけるオンおよびオフを切り替えることにより、トップ電圧ＶＴＯＰおよびボトム電圧ＶＢＴＭのそれぞれを、第１ノードＮ１および第２ノードＮ２のいずれに印加するかを切り替えることができる。極性切り替え回路９１を設けることにより、図４に示すような下降形の電圧Ｖｇｅｎの生成と、図５に示すような上昇形の電圧Ｖｇｅｎの生成とを簡易な構成により実現できる。

図１９に例示する構成において、第１のＳ／Ｈ回路９４ａは、スイッチＳＷ１８およびＳＷ１９と、抵抗器Ｒ２～Ｒ４と、ホールド容量素子Ｃ１１とを含む。第２のＳ／Ｈ回路９４ｂは、スイッチＳＷ２０およびＳＷ２１と、抵抗器Ｒ５～Ｒ７と、ホールド容量素子Ｃ１２とを含む。第１のＳ／Ｈ回路９４ａおよび第２のＳ／Ｈ回路９４ｂの間で特性がほぼ同じとなるようにレイアウトを行うことが有益である。図示する例では、平滑化回路９６に関して対称に第１のＳ／Ｈ回路９４ａおよび第２のＳ／Ｈ回路９４ｂを配置している。Ｄ／Ａ変換回路９２の出力側に接続するＳ／Ｈ回路の数は、３以上であってもよい。

図１９中の「Φ１ｄ」および「Φ２ｄ」は、スイッチＳＷ１８～ＳＷ２１の制御信号を示す。第１のＳ／Ｈ回路９４ａに着目してサンプル／ホールドの動作を説明する。制御信号Φ１ｄを用いてスイッチＳＷ１８を制御することにより、スパイクノイズを避けるようなタイミングで、ホールド容量素子Ｃ１１との接続を有するノードＳＨＡに、Ｄ／Ａ変換回路９２の出力を抵抗器Ｒ２を介してサンプリングする。その後、制御信号Φ２ｄを用い、スイッチＳＷ１９および抵抗器Ｒ４を介して平滑化回路９６の中点ノードＶＭＩＤに出力を転送する。

図示する例において、平滑化回路９６は、容量素子Ｃ１３およびＣ１４と、抵抗器Ｒ８およびＲ９を含む。平滑化回路９６の中点ノードＶＭＩＤは、あらかじめ基準電位Ｖｉｎｉに初期化しておく。中点ノードＶＭＩＤの初期化は、スイッチＳＷ２２に制御信号Φｉｎｉ２を印加することによって行う。基準電位Ｖｉｎｉは、スイッチＳＷ２２を介して容量素子Ｃ１３に保持される。容量素子Ｃ１３に保持された電荷と、第１のＳ／Ｈ回路９４ａの出力と、第２のＳ／Ｈ回路９４ｂの出力とにより中点ノードＶＭＩＤにおける電位は変化する。傾斜電圧発生回路５２からは、抵抗器Ｒ８およびＲ９と容量素子Ｃ１４によって平滑化された電圧が出力される。図１９に示すような構成によれば、サンプリング期間において平滑化も実行することができるので、出力の遅延を緩和し得る。

図２０は、入力クロックＣＫおよびＣＫＤと各制御信号との関係の一例を示すタイミングチャートである。図２０中、各グラフの横軸は、時間Ｔを示す。図２０中、上から順に、入力クロックＣＫ、入力クロックＣＫＤ、制御信号Φ１、制御信号Φ２、Ｄ／Ａ変換回路９２の出力Ｄｏｕｔ、制御信号Φ１ｄ、制御信号Φ２ｄ、第１のＳ／Ｈ回路９４ａのノードＳＨＡの電位および第２のＳ／Ｈ回路９４ｂのノードＳＨＢの電位（図１９参照）、
ならびに、傾斜電圧発生回路５２の出力電圧Ｖｇｅｎを示している。なお、図２０中、ノードＳＨＡの電位は、実線ＬＡで示し、ノードＳＨＢの電位は、破線ＬＢで示している。

入力クロックＣＫＤは、入力クロックＣＫに対して例えば数ナノ秒シフトした信号である。制御信号Φ１、Φ２、Φ１ｄおよびΦ２ｄは、入力クロックＣＫおよび入力クロックＣＫＤを用いて生成される。

図２１は、図２０に示す制御信号Φ１、Φ２、Φ１ｄおよびΦ２ｄを生成するクロック生成回路の一例を示す。図２１に示すクロック生成回路１６０は、複数の論理ゲート１３５～１５２を含んでいる。

Ｄ／Ａ変換回路９２は、入力クロックＣＫおよびＣＫＤから生成された制御信号Φ１およびΦ２に基づいて動作し、階段状の波形を出力する（図２０中の出力Ｄｏｕｔ）。出力Ｄｏｕｔは、ステップの近傍にスパイクノイズを含んでいる。出力Ｄｏｕｔは、制御信号Φ１ｄおよびΦ２ｄを用いることによってスパイクノイズを避けてサンプリングされる。第１のＳ／Ｈ回路９４ａおよび第２のＳ／Ｈ回路９４ｂは、それぞれ、図２０に示すような波形ＬＡおよびＬＢを出力する。この２つの波形は、平滑化回路９６内の中点ノードＶＭＩＤで重畳および平滑化される。このようにして、第１のＳ／Ｈ回路９４ａ、第２のＳ／Ｈ回路９４ｂ、および、平滑化回路９６により、階段状であった出力Ｄｏｕｔからほぼなめらかな傾斜を有する傾斜電圧が生成され、傾斜電圧発生回路５２から出力される。図１９に例示するような構成によれば、傾斜電圧発生回路５２の低ノイズ化と、Ｄ／Ａ変換回路９２の持つビット精度以上の精度とを実現し得る。

図２２は、傾斜電圧発生回路の回路構成の他の一例を示す。図２２に示す傾斜電圧発生回路５２Ｂと、図１９に示す傾斜電圧発生回路５２との相違点は、傾斜電圧発生回路５２Ｂが、抵抗器Ｒ３、Ｒ４、Ｒ６およびＲ７に代えて、トランジスタ１５４～１５７を有することである。図１９に例示する構成において、トランジスタ１５４～１５７のゲートには、制御回路１５３が接続されている。制御回路１５３は、トランジスタ１５４～１５７に供給するゲート電圧を生成する。

図２２に例示する構成では、トランジスタ１５４～１５７としてＰチャンネルＭＯＳトランジスタを用いている。この例では、ＰチャンネルＭＯＳトランジスタを抵抗が可変な抵抗器として利用する。すなわち、この例では、ＭＯＳトランジスタのリニア領域における、ソース－ドレイン間電圧依存性を利用する。図２２に例示する構成によれば、制御回路１５３から供給されるゲート電圧を調整することにより、トランジスタ１５４～１５７における抵抗を変更することが可能である。制御回路１５３から供給されるゲート電圧を変化させることにより、第１のＳ／Ｈ回路９４ａ内の時定数と、第２のＳ／Ｈ回路９４ｂ内の時定数をアクティブに変更することが可能である。

図２０に示すように、ノードＳＨＡの電位を示すグラフおよびノードＳＨＢの電位を示すグラフは、一般に、電圧の立ち上がりおよび立ち下りにおいて曲線状の変化を示す。これは、第１のＳ／Ｈ回路９４ａのスイッチＳＷ１９を流れる電流および第２のＳ／Ｈ回路９４ｂのスイッチＳＷ２１を流れる電流が、平均化の過渡状態において抵抗器両端の電位差に依存して変化することに起因する。

この例では、平均化の過渡状態においてもスイッチＳＷ１９を流れる電流およびスイッチＳＷ２１を流れる電流が一定になるように、傾斜電圧の傾きに応じて時定数を調整するような電圧をゲート電圧としてトランジスタ１５４～１５７に印加する。これにより、傾斜電圧における傾きに応じて適切な時定数を得ることが可能である。

なお、ＰチャンネルＭＯＳトランジスタの代わりに、ＮチャンネルＭＯＳトランジスタを用いてもよい。また、図示する例では、トランジスタ１５４～１５７のゲートに印加される電圧は、互いに異なっていてもよいし、トランジスタ１５４～１５７のうちのいくつかに対して、選択的に共通の電圧を印加してもよい。ゲート電圧として、傾斜電圧発生回路の出力などを用いて生成された傾斜電圧を印加してもよい。

（第４の実施形態）
図２３は、本開示の第４の実施形態に係る撮像装置における、単位画素セルおよび周辺回路の例示的な接続関係を示す。図２３に示す撮像装置４００は、電圧供給回路５０Ａと、垂直走査回路１６を介して電圧供給回路５０Ａと接続された画素アレイＰＡとを有している。図２３に例示する構成では、画素アレイＰＡは、４つの単位画素セル１０Ｄを含んでいる。もちろん、画素アレイＰＡに含まれる単位画素セル１０Ｄの数は４つに限定されない。なお、電圧供給回路５０Ａに代えて、上述した電圧供給回路５０Ｂ～５０Ｅのいずれか、または、電圧供給回路５０Ｆａおよび５０Ｆｂの組を用いてもよい。

撮像装置４００は、周辺回路として、垂直走査回路１６と、負荷回路２７と、カラム信号処理回路２０と、水平信号読み出し回路２１と、反転増幅器２９とを有している。カラム信号処理回路２０、負荷回路２７および反転増幅器２９は、２次元に配列された単位画素セル１０Ｄの列毎に配置されている。反転増幅器２９の負側の入力端子は、対応する信号読み出し線１８に接続されている。反転増幅器２９の正側の入力端子には、所定の電圧（例えば１Ｖまたは１Ｖ近傍の正電圧）Ｖｒｅｆが供給される。この電圧Ｖｒｅｆは、リセットにおける基準電圧として利用される。反転増幅器２９の出力端子は、各列に対応して設けられたフィードバック線３１を介して、その反転増幅器２９の負側の入力端子との接続を有する複数の単位画素セル１０Ｄに接続されている。

図２３に例示する構成において、フィードバック制御線２８は、垂直走査回路１６に接続されている。後述するように、垂直走査回路１６がフィードバック制御線２８に所定の電圧を印加することにより、単位画素セル１０Ｄの出力を負帰還させるフィードバックループが形成される。反転増幅器２９は、単位画素セル１０Ｄからの出力を負帰還させるフィードバック回路の一部を構成する。反転増幅器２９をフィードバックアンプと呼んでもよい。反転増幅器２９は、反転増幅利得を変化させるためのゲイン調整端子２９ａを有していてもよい。反転増幅器２９のゲインは、ゲイン調整端子２９ａの電位に応じて変化する。反転増幅器２９においてゲインＧと帯域Ｂの積は一定であるので、例えば、ゲインＧを低下させると帯域Ｂは広く（カットオフ周波数が高く）なる。

図２４は、単位画素セル１０Ｄの例示的な回路構成を示す。図２４においては、電圧供給回路５０Ａ、および、垂直走査回路１６内のスイッチＳＷ_iの図示は省略されている。
図２４に例示する構成において、増幅トランジスタ３４のゲートは、電荷蓄積ノード４４に接続されている。増幅トランジスタ３４のソースおよびドレインの一方（ＮチャンネルＭＯＳであればドレイン）は、電源配線（ソースフォロア電源）２２に接続されている。増幅トランジスタ３４は、光電変換部１５によって生成された信号を増幅する。図２４に例示する構成では、図２を参照して説明した電圧切り替え回路７は不要である。

フィードバック制御線２８に所定の電圧を印加することにより、信号検出回路ＳＣの出力を負帰還させるフィードバック回路４７を形成することができる。フィードバック回路４７は、増幅トランジスタ３４、反転増幅器２９およびフィードバックトランジスタ３８を含む負帰還増幅回路である。フィードバック回路４７の利得をＡとすれば、フィードバック回路４７の形成により、ｋＴＣノイズは１／（１＋Ａ）の大きさまでキャンセルされる。

この例においては、フィードバック回路４７の形成は、フィードバック線３１を共有する複数の単位画素セル１０Ｄのうちの１つに対して実行される。このように、画素アレイＰＡの列毎にフィードバック回路の形成を実行してもよい。

フィードバック制御線２８に印加する電圧は、傾斜電圧であり得る。傾斜電圧をゲート電圧として用いることにより、トランジスタの急激なオン／オフを回避し得る。これにより、トランジスタのオン／オフに伴って発生するノイズを縮小することが可能である。傾斜電圧を反転増幅器２９のゲイン調整端子２９ａに印加してもよい。

図２５は、第４の実施形態における単位画素セルの変形例を示す。図２５に示す単位画素セル１０Ｅにおいては、リセットトランジスタ３６のソースおよびドレインの一方が電荷蓄積ノード４４に接続されており、他方がリセットドレインノード４６に接続されている。すなわち、この例では、リセットトランジスタ３６は、容量素子４１と並列接続されている。このような回路構成も適用可能である。図２５に示す回路構成においても、図２４に示す回路構成と同様に、フィードバック回路４７の形成は、フィードバック線３１を共有する複数の単位画素セル１０Ｅのうちの１つに対して実行される。

（第５の実施形態）
図２６は、本開示の第５の実施形態に係るカメラシステムの構成例を模式的に示す。図２６に示すカメラシステム６００は、レンズ光学系６０１と、撮像装置１００と、システムコントローラ６０３と、カメラ信号処理部６０４とを有する。

レンズ光学系６０１は、例えばオートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系６０１は、撮像装置１００の撮像面に光を集光する。

システムコントローラ６０３は、カメラシステム６００全体を制御する。システムコントローラ６０３は、例えばマイクロコンピュータによって実現され得る。

カメラ信号処理部６０４は、撮像装置１００からの出力信号を処理する信号処理回路として機能する。カメラ信号処理部６０４は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部６０４は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。

本開示の実施形態によるカメラシステムにおける撮像装置１００は、ノイズの影響が低減されている。その結果、電荷を正確に読み出すことができ、良好な画像を取得できる。また、増幅器５４内のトランジスタのしきい値電圧のバラつきをキャンセルし得るので、低ノイズの傾斜電圧を単位画素セル１０Ａの帯域トランジスタ３８に供給することが可能である。さらに、傾斜電圧の初期電圧を任意に設定可能であるので、帯域トランジスタ３８のしきい値電圧のバラつきに応じた適切な初期電圧を用いることができ、効率的なノイズ抑制を実行し得る。撮像装置１００に代えて、図８を参照して説明した撮像装置２００、図１７を参照して説明した撮像装置３００、および、図２３を参照して説明した撮像装置４００のいずれを用いてもよい。

本開示の実施形態によれば、ノイズの影響を低減し得る。本開示による撮像装置は、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ等、様々なカメラシステムおよびセンサシステムに適用できる。

２ 増幅器
３、３Ｃ 帯域制御回路
３ＳＡ、３ＳＢ、３ＳＣ 帯域制御部
４Ａ、４Ｂ、４Ｃ リセット回路
５Ｓ 出力選択部
６ 定電流源
７ 電圧切り替え回路
１０Ａ～１０Ｅ 単位画素セル
１５ 光電変換部
１５ａ 第１電極
１５ｂ 光電変換膜
１５ｃ 第２電極
１６ 垂直走査回路
１７ 蓄積制御線
１８ 信号読み出し線
１９ 定電流源
２０ カラム信号処理回路
２１ 水平信号読み出し回路
２２ 電源配線
２３ 水平共通信号線
２４ 共通信号線
２５ リセット電圧線
２６ リセット制御線
２７ 負荷回路
２８ フィードバック制御線
２９ 反転増幅器
２９ａ ゲイン調整端子
３０ アドレス信号線
３１ フィードバック線
３２ 感度調整線
３４ 増幅トランジスタ
３６ リセットトランジスタ（第２トランジスタ）
３８ フィードバックトランジスタ（第１トランジスタ）
４０ アドレストランジスタ
４１、４２ 容量素子
４４ 電荷蓄積ノード
４６ リセットドレインノード
４７、４８、４９ フィードバック回路（第２フィードバック回路）
５０Ａ～５０Ｅ、５０Ｆａ、５０Ｆｂ 電圧供給回路
５２、５２ａ、５２ｂ、５２Ｂ 傾斜電圧発生回路
５４、５４ａ、５４ｂ、５４Ｓ 増幅器（第１の増幅器）
５５ 入力トランジスタ
５６、５６ａ、５６ｂ 容量素子
５７Ｎ ＮＭＯＳ電流源
５７Ｐ ＰＭＯＳ電流源
５８、５８Ｄ、５８Ｅ フィードバック回路（第１フィードバック回路）
５９ 帰還トランジスタ
６０、６０ａ、６０ｂ、６１ スイッチ
６２、６２ａ、６２ｂ 反転増幅器（第２の増幅器）
６２ｎ 反転入力端子
６２ｐ 非反転入力端子
６４ 制御回路
６５ フィードバックアンプ
６６ 定電流源
６７ バッファ
６８ しきい値電圧の検出対象のトランジスタ
７０、７１、７２ 容量素子
７３ トランジスタ
７４、７５ 入力トランジスタ
７６、７７ トランジスタ
７８、７９ 電流源トランジスタ
８０ 増幅器
８２ ミラー一次トランジスタ
８３ 電流源トランジスタ
８４ ダイオード接続トランジスタ
８５ アンプ入力トランジスタ
８６ 電流源トランジスタ
８７ 抵抗器
８８ 容量素子
８９ 接続線
９０ａ、９０ｂ 容量素子
９２ デジタル／アナログ変換回路
９４ａ、９４ｂ サンプル／ホールド回路
９６ 平滑化回路
１００、２００、３００、４００ 撮像装置
６００ カメラシステム
６０１ レンズ光学系
６０３ システムコントローラ
６０４ カメラ信号処理部
ＰＡ 画素アレイ
ＳＷ１、ＳＷ２、ＳＷ_i スイッチ
ＶＳ１ 第１の電圧源
ＶＳ２ 第２の電圧源

Claims (9)

1. 傾斜電圧発生回路と、
   第１の増幅器と、
   前記傾斜電圧発生回路と前記第１の増幅器との間に接続された第１の容量素子と、
   前記第１の増幅器の出力を負帰還させる第１フィードバック回路と
   を備え、
   前記第１フィードバック回路は、反転増幅器である第２の増幅器を含む、電圧供給回路。
2. 前記第２の増幅器の反転入力端子に前記第１の増幅器の出力が入力される、請求項１に記載の電圧供給回路。
3. 傾斜電圧発生回路と、
   第１の増幅器と、
   前記傾斜電圧発生回路と前記第１の増幅器との間に接続された第１の容量素子と、
   前記第１の増幅器の出力を負帰還させる第１フィードバック回路と、
   前記第１の増幅器の入力端子に一端が接続された第２の容量素子と
   を備える、電圧供給回路。
4. 傾斜電圧発生回路と、
   第１の増幅器と、
   前記傾斜電圧発生回路と前記第１の増幅器との間に接続された第１の容量素子と、
   前記第１の増幅器の出力を負帰還させる第１フィードバック回路と
   を備え、
   前記傾斜電圧発生回路は、
   Ｄ／Ａ変換回路と、
   平滑化回路と、
   前記Ｄ／Ａ変換回路と前記平滑化回路との間に互いに並列に接続された、第１のサンプル／ホールド回路および第２のサンプル／ホールド回路と
   を含み、
   前記平滑化回路の出力は、前記第１の容量素子を介して前記第１の増幅器に入力される、電圧供給回路。
5. 前記第１の増幅器は、ソースフォロアを有し、前記第１の容量素子を介して前記傾斜電圧発生回路の出力電圧が前記ソースフォロアに入力される、請求項１から４のいずれか一項に記載の電圧供給回路。
6. 前記第２の増幅器の反転入力端子に一端が接続された第２の容量素子と、
   前記第２の増幅器の出力端子に一端が接続された第３の容量素子と、
   をさらに備える、請求項１または２に記載の電圧供給回路。
7. 前記第２の増幅器の出力端子と前記第１の増幅器の入力端子との間に接続された第３の増幅器をさらに備える、請求項１または２に記載の電圧供給回路。
8. 前記傾斜電圧発生回路は、
   Ｄ／Ａ変換回路と、
   平滑化回路と、
   前記Ｄ／Ａ変換回路と前記平滑化回路との間に互いに並列に接続された、第１のサンプル／ホールド回路および第２のサンプル／ホールド回路と
   を含み、
   前記平滑化回路の出力は、前記第１の容量素子を介して前記第１の増幅器に入力される、請求項１から３のいずれか一項に記載の電圧供給回路。
9. 前記Ｄ／Ａ変換回路は、
   第４の容量素子を含む第１のサンプル回路と、
   第５の容量素子を含む第２のサンプル回路と
   を含み、
   前記第４の容量素子にサンプリングされた信号は、前記第１のサンプル／ホールド回路に入力され、
   前記第５の容量素子にサンプリングされた信号は、前記第２のサンプル／ホールド回路に入力される、請求項４または８に記載の電圧供給回路。

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