JP4344875B2 - 複数のピクセルセンサの組を有する画像センサ - Google Patents

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Description

本発明は、逆電流読出し装置を使用する小型ピクセルリセット回路に関する。
電荷結合素子（ＣＣＤ）画像センサおよび相補型金属酸化膜半導体回路（ＣＭＯＳ）画像センサは、現在使用されている２種類の主要な電子画像センサである。ＣＣＤ画像センサは、優れた光感受性および高度の画像品質を提供するが、ＣＣＤ画像センサの製造には一般に特殊な製造工程が必要であり、その結果ＣＣＤ画像センサは、製造が比較的高く付き、対応する回路に組み込むことが比較的難しくなる。一方、ＣＭＯＳ画像センサは、標準のＣＭＯＳ製造技術を用いて安価に製造することができ、回路ブロックがその他の結像および非結像機能を果たす同一のダイに容易に組み込むことができる。しかし、高い光感受性および高い画像品質は、ＣＭＯＳ画像センサを用いて達成することが比較的難しい。
図１は、ピクセルセンサ１２０のアレイ１１０を備える従来のＣＭＯＳ画像センサ１００を示す。アレイ１１０内の制御ライン（たとえば、行ライン１１２および列ライン１１４）は、アレイ１１０の外側にある行制御ブロック１３０および列制御ブロック１４０などの制御回路にピクセルセンサ１２０を接続する。一般に、選択信号は、ピクセルセンサ１１０の１つの行を選択して列ライン１１４を介して読み取るように、行ライン１１２の１つでアサートすることができる。図１は、ピクセルセンサ１２０に接続された行ライン１１２および列ライン１１４のみを示すが、より一般的には、各ピクセルセンサ１２０内の回路構成は追加のライン（図示しない）にも接続する。
ＣＭＯＳ画像センサ１００を使って画像を取り込むことは、一般にリセット動作、積分動作および読出し動作を含む。リセット動作は、ピクセルセンサ１２０内の光ダイオードノードを基準電圧レベルにリセットする。光ダイオードノードの電圧がリセットされた後、積分動作は、光ダイオードを貫流する電流を介して、光ダイオードノードを部分的に放電（または充電）する。各光ダイオードを通る電流は、光ダイオード上の入射光の強度によって決まり、その結果、積分動作終了時のピクセルセンサ１２０内の光ダイオードノード上における電圧は、積分動作時のピクセルセンサ１２０上における入射光の強度の積分を示す。読出し動作は、光ダイオードノード上の電圧をサンプリングまたは測定し、この電圧はディジタルピクセル値に変換することができる。
信号の雑音は、特にリセット動作時にＣＭＯＳ画像センサ１００の重要な問題になる可能性がある。理想的には、リセット動作は、常に、ピクセルセンサの光ダイオードノードを同じ基準電圧レベルに設定する。特定のピクセルセンサ１２０が、異なるリセット動作時に異なるレベルまで充電される場合、ピクセルセンサから読み出されるピクセル値はある画像と次の画像とで一致しなくなり、その結果、画像の品質が低くなる。
図２は、リセット動作時の雑音レベルが低いように設計された従来のピクセルセンサ２００の回路図である。ピクセルセンサ２００は、光ダイオード２１０と、増幅器２２０と、ＮＭＯＳトランジスタ２３０、２４０、２５０、２６０および２７０とを備える。ピクセルセンサ２００内のリセット動作は、予め決められた信号をアサートし、トランジスタ２３０の電源を入れてピクセルセンサ２００の光ダイオードノード上の電圧Ｖｐｄをプルダウンすることを含む。次に、トランジスタ２３０の電源が切れ、信号Ｖｇがアサートされてトランジスタ２４０の電源が入り、増幅器２２０の出力をトランジスタ２５０のゲートに接続し、光ダイオードの電圧Ｖｐｄをリセットするためのフィードバックループを完成させる。特に、トランジスタ２５０を通る電流は、増幅器２２０が、増幅器２２０の負の入力に印加される電圧Ｖｐｄが増幅器２２０の正の入力に印加される基準電圧Ｖｒに等しいかどうかを決定するまで、光ダイオードノードを充電する。次に、増幅器２２０は、トランジスタ２５０を遮断する。したがって、リセット動作は、光ダイオードの電圧Ｖｐｄを基準電圧Ｖｒのレベルまで確実に充電する。
トランジスタ２４０および２５０は、画像積分時にオフになってフィードバックループを無効にするが、光ダイオード２１０を通る電流は、光ダイオードの電圧Ｖｐｄを変化させる。積分後、読出し動作は、ピクセルセンサ２００に結合されるワードライン１１２上の信号ＷＯＲＤをアサートして、トランジスタ２７０をオンにする。次に、ピクセルセンサ２００に接続されたビットライン１１４が、光ダイオードの電圧Ｖｐｄにゲートを有するトランジスタ２６０を通る電流を介してプルアップされ、ビットライン１１４に対する影響により光ダイオードの電圧Ｖｐｄの測定を可能にする。特許文献１には、ピクセルセンサ２００に類似するピクセルセンサの動作がさらに説明されている。
ピクセルセンサ２００は、いくつかの重大な欠点を有する。特に、ピクセルセンサ２００は、ＮＭＯＳトランジスタ２５０のゲートのための制御ラインにＮＭＯＳトランジスタ２４０を有し、このトランジスタ２４０は、リセット動作時に光ダイオードの電圧Ｖｐｄをプルアップする。したがって、光ダイオードの電圧Ｖｐｄの上限は、２個のＮＭＯＳトランジスタの閾値電圧の低下に適応しなければならず、この上限は、電圧Ｖｐｄのダイナミックレンジを制限する。ピクセルセンサ２００も比較的複雑であり、少なくとも６個のトランジスタおよび７個の別個の制御または電圧供給ラインを必要とする。これらのトランジスタおよびラインに必要な回路面積は、光ダイオード２１０に使用可能な面積を減少させる。その結果、センサアレイは、比較的低い充填比と、対応する光感受性損失を有する。
米国特許第６，４２４，３７５号明細書 Fowler, Boyd et al. ,"Low Noise Readout Using Active Reset for CMOS APS", Space Astrophysics Detectors and Detector Technologies program on June 26, 2000, 10 pages.
既存のＣＭＯＳ画像センサの欠点を考えると、より少ないトランジスタおよび制御ラインを備え、なおかつ低雑音リセット動作を実施するピクセルセンサが望まれる。
本発明の一態様により、ピクセルセンサの読出し動作に従来使用されたトランジスタは、読出し動作とリセット動作の両方に使用することができる。その結果、１個のピクセルセンサについて必要なトランジスタおよび別個のラインの数を減少させることができる。構成部品の個数が比較的少ないため、画像センサ領域のより大きい部分を光の収集に使用することが可能であり、ピクセルセンサのアレイ内における信号の経路指定を単純化する。さらに、光ダイオードノードのリセットを制御するフィードバックループ内のＮＭＯＳトランジスタの個数が減少するため、より多くのヘッドルームが可能であり、光ダイオードの電圧のダイナミックレンジがより広くなる。フィードバックループ内のトランジスタの個数が減少することにより、リセット動作時の熱雑音の原因になるトランジスタの数も減少する。
本発明の一実施態様は、１個の光ダイオードおよび３個のトランジスタを備えるピクセルセンサである。光ダイオードは、第１ノードに結合される。第１トランジスタは、第１ノードに結合されたゲートと、第１制御ラインに結合された第１端子と、ピクセルセンサ内の第２ノードに結合された第２端子とを有する。第２トランジスタは、第２ノードに結合されたゲートと、第１ノードに結合された第１端子と、第２制御ラインに結合された第２端子とを有する。第３トランジスタは、第３制御ラインに結合されたゲートと、第２ノードに結合された第１端子と、第４制御ラインに結合された第２端子とを有する。
特定の一実施態様では、ピクセルセンサは３−トランジスタピクセルセンサであり、ピクセルセンサ内には、第１、第２および第３トランジスタのみが存在する。３−トランジスタセンサ内のすべてのトランジスタは、ＮＭＯＳトランジスタであってもよい。
別の実施態様では、ピクセルセンサは４−トランジスタピクセルセンサであり、ゲートが第５制御ラインに結合され、第２ノードに結合されたドレイン／ソースと、第４制御ラインに結合されたソース／ドレインとを有する第４トランジスタを備える。この構成では、第１、第２および第３トランジスタはＮＭＯＳトランジスタでよいが、第４トランジスタはＰＭＯＳトランジスタである。
本発明のもう１つの特定の実施態様は、制御ラインの少なくとも４つの集合と、上記のいずれかの種類のピクセルセンサのアレイとを備える画像センサである。各々のピクセルセンサが４−トランジスタピクセルセンサである場合、制御ラインの第５の集合を追加することができる。一般に、アレイ内のピクセルセンサは行および列状に配列され、制御ラインの第１および第４の集合は列ライン、制御ラインの第３の集合は行ラインである。
ピクセルセンサの各々の列では、ピクセルセンサのアレイの外側にある制御回路は、電流源およびスイッチング回路を備えることができる。スイッチング回路は、第１集合の対応する行ラインの１つ、および第４集合内の行ラインの対応する１つに結合される。リセット動作に使用される１つのモードでは、スイッチング回路は、ピクセルセンサの選択された１つを通る１方向に電流を生成する電流源を接続する。読出し動作に使用されるもう１つのモードでは、スイッチング回路は、ピクセルセンサの選択された１つを通る対向方向に電流を生成する電流源を接続する。
本発明のさらにもう１つの実施態様は、ピクセルセンサを作動させる方法である。この方法は、ピクセルセンサ内の第１トランジスタおよび第２トランジスタを通る第１の方向に第１電流を駆動して、ピクセルセンサ内にある光ダイオードノードの電圧のリセットを制御することから開始する。第１トランジスタはノードに結合されるゲートを有し、第２トランジスタは、ピクセルセンサのための選択信号が送信されるゲートを有する。一般に、第３トランジスタは、ノードに結合される端子と、第１トランジスタの端子に結合されるゲートとを有するため、第３トランジスタは、ノードのためのプルアップトランジスタとして機能することができる。積分動作が、光ダイオード上の入射光の強度に応じてノード上の電圧を変更した後、この方法は、第１および第２トランジスタを通る対向方向に第２電流を駆動して、第２電流に対する第１トランジスタの影響から、ノード上の電圧を決定することを可能にする。したがって、第１および第２トランジスタは、ノード電圧のリセットおよび読出しの両方に役立つ。
この方法の１つの変形例では、第１トランジスタは、能動リセット時に、差動対ゲイン回路内のトランジスタの１つとして機能する。この変形例の場合、第１電流の駆動は、ピクセルセンサ内の第１トランジスタおよび制御回路内の基準トランジスタを貫流する間に分割される第３電流を駆動することを含む。第２端子がノードに結合され、ゲートが第１トランジスタの端子に結合された第３トランジスタは、ノード上の電圧を基準トランジスタのゲート電圧に対応するレベルにプルする。
この方法のもう１つの変形例では、外部の増幅器は、リセット動作時に使用されるゲインを制御する。この変形例の場合、第１電流の駆動は、増幅器の出力端子を第２トランジスタに結合し、増幅器の第１入力端子を第１トランジスタの端子に結合し、基準電圧を受信するように増幅器の第２入力端子を結合するように増幅器を接続することを含む。
本発明の一態様によると、ＣＭＯＳピクセルセンサは、リセット、積分および読出し動作時の複数の目的で選択されたトランジスタを使用することにより、少ない構成部品数を達成する。構成部品の個数が少ないと、光を感知する光ダイオードに使用可能な面積が多く残る。構成部品の個数が少なくても、このピクセルセンサは、光ダイオードの電圧のリセットを正確に制御するためのフィードバックループを実現する。このフィードバックループの場合、トランジスタの個数が少なく、その結果、トランジスタによって導入される全体的な熱雑音が減少する。
図３は、本発明の一実施態様による４−トランジスタピクセルセンサ３００を示す回路図である。ピクセルセンサ３００は、一般には、図１に示すものなど、実質的に同じピクセルセンサのアレイを含む画像センサの部分であろう。センサアレイの場合、制御ラインおよび電圧供給ラインは、ピクセルセンサ３００を制御回路構成に接続し、図３は、以下に詳細に説明するようにピクセルセンサ３００を作動させる制御回路３３２、３３４、３３６、３３８、３４２、３４４、３４６および３４８のいくつかを示す。
図示のとおり、ピクセルセンサ３００は、光ダイオード３１０、ＮＭＯＳトランジスタ３１１、３１２および３１３、並びにＰＭＯＳトランジスタ３１４を備える。光ダイオード３１０は、電圧Ｖｐｄのノード３１６を有し、ＮＭＯＳトランジスタ３１１は、光ダイオードノード３１６に接続されたゲート、列ライン３２４に接続されたソース／ドレイン、およびゲインノード３１８に接続されたドレイン／ソース領域を有する。ＮＭＯＳトランジスタ３１２は、ゲインノード３１８に接続されたゲート、光ダイオードノード３１６に接続されたソース／ドレイン、制御ライン３２８に接続されたドレイン／ソースを有する。トランジスタ３１３および３１４は、ゲインノード３１８と列ライン３２０との間に平行に接続される。行ライン３２６はトランジスタ３１３のゲートに接続し、制御ライン３２２はトランジスタ３１４のゲートに接続する。
ＮＭＯＳトランジスタ３１１、３１２および３１３、並びにＰＭＯＳトランジスタ３１４は、好ましくは、ピクセルセンサ３００ができるだけ小さくなり、トランジスタに必要な回路面積が光ダイオードの面積に対し相対的に小さくなるような最小サイズである。しかし、比較的小型のピクセルセンサの場合、雑音を抑制するために重要な大きいゲインおよび帯域幅を有するリセット回路を達成することが比較的難しい。さらに、比較的小さいトランジスタは、比較的大きい熱およびフリッカー雑音を示し、これは望ましくない。したがって、トランジスタのサイズは、これらの係数を最も良く平衡させるように選択する。
図４は、リセット動作４１０、積分動作４２０、および読出し動作４３０におけるピクセルセンサ３００の動作を示すタイミング図である。リセット動作は、プリセット段階４１２および能動リセット段階４１４を含む。
リセット動作４１０のプリセット段階４１２は、２つのタイミングステップを含む。第１タイミングステップでは、列ライン３１０上の制御信号ＣＯＬ１は、ハイにプルされ（電圧Ｖｄｄを供給する）、制御ライン３２２および３２８上の制御信号ＰＲＥおよびＢＩＡＳはそれぞれローにプルされる（アースされる）。信号ＢＩＡＳはＰＭＯＳトランジスタ３１４をオンにして、ゲインノード３１８を電圧Ｖｄｄにプルする。ゲインノード３１８の高電圧はトランジスタ３１２をオンにし、光ダイオードノード３１６をアースにプルし、次に信号ＰＲＥの電圧レベルになる。信号ＲＯＷおよびＣＯＬ２の状態は、プリセット段階４１２のこの時間ステップ中は重要ではない。しかし、トランジスタ３１１は、最初は導電状態であるため、列ライン３２４上の信号ＣＯＬ２は、トランジスタ３１１がトランジスタ３１４を克服してゲインノード３１８をプルダウンするものではない。本発明の例示的な実施態様では、制御回路構成内のスイッチ３３２は、定電流２１をプルする電流源３３４にトランジスタ３１１を接続する。
プリセット段階４１２の第２タイミングステップでは、信号ＢＩＡＳおよびＲＯＷはハイになり、信号ＣＯＬ１はローになる。信号ＲＯＷはトランジスタ３１３をオンにし、その結果、トランジスタ３１３はゲインノード３１８を放電し、トランジスタ３１２がオフになる。したがって、プリセット段階４１２の終了時点では、ノード３１６および３１８の両方が放電され、トランジスタ３１１および３１２がオフになる。プリセット段階４１２の第２時間ステップにおける信号ＣＯＬ２の状態は重要ではないが、この例示的な実施態様では、スイッチ３３２は列ライン３２４を電流源３３４に接続する。
能動リセット段階４１４では、信号ＰＲＥはハイになり、信号ＢＩＡＳは重要ではないカスコードバイアスレベルになる。信号ＲＯＷはローになり、トランジスタ３１３をオフにする。制御回路構成では、スイッチ３４４は電流源３４６を接続して、電流強度Ｉで信号ＣＯＬ１を駆動し、スイッチ３３２および３３６は、電流強度２Ｉ（電流源３４６の電流強度の２倍）を有する電流源３３４を接続する。スイッチ３３６はプルアップトランジスタ３３８を列ライン３２４に接続し、その結果、電流源３３４はトランジスタ３３８およびトランジスタ３１１の両方から電流をプルする。プルアップトランジスタ３３８のゲートに印加される基準電圧Ｖｒｅｓｅｔが増加する。
最初、能動リセット段階４１４において、信号ＣＯＬ１、ＶｇｎおよびＶｐｄはすべてアースレベル付近である。トランジスタ３１３および３１４は最初オフであり、電流源３４６が信号ＣＯＬ１を充電することを可能にする。信号ＣＯＬ１が、十分にハイである（つまり、信号ＢＩＡＳの電圧レベルを超える）場合、トランジスタ３１４がオンになり、ゲインノード３１８の充電を開始する。ゲインノード３１８上の電圧Ｖｇｎがトランジスタ３１２の閾値電圧レベルに近づくと、トランジスタ３１２は光ダイオードノード３１６の充電を開始し、光ダイオードノード３１６上の電圧Ｖｐｄが信号Ｖｒｅｓｅｔの電圧レベルに近づくと、トランジスタ３１１がオンになる。正味の影響として、電圧ＶｇｎおよびＶｐｄは、トランジスタ３１１が電流Ｉを伝達するまで上昇する。この時点では、トランジスタ３３８も電流Ｉを伝達し、電圧Ｖｐｄは、トランジスタ３１１および３３８が同じサイズである場合、基準電圧Ｖｒｅｓｅｔに等しい。
リセット動作４１０は、信号ＢＩＡＳがハイになってトランジスタ３１４を遮断すると終了する。電流源３３４は、直ちに電圧Ｖｇｎをアースレベルにプルして、トランジスタ３１２を遮断し、基準電圧レベルＶｒｅｓｅｔにおいて光ダイオード信号Ｖｐｄをトラップする。
積分動作では、信号ＲＯＷがロー、信号ＢＩＡＳがハイで、トランジスタ３１３および３１４を遮断し、ピクセルを信号ＣＯＬ１から隔離する。センサ３００を含む行が積分している時、センサアレイ内のその他の行はリセットまたは読出しを行い、信号ＣＯＬ２が変動する。トランジスタ３１１を通してＶｇｎを充電および放電するこうした変動は、ピクセルセンサ３００内の積分動作を妨げない。なぜなら、トランジスタ３１１はノード３１８の充電を制限し、その結果、電圧ＶｇｎはＮＭＯＳトランジスタ３１１の閾値電圧を差し引いた光ダイオード電圧Ｖｐｄを超える電圧まで充電することはできないからである。したがって、トランジスタ３１２は、光ダイオード３１０が、入射光の強度に応じた割合で光ダイオードノード３１６から電荷をドレインする間、オフの状態を保つ。
読出し動作４３０は、積分動作４２０が完了すると開始する。信号ＣＯＬ２およびＲＯＷはハイにプルされ、トランジスタ３１１を通る電流の流れが逆転する。その結果、ゲインノード３１８に接続されたトランジスタ３１１の端子は、読出し動作４３０時にトランジスタ３１１のソースになる。次に、信号ＣＯＬ１を使用して光ダイオードの電圧Ｖｐｄを測定することができる。トランジスタ３１１を通る電流、ゲイン電圧Ｖｇｎおよび信号ＣＯＬ１のレベルはすべて、トランジスタ３１１のゲート電圧Ｖｐｄに依存するからである。
図５は、本発明のもう１つの実施態様による３−トランジスタピクセルセンサ５００を示す回路図である。ピクセルセンサ５００は、図３のピクセルセンサ３００と同様、一般に、ほぼ同じピクセルセンサのアレイを含む図１に示すような画像センサの一部である。
ピクセルセンサ５００は、光ダイオード５１０および３個のＮＭＯＳトランジスタ５１１、５１２および５１３を備える。ＮＭＯＳトランジスタ５１１は、光ダイオード５１０のノード５１６に結合されたゲートと、列ライン５２４に結合されたソース／ドレインと、ゲインノード５１８に結合されたドレイン／ソースとを有する。ＮＭＯＳトランジスタ５１２は、ゲインノード５１８に結合されたゲートと、ソース／ドレイン光ダイオードノード５１６と、制御ライン５２８に接続されたドレイン／ソースとを有する。ＮＭＯＳトランジスタ５１３は、制御ライン５２６に結合されたゲートと、ゲインノード５１８に結合されたソース／ドレインと、制御ライン５２０に結合されたドレイン／ソースとを有する。
図５は、ピクセルセンサ５００の動作のための制御回路構成のいくつかも示す。特に、信号ＣＯＬ１を送信する列ライン５２０は、ＰＭＯＳトランジスタ５２０、スイッチ５３８およびスイッチ５３６に接続される。スイッチ５３６および５３８は、アクセスするセンサアレイの特定の行を選択するために使用される選択回路の一部で良い。ＰＭＯＳトランジスタ５２０は、バイパスまたは分流トランジスタ５４６に平行に接続されたＰＭＯＳトランジスタ５４４を通る電流をミラーするように接続される。列ライン５２４は、スイッチ５３２を通って電流源５３４、並びにトランジスタ５４４および５４６に直列に接続されたＰＭＯＳトランジスタに接続される。ピクセルセンサ５００が、図１に示すセンサアレイ１１０などのセンサアレイの一部である場合、素子５３２、５３４、５３６、５３８、５４０、５４２、５４４および５４６は列制御ブロック１４０内のその他の制御回路構成と共に配置される。
図６は、ピクセルセンサ５００が画像のピクセル値を決定する時に使用される信号のいくつかのタイミング図である。図６の動作は、リセット動作６１０、積分動作６２０および読出し動作６３０を含む。リセット動作６１０は、プリセット段階６１２および能動リセット段階６１４に分割される。
プリセット段階では、ＮＭＯＳトランジスタ５３８のゲートに印加される基準信号Ｖｒｅｓｅｔは最初最大レベルに設定され、このレベルは光ダイオード電圧Ｖｐｄの所望のリセットレベルである。制御ライン５２６上の制御信号ＲＯＷ、および制御信号ＲＥＡＤＢはハイであり、制御ライン５２８上の制御信号ＰＲＥ、および制御信号ＲＥＡＤはローである。信号ＲＥＡＤＢはスイッチ５３２をオンに、トランジスタ５４６をオフにし、信号ＲＥＡＤはスイッチ５３６および５４０をオフにする。制御信号ＤＣＨＧは最初ローであり、スイッチ５３８はオフである。
制御信号の初期状態により、電流源５３４は、トランジスタ５４４および５３８を貫流する電流を生成し、この電流は、ＰＭＯＳトランジスタ５４２を通して列ライン５２０上にミラーされる。ＮＭＯＳトランジスタ５１３は、列ライン５２０からゲインノード５１８に電流を伝達し、その結果、電圧Ｖｇｎが増加する。電圧Ｖｇｎが十分にハイになり、トランジスタ５１２がオンになると、トランジスタ５１２は、光ダイオードノード５１６を制御信号ＰＲＥのローレベルまで放電し、トランジスタ５１１を非導電状態に保つ。
制御信号Ｖｒｅｓｅｔはローになり、制御信号ＤＣＨＧは、プリセット段階６１２の終了時点でハイにパルスされる。したがって、制御信号Ｖｒｅｓｅｔは、ＰＭＯＳトランジスタ５４１および５４４を通る電流を遮断し、制御信号ＤＣＨＧはスイッチ５３８をオンにして、制御ライン５２０をアースする。信号ＲＯＷはまだハイであるため、トランジスタ５１３はまだ導電状態であり、ゲインノード６１８上の電圧Ｖｇｎをロー（アース）にプルする。したがって、トランジスタ５１２は遮断され、光ダイオードの電圧Ｖｐｄはローになる。制御信号ＤＣＨＧは、プリセット段階６１２の終わりにローに戻り、スイッチ５３８を切って、制御ライン５２０およびゲインノード５１８を効果的に変動させる。
能動リセット段階６１４の開始時には、制御信号ＰＲＥはハイになり、制御信号Ｖｒｅｓｅｔは、アースレベルから一定の割合で増加し始める。トランジスタ５４４を通る電流、およびトランジスタ５４２を通って列ライン５２０にミラーされる電流は、信号Ｖｒｅｓｅｔの増加に相応して一定の割合で増加する。ピクセルセンサ５００では、列ライン５２０からの電流はトランジスタ５１３を貫流して、ゲインノード５１８上の電圧Ｖｇｎを増加させ、トランジスタ５１２のゲートに結合される。したがって、トランジスタ５１２は、制御信号ＰＲＥのハイレベルから光ダイオードノード５１６の充電を開始し、トランジスタ５１１をオンにする。トランジスタ５１１、５３８、５４２および５４４は、電圧レベルＶｐｄを制御信号Ｖｒｅｓｅｔと同レベルに安定させる。これは、ノード５１８からトランジスタ５１２を通ってノード５１６に至る単一のフィードバック経路により、この経路は、容量性負荷を有するソースフォロワーとして構成される。
単一ゲインフィードバックのため、増幅器の帯域幅の範囲内であるリセット雑音は、フィードバックループが存在しない光ダイオードノード５１８上の雑音と相対的に、増幅器ゲインにほぼ等しい係数だけ減少する。この雑音は、（ｋＴ／Ｃ）の２乗根として光ダイオードノード５１８の電気容量Ｃに関連し、ただしｋはボルツマン定数、Ｔはケルビン温度である。したがって、能動リセット段階６１４の終わりに、光ダイオードノード５１６上の電圧Ｖｐｄは、制御信号Ｖｒｅｓｅｔの最大レベルに正確に設定される。
積分動作６２０は、制御信号ＲＯＷがローまで低下して、トランジスタ５１３を遮断すると開始する。次に、電流源５３４はトランジスタ５１１を介して、ゲインノード５１８上の電圧Ｖｇｎをローにプルしてトランジスタ５１２を遮断し、光ダイオードノード５１６上の信号Ｖｐｄは電圧Ｖｒｅｓｅｔの最大レベルにある。ゲインノード５１８上の電圧Ｖｇｎは、積分動作６２０時にトランジスタ５１１を介して充電および放電することができるが、トランジスタ５１１は電圧Ｖｇｎを制限するため、電圧Ｖｇｎは、ＮＭＯＳ閾値電圧を差し引いた光ダイオード電圧Ｖｐｄのレベルより大きくなることはない。したがって、トランジスタ５１２は、積分動作６２０全体を通してオフ状態を保つ。
積分動作６２０の終わりには、制御信号ＤＣＨＧはハイにパルスされてスイッチ５３８をオンにし、制御ライン５２０（つまり、信号ＣＯＬ１）を放電して読出し動作６３０に備える。これは、電圧Ｖｇｎがハイレベルまで増加するのを防止する。電圧Ｖｇｎが、読出し動作６３０が完了する前にハイレベルまで再充電されると、光ダイオードノード６１８はトランジスタ５１２を通して不意にリセットするであろう。
積分動作６２０が終了して、信号ＤＣＨＧのパルスが信号ＣＯＬ１を十分に放電した後、制御信号ＲＥＡＤおよびＲＯＷはハイに駆動され、制御信号ＲＥＡＤＳはローに駆動される。信号ＲＯＷがハイの時に、制御信号ＲＥＡＤおよびＲＥＡＤＢが変化すると電流源５３４を再接続し、ピクセルセンサ５００を通る電流の方向を逆転させる。信号ＲＥＡＤはスイッチ５４０もオンにし、信号ＣＯＬ２をほぼ供給電圧Ｖｄｄまでプルアップする。その結果、トランジスタ５１１は、ドレインが列ライン５２４に、ソースがゲインノード５１８に接続されたソースフォロワーデバイスとして機能する。光ダイオードの電圧Ｖｐｄは、トランジスタ５１１のゲート上に留まるため、列ライン５２０上の信号ＣＯＬ１を介して読み出すことができる。したがって、トランジスタ５１１は、光ダイオードの電圧Ｖｐｄを読み出すためのバッファとして機能する。やはり、トランジスタ５１２はオフ状態を保つ。つまり、電圧Ｖｇｎは、少なくともＮＭＯＳ閾値電圧だけ電圧Ｖｐｄより常に低いからである。
トランジスタ５４４を横断する分路であり、信号ＲＥＡＤＢにより制御されるトランジスタ５４６は、トランジスタ５４４を貫流し、トランジスタ５４２にミラーされる電流が、信号ＣＯＬ１を介した正確な読出しを妨げるのを防止する。
図７は、本発明のもう１つの実施態様によるＣＭＯＳ画像センサ７００の一部分を示す。ＣＭＯＳ画像センサ７００は、ピクセルセンサ５００および５００’と、スイッチ５３２、５３６、５３８および５４０を備える制御回路構成と、電流源５３４と、演算増幅器７１０と、スイッチ７２０とを備える。ＣＭＯＳ画像センサ７００内のピクセルセンサ５００および５００’は、上記の図５のピクセルセンサ５００と構造上同じである。スイッチおよび回路素子５３２、５３４、５３６、５３８および５４０も、図５に関して上記で説明されており、リセット動作、積分動作および読出し動作時に上記の方法で動作する。特に、スイッチ５３２は、電流がピクセルセンサ５００または５００’を通って第１の方向に流れる場合、リセット動作時にオンであるが、スイッチ５３６がオンになると、ピクセルセンサ５００または５００’を貫流する電流を逆転させて、列ライン５２０上の信号ＣＯＬ１を介したピクセル読出しがオンになる。
図５に示した本発明の実施態様と異なり、図７のＣＭＯＳ画像センサ７００は、能動リセット段階時に、ソースフォロワートランジスタ５１１を差動対ゲイン回路内のトランジスタの１つとして使用しない。その代わりに、増幅器７１０は、スイッチ７２０が増幅器７１０を接続して列ライン５２０を駆動する時に、ゲインを供給する。したがって、ＣＭＯＳ画像センサ７００は、ピクセルセンサ５００内の小型のトランジスタ５１１によりゲインを制限するのではなく、外部の演算増幅器を使用して大きいゲインを供給できるという利点を有する。
図７は、増幅器７１０を備える制御回路構成が、アレイの同一列内にあるピクセルセンサ５００、５００’、．．．が１個の増幅器７００を共用するように、ピクセルセンサのアレイ内の列ごとにどのように複製されるかも示す。センサアレイの特定行内のピクセルセンサ５００または５００’は、選択した行に応じて制御信号ＲＯＷ（０）およびＰＲＥ（０）またはＲＯＷ（１）およびＰＲＥ（１）を使用して選択することができる。
本発明は、特定の実施態様に関して説明したが、本明細書は、本発明の用途の一例にすぎず、制限として考えるべきではない。上記の実施態様の特徴の様々な適応および組合せは、以下の請求の範囲により定義される本発明の範囲内に含まれる。
ピクセルセンサのアレイを備える従来のＣＭＯＳ画像センサの回路図。 公知のピクセルセンサの回路図である。 本発明の一実施態様による４−トランジスタピクセルセンサおよび対応するリセット制御回路構成の回路図。 図３のピクセルセンサの動作時に使用される信号のいくつかのタイミング図。 本発明の一実施態様による３−トランジスタピクセルセンサおよび対応するリセット制御回路構成の回路図。 図５のピクセルセンサの動作時に使用される信号のいくつかのタイミング図。 本発明のもう１つの実施態様によるＣＭＯＳ画像センサの回路図。

Claims (10)

  1. １または複数のピクセルセンサ(300,500)の組を有する画像センサであって、ピクセルセンサ(300,500)のそれぞれが、
    第１ノード(316,516)に結合された光ダイオード(310,510)と、
    前記第１ノード(316,516)に結合されたゲートと、第１制御ライン(324,524)に結合された第１端子と、第２ノード(318,518)に結合された第２端子とを有する第１トランジスタ(311,511)と、
    前記第２ノード(318,518)に直結されたゲートと、前記第１ノード(316,516)に結合された第１端子と、第２制御ライン(328,528)に結合された第２端子とを有する第２トランジスタ(312,512)と、
    第３制御ライン(326,526)に結合されたゲートと、前記第２ノード(318,518)に直結された第１端子と、第４制御ライン(320,520)に結合された第２端子とを有する第３トランジスタ(313,513)と、
    を備える画像センサ。
  2. 前記第１、第２および第３トランジスタ(511,512,513)のみが、ピクセルセンサ(500)内のトランジスタである、請求項１に記載の画像センサ。
  3. 第５制御ライン(322)に結合されたゲートと、前記第２ノード(318)に結合された第１端子と、前記第４制御ライン(320)に結合された第２端子とを有する第４トランジスタ(314)をさらに備える、請求項１に記載の画像センサ。
  4. 前記第１、第２、第３および第４トランジスタ(311,312,313,314)のみが、前記ピクセルセンサ(300)内のトランジスタである、請求項３に記載の画像センサ。
  5. 前記ピクセルセンサの組が、
    第１制御ライン(324,524)を含む列ラインの第１の組であって、前記第１の組内の各列ライン(324,524)がアレイの対応する列内にあるピクセルセンサにのみ結合する第１の組と、
    第２制御ライン(328,528)を含む制御ラインの第２の組と、
    第３制御ライン(326,526)を含む行ラインの第３の組であって、前記第３の組内の各行ライン(326,526)が、アレイの対応する行内にあるピクセルセンサにのみ結合する第３の組と、
    第４制御ライン(320,520)を含む列ラインの第４の組であって、前記第４の組内の各列ライン(320,520)が、アレイの対応する列内にあるピクセルセンサにのみ結合する第４の組と、
    をさらに備えるアレイを形成する、請求項１乃至請求項４のいずれかに記載の画像センサ。
  6. アレイの外側に制御回路をさらに備え、アレイの各列について、
    前記制御回路が、第１の組からの列ラインの１つ(324,524)、および第４の組内の列ラインの対応する１つ(320,520)であり、
    前記制御回路が、リセット動作時に前記ピクセルセンサ(300,500)の選択した１つを通る１方向の電流、および読出し動作時に前記ピクセルセンサ(300,500)の選択した１つを通る逆方向の電流を生成する、請求項５に記載の画像センサ。
  7. アレイの外側にある増幅器(710)の組をさらに備え、
    リセット動作中において、増幅器(710)の各々が、第１の組内の列ライン(524)の対応する１つに結合された第１入力端子と、基準電圧を受け取るように結合された第２入力端子と、前記第４の組内の列ライン(520)の対応する１つを駆動するように結合された出力端子とを有する、請求項５に記載の画像センサ。
  8. ピクセルセンサを作動させるための方法であって、
    ピクセルセンサ内の第１トランジスタ(311,511)および第２トランジスタ(313,513)を通る第１の方向に第１の電流を駆動するステップであって、ピクセルセンサ(300,500)内の光ダイオード(310,510)のノード(316,516)の電圧のリセットを制御し、前記第１トランジスタ(311,511)が、前記ノード(316,516)に結合されたゲートを有し、前記第２トランジスタ(313,513)が、ピクセルセンサの選択信号が印加されるゲートを有する、前記第１の電流を駆動するステップと、
    光ダイオード(310,510)上の入射光の強度に応じて、前記ノード(316,516)上の電圧を変化させる積分動作を実行するステップと、
    第１トランジスタ(311,511)および第２トランジスタ(313,513)を通る第２の方向に第２の電流を駆動するステップであって、前記第２の方向が前記第１の方向に対向する、前記第２の電流を駆動するステップと、
    前記第２の電流に対する前記第１トランジスタ(311,511)の影響から、前記ノード(316,516)上の電圧を求めるステップと、
    を有する方法。
  9. 前記第１の電流を駆動するステップが、
    ピクセルセンサ内の第１トランジスタ(311,511)、および制御回路内の基準トランジスタ(338,538)を貫流する間に分割される第３の電流を駆動するステップと、
    電圧をピクセルセンサ(300,500)内の第３トランジスタ(312,512)の第１端子に印加するステップであって、前記第３トランジスタ(312,512)が、前記ノード(316,516)に結合された第２端子と、前記第１トランジスタ(311,511)の端子に結合されたゲートとを有し、前記第３トランジスタ(312,512)が、前記ノード(316)上の電圧を基準トランジスタ(338,538)のゲート電圧に対応するレベルまでプルする、前記第１端子に印加するステップと、
    を有する請求項８に記載の方法。
  10. 前記第１の電流を駆動するステップが、前記増幅器(710)の出力端子が第２トランジスタ(313,513)に結合され、前記増幅器(710)の第１入力端子が前記第１トランジスタ(311,511)の端子に結合され、前記増幅器(710)の第２入力端子が基準電圧を受け取るように結合されるように、ピクセルセンサ(300,500)の外側にある増幅器を接続するステップを有する、請求項８に記載の方法。
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