WO2020066327A1 - 撮像素子及び光検出素子 - Google Patents

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WO2020066327A1
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transistor
unit
switch
capacitance
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PCT/JP2019/031311
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崇 馬上
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
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    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor

Definitions

  • This technology relates to an image sensor and a photodetector.
  • a solid-state imaging device including a pixel portion having a plurality of pixels arranged in a matrix
  • the solid-state imaging device has an AD conversion unit that performs AD (analog-digital) conversion of an analog pixel signal based on an electric signal photoelectrically converted by photoelectric conversion elements provided in a plurality of pixels.
  • An image is displayed on a display device or the like based on the digital pixel signal AD-converted by the AD converter.
  • a comparator is used in the A / D converter.
  • the comparator has a current source, a differential input circuit, and a current mirror circuit.
  • the power supply voltage of the comparator cannot be reduced below the minimum voltage at which the current source, the differential input circuit and the current mirror circuit can operate normally. For this reason, there is a problem that the power consumption of the AD conversion unit cannot be sufficiently reduced due to the control of the power supply voltage of the comparator.
  • An object of the present technology is to provide an image sensor and a photodetector capable of reducing power consumption of an AD converter.
  • An imaging element includes a pixel including a photoelectric conversion element, a signal line connected to the pixel, and a comparator connected to the signal line, wherein the comparator includes a first capacitor.
  • a photodetector includes a pixel having a photoelectric conversion element, a signal line connected to the pixel, and a comparator connected to the signal line, wherein the comparator has a first capacitance.
  • a first input unit connected to the second input unit, and a differential input unit having a second input unit connected to the second capacitance unit; a first resistance element and the first resistance element connected to the differential input unit
  • a current mirror unit having a transistor diode-connected via the second resistor element connected to the differential input unit and the first resistor element and between the connection of the transistor and the first input unit and A switching unit provided between the connection unit between the second resistance element and the current mirror unit and the second input unit.
  • FIG. 1 is a block diagram illustrating a schematic configuration of a digital camera to which an imaging device according to the present technology is applied.
  • 1 is a block diagram illustrating a schematic configuration of an imaging device according to an embodiment of the present technology.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a unit pixel provided in an image sensor according to an embodiment of the present technology.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a comparator provided in an image sensor according to an embodiment of the present technology.
  • FIG. 5 is a diagram illustrating a lower limit value of a power supply voltage at which a comparator provided in an imaging element according to an embodiment of the present technology can operate.
  • FIG. 2 is a diagram illustrating an imaging device according to an embodiment of the present technology, and is a diagram illustrating a circuit configuration of a current generation unit that generates a bias current.
  • FIG. 5 is a timing chart for explaining an operation of a comparator provided in the image sensor according to the embodiment of the present technology.
  • FIG. 7 is a diagram for describing an effect of a comparator provided in an imaging device according to an embodiment of the present technology.
  • FIG. 9 is a circuit diagram illustrating a configuration example of a comparator provided in an image sensor according to Modification Example 1 of an embodiment of the present technology.
  • FIG. 11 is a circuit diagram illustrating a configuration example of a comparator provided in an image sensor according to Modification 2 of one embodiment of the present technology.
  • 15 is a circuit diagram illustrating a configuration example of a comparator provided in an image sensor according to Modification 3 of one embodiment of the present technology.
  • 1 is a schematic diagram illustrating a configuration example when an imaging element according to an embodiment of the present technology is configured by one bare chip.
  • 1 is a schematic diagram illustrating a configuration example in a case where an imaging element according to an embodiment of the present technology is configured with two bare chips.
  • the present embodiment will be described using an image sensor as an example.
  • a digital camera to which the image sensor according to the present embodiment is applied can capture both still images and moving images.
  • the digital camera 100 includes an optical system 2, an image sensor 1, a memory 3, a signal processing unit 4, an output unit 5, and a control unit 6.
  • the optical system 2 includes, for example, a zoom lens, a focus lens, and a diaphragm (not shown).
  • the optical system 2 allows external light to enter the image sensor 1.
  • the image sensor 1 is, for example, a CMOS image sensor.
  • the imaging device 1 receives incident light from the optical system 2 and photoelectrically converts the received incident light. As a result, the image sensor 1 outputs image data corresponding to the light incident from the optical system 2.
  • the memory 3 is configured to temporarily store image data output from the image sensor 1.
  • the signal processing unit 4 performs signal processing using the image data stored in the memory 3, and supplies the image data after the signal processing to the output unit 5.
  • the signal processing unit 4 performs processing such as removal of noise mixed in image data and adjustment of white balance.
  • the output unit 5 outputs the image data supplied from the signal processing unit 4.
  • the output unit 5 has, for example, a display device (not shown) including a liquid crystal or the like.
  • the output unit 5 displays an image corresponding to the image data supplied from the signal processing unit 4 as a so-called through image.
  • the output unit 5 has a driver (not shown) for driving a recording medium such as a semiconductor memory, a magnetic disk, or an optical disk.
  • the output unit 5 records the image data supplied from the signal processing unit 4 on a recording medium.
  • the control unit 6 controls each block constituting the digital camera 100 according to the operation of the user of the digital camera 100 or the like.
  • the image sensor 1 according to the present embodiment includes a pixel unit 101, a timing control circuit 102, a vertical scanning circuit 103, a DAC (digital-analog converter) 104, and an ADC (analog-digital converter) group 12 , A horizontal transfer scanning circuit 106, an amplifier circuit 107, and a signal processing circuit 108.
  • unit pixels (hereinafter, also simply referred to as pixels) including photoelectric conversion elements that photoelectrically convert incident light into a charge amount corresponding to the light amount are arranged in a matrix. . That is, the image sensor 1 includes pixels having photoelectric conversion elements.
  • unit pixels P11 to Pmn of m rows and n columns (m and n are natural numbers)
  • unit pixels P11 to Pmn simply referred to as “unit pixel P”.
  • FIG. 2 illustrates a part (14) of the unit pixels P in the pixel array of m rows and n columns.
  • the unit pixels P11 to Pmn have the same circuit configuration. The specific circuit configuration of the unit pixels P11 to Pmn will be described later with reference to FIG.
  • m pixel drive lines 109-1 to 109-m are arranged along a horizontal direction (pixel arrangement direction of pixel rows / horizontal direction) in a matrix-like pixel arrangement.
  • n vertical signal lines (one example of signal lines) 110-1 to 110-n are wired along the vertical direction (pixel array direction / vertical direction) of the drawing.
  • One ends of the pixel drive lines 109-1 to 109-m are connected to output terminals corresponding to each row of the vertical scanning circuit 103.
  • Each of the unit pixels P11 to Pmn is arranged corresponding to each intersection of the pixel drive lines 109-1 to 109-m and the vertical signal lines 110-1 to 110-n.
  • the imaging element 1 includes a signal line connected to the pixel.
  • one pixel drive line 109-1 to 109-m is shown for each pixel row, but two or more pixel drive lines 109-1 to 109-m may be provided for each pixel row.
  • vertical signal lines 110 when there is no need to individually distinguish the vertical signal lines 110-1 to 110-n, they are simply referred to as “vertical signal lines 110”, and there is no need to individually distinguish the pixel drive lines 109-1 to 109-m. In this case, it is simply referred to as “pixel drive line 109”.
  • the timing control circuit 102 includes a timing generator (not shown) for generating various timing signals.
  • the timing control circuit 102 controls the vertical scanning circuit 103, the DAC 104, the ADC group 12, the horizontal transfer scanning circuit 106, and the like based on various timing signals generated by a timing generator based on a control signal or the like given from the outside. Drive control is performed.
  • the vertical scanning circuit 103 is constituted by a shift register, an address decoder, and the like. Here, although a specific configuration is not shown, the vertical scanning circuit 103 includes a readout scanning system and a sweeping scanning system.
  • the read scanning system sequentially performs selective scanning on a unit pixel basis for a unit pixel from which a signal is read.
  • the sweeping scanning system transfers unnecessary charge from the photoelectric conversion element of the unit pixel of the reading row ahead of the reading scan by the shutter speed time with respect to the reading row on which the reading scanning is performed by the reading scanning system.
  • a sweep scan (reset) is performed.
  • the so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by the sweeping scanning system.
  • the electronic shutter operation refers to an operation of discarding the photoelectric charge of the photoelectric conversion element and starting a new exposure (starting accumulation of the photoelectric charge).
  • the signal read by the read operation by the read scanning system corresponds to the amount of light incident after the immediately preceding read operation or the electronic shutter operation. Then, a period from the readout timing by the immediately preceding readout operation or the sweep timing by the electronic shutter operation to the readout timing by the current readout operation is a photocharge accumulation time (exposure time) in the unit pixel.
  • the pixel signal VSL output from each unit pixel of the pixel row selected and scanned by the vertical scanning circuit 103 is supplied to the ADC group 12 via the vertical signal line 110 of each column.
  • the 104DAC 104 generates a reference signal RAMP, which is a signal having a ramp waveform that increases linearly, and supplies the signal to the ADC group 12.
  • the ADC group 12 includes ADCs 105-1, 105-2, 105-3 to 105-(-) connected to the vertical signal lines 110-1, 110-2, 110-3 to 110- (n-1), 110-m. n-1) and 105-n.
  • the ADCs 105-1, 105-2, 105-3 to 105- (n-1) and 105-n are comparators (comparators) 121-1, 121-2, 121-3 to 121- (n-1), 121-n, counters 122-1, 122-2, 122-3 to 122- (n-1), 122-n, and latches 123-1, 123-2, 123-3 to 123- (n-1 ), 123-n.
  • ADCs 105-1 to 105-n it is necessary to individually distinguish the ADCs 105-1 to 105-n, the comparators 121-1 to 121-n, the counters 122-1 to 122-n, and the latches 123-1 to 123-n. If not, they are simply referred to as ADC 105, comparator 121, counter 122, and latch 123.
  • the comparator 121, the counter 122, and the latch 123 are provided one for each of the vertical signal lines 110 of the pixel unit 101, and configure the ADC 105. That is, in the ADC group 12, the ADC 105 is provided for each of the vertical signal lines 110 of the pixel unit 101.
  • the image sensor 1 includes the comparator 121 connected to the vertical signal line 110.
  • the comparator 121 compares a voltage of a signal obtained by adding the pixel signal VSL output from each pixel and the reference signal RAMP via a capacitor with a predetermined reference voltage, and outputs an output signal indicating the comparison result to the counter 122. Supply.
  • the detailed configuration of the comparator 121 will be described later.
  • the counter 122 counts a time until a signal obtained by adding the pixel signal VSL and the reference signal RAMP via a capacitor exceeds a predetermined reference voltage based on the output signal of the comparator 121, thereby obtaining an analog pixel signal. Is converted into a digital pixel signal represented by a count value. The counter 122 supplies the count value to the latch 123.
  • the latch 123 holds the count value supplied from the counter 122.
  • the latch 123 calculates the difference between the count value of the D phase corresponding to the pixel signal of the signal level and the count value of the P phase corresponding to the pixel signal of the reset level, thereby performing correlated double sampling (Correlated Double Sampling). : CDS).
  • a region on the semiconductor chip allocated to arrange one ADC 105 is referred to as a “column region”.
  • the horizontal transfer scanning circuit 106 includes a shift register, an address decoder, and the like, and sequentially scans circuit portions corresponding to the pixel columns of the ADC group 12 in order. By selective scanning by the horizontal transfer scanning circuit 106, digital pixel signals held in the latch 123 are sequentially transferred to the amplifier circuit 107 via the horizontal transfer line 111.
  • the amplifier circuit 107 amplifies the digital pixel signal supplied from the latch 123 and supplies the amplified signal to the signal processing circuit 108.
  • the signal processing circuit 108 performs predetermined signal processing on the digital pixel signal supplied from the amplifier circuit 107 to generate two-dimensional image data. For example, the signal processing circuit 108 corrects a vertical line defect or a point defect, clamps a signal, or performs digital signal processing such as parallel-serial conversion, compression, encoding, addition, averaging, and intermittent operation. Or The signal processing circuit 108 outputs the generated image data to a subsequent device.
  • FIG. 3 is a circuit diagram illustrating a configuration example of the unit pixels P11 to Pmn provided in the pixel unit 101.
  • the unit pixels P11 to Pmn have the same configuration as each other.
  • the unit pixel P includes, for example, a photodiode 151 as a photoelectric conversion element.
  • the unit pixel P includes four transistors, namely, a transfer transistor 152, an amplification transistor 154, a selection transistor 155, and a reset transistor 156, as active elements, with respect to the photodiode 151.
  • the photodiode 151 photoelectrically converts incident light into electric charges (here, electrons) in an amount corresponding to the light amount.
  • the transfer transistor 152 is connected between the photodiode 151 and an FD (floating diffusion) 153.
  • the transfer transistor 152 When the transfer transistor 152 is turned on by the drive signal TX supplied from the vertical scanning circuit 103, the transfer transistor 152 transfers the charge accumulated in the photodiode 151 to the FD 153.
  • the gate of the amplification transistor 154 is connected to the FD 153.
  • the amplification transistor 154 is connected to the vertical signal line 110 via the selection transistor 155, and forms a source follower with the constant current source 157 outside the pixel unit 101.
  • the selection transistor 155 is turned on by the drive signal SEL supplied from the vertical scanning circuit 103, the amplification transistor 154 amplifies the potential of the FD 153 and outputs a pixel signal indicating a voltage corresponding to the potential to the vertical signal line 110. I do.
  • the pixel signal output from each unit pixel P is supplied to each comparator 121 of the ADC group 12 via the vertical signal line 110.
  • the reset transistor 156 is connected between the power supply VDD and the FD 153.
  • the reset transistor 156 is turned on by the drive signal RST supplied from the vertical scanning circuit 103, the potential of the FD 153 is reset to the potential of the power supply VDD.
  • the FD 153 is formed at a connection point of the transfer transistor 152, the amplification transistor 154, and the reset transistor 156.
  • the transfer transistor 152, the amplification transistor 154, the reset transistor 156, and the selection transistor 155 are configured by, for example, an N-type metal-oxide-semiconductor field effect transistor (MOSFET).
  • MOSFET metal-oxide-semiconductor field effect transistor
  • the comparator 121 includes a first input unit 211 connected to a vertical signal line 110 (not shown in FIG. 4; see FIG. 2) via a first capacitor unit 26, and a second capacitor unit. 27 has a differential input section 21 having a second input section 212.
  • the comparator 121 has a current mirror unit 22 having a transistor that is diode-connected via the first resistance element R221.
  • the transistor is an N-type MOS (NMOS) transistor NT221.
  • the comparator 121 has a second resistance element R15 connected to the differential input unit 21.
  • the comparator 121 is connected between the connection between the first resistance element R221 and the transistor (that is, the NMOS transistor NT221) and the first input section 211 and between the connection between the second resistance element R15 and the current mirror section 22 and the second input. And a switch section 24 provided between the switch section 24 and the section 212.
  • the first resistance element R221 and the second resistance element R15 have, for example, a passive element structure.
  • the first resistance element R221 and the second resistance element R15 have the same structure. At least a part of each of the first resistance element R221 and the second resistance element R15 is formed of polysilicon.
  • the first resistance element R221 and the second resistance element R15 have the same resistance value.
  • each of the first resistance element R221 and the second resistance element R15 is configured by a passive element.
  • each of the first resistance element R221 and the second resistance element R15 may be configured by an active element.
  • each of the first resistance element R221 and the second resistance element R15 may be configured by a transistor having a gate applied with a voltage so as to have a predetermined on-resistance state.
  • the comparator 121 has a tail current source 23 connected to the differential input unit 21.
  • the tail current source 23 includes a P-type MOS (PMOS) transistor PT231.
  • the differential amplifier 20 includes the differential input unit 21, the current mirror unit 22, and the tail current source 23.
  • the differential input unit 21 includes a PMOS transistor PT211 (an example of a first transistor) forming the first input unit 211 and a PMOS transistor PT212 (an example of a second transistor) forming the second input unit 212.
  • the current mirror unit 22 includes an NMOS transistor NT221 (an example of a third transistor), which is a diode-connected transistor via the first resistor R221, and an NMOS transistor NT222 (a fourth transistor) connected to the second resistor R15. Example).
  • the switch section 24 includes a switch SW241 (an example of a first switch) provided between a connection section between the PMOS transistor PT211 and the first capacitance section 26 and a connection section between the first resistance element R221 and the NMOS transistor NT221. ing.
  • the switch unit 24 includes a switch SW242 (an example of a second switch) provided between the connection between the PMOS transistor PT212 and the second capacitance unit 27 and the connection between the second resistor R15 and the NMOS transistor NT222.
  • One terminal of the first resistance element R221 is connected to the drain of the PMOS transistor PT211 of the differential input unit 21, the gate of the NMOS transistor NT221 of the current mirror unit 22, and the gate of the NMOS transistor NT222.
  • the other terminal of the first resistance element R221 is connected to the drain of the NMOS transistor NT211 and the switch SW241.
  • One terminal of the second resistance element R15 is connected to the drain of the PMOS transistor PT212.
  • the other terminal of the second resistance element R15 is connected to the drain of the NMOS transistor NT222 and the switch SW242.
  • the source of the PMOS transistor PT211 is connected to the source of the PMOS transistor PT212 and the drain of the PMOS transistor PT231 of the tail current source 23.
  • the gate of the PMOS transistor PT211 is connected to the first capacitance unit 26.
  • the gate of the PMOS transistor PT212 is connected to the second capacitance unit 27.
  • the source of the NMOS transistor NT221 and the source of the NMOS transistor NT222 of the current mirror unit 22 are connected to the ground GND1.
  • the source of the PMOS transistor PT231 is connected to the power supply VDD1.
  • the gate of the PMOS transistor PT231 is connected to the input terminal T24 to which the bias voltage VG is input.
  • connection between the PMOS transistor PT212 and the second resistance element R15 is connected to the output terminal T25 from which the output signal OUT1 is output. More specifically, the output terminal T25 is connected to the drain of the PMOS transistor PT212 and one terminal of the second resistance element R15.
  • the current mirror unit 22 forms a current mirror circuit by the NMOS transistor NT221, the NMOS transistor NT222, and the first resistance element R221.
  • the differential input unit 21 and the tail current source 23 constitute a differential comparison unit.
  • the PMOS transistor PT211, the PMOS transistor PT212, and the PMOS transistor PT231 form a differential comparison unit.
  • the PMOS transistor PT231 operates as a current source by a bias voltage VG input from the outside via the input terminal T24, and the PMOS transistor PT211 and the PMOS transistor PT212 operate as differential transistors.
  • the switch SW241 is connected between the drain and the gate of the PMOS transistor PT211 via the first resistance element R221. More specifically, one terminal of the switch SW241 is connected to the gate of the PMOS transistor PT211. The other terminal of the switch SW241 is connected to the other terminal of the first resistance element R221. The other terminal of the switch SW241 is also connected to the drain of the NMOS transistor NT221. One terminal of the first resistance element R221 is connected to the drain of the PMOS transistor PT211. Therefore, the switch SW241 is connected between the drain and the gate of the PMOS transistor PT211 via the first resistance element R221.
  • the switch SW241 and the first resistance element R221 are connected in series between the drain and the gate of the PMOS transistor PT211.
  • the switch SW241 is switched from the on state to the off state or from the off state to the on state by a drive signal AZSW1 input from the timing control circuit 102 (see FIG. 2) via the input terminal T23.
  • the switch SW241 is on, the drain and the gate of the PMOS transistor PT211 are connected via the switch SW241 and the first resistance element R221. Therefore, when the switch SW241 is on, the PMOS transistor PT211 is in a diode-connected state via the switch SW241 and the first resistance element R221.
  • the switch SW242 is connected between the drain and the gate of the PMOS transistor PT212 via the second resistance element R15. More specifically, one terminal of the switch SW242 is connected to the gate of the PMOS transistor PT212. The other terminal of the switch SW242 is connected to the other terminal of the second resistance element R15. The other terminal of the switch SW242 is also connected to the drain of the NMOS transistor NT222. One terminal of the second resistance element R15 is connected to the drain of the PMOS transistor PT212. Therefore, the switch SW242 is connected between the drain and the gate of the PMOS transistor PT212 via the second resistance element R15. In other words, the switch SW242 and the second resistance element R15 are connected in series between the drain and the gate of the PMOS transistor PT212.
  • the switch SW242 is switched from the on state to the off state or from the off state to the on state by a drive signal AZSW1 input from the timing control circuit 102 (see FIG. 2) via the input terminal T23.
  • a drive signal AZSW1 input from the timing control circuit 102 (see FIG. 2) via the input terminal T23.
  • the switch SW242 is on, the drain and the gate of the PMOS transistor PT212 are connected via the switch SW242 and the second resistance element R15. Therefore, when the switch SW242 is on, the PMOS transistor PT212 is diode-connected via the switch SW242 and the second resistance element R15.
  • FIG. 5 illustrates the differential amplifier 20, the switches SW241, SW242, and the capacitor C271 provided in the comparator 121 in an extracted manner.
  • FIG. 5 illustrates voltages applied to the tail current source 23, the differential input unit 21, and the current mirror unit 22 when the switches SW241 and SW242 are turned on.
  • the voltage value of the power supply VDD1 required to operate the comparator 121 becomes maximum when the switches SW241 and SW242 are in the ON state. Therefore, by lowering the voltage of the power supply VDD1 when the switch SW241 and the switch SW242 are on, the power consumption of the ADC 105 and the power consumption of the image sensor 1 can be reduced.
  • the power supply VDD1 for operating the comparator 121 is divided and applied to the tail current source 23, the differential input unit 21, and the current mirror unit 22.
  • the voltage applied to the tail current source 23 is the drain-source voltage VdsT of the PMOS transistor PT231 included in the tail current source 23.
  • the gate of the PMOS transistor PT211 of the differential input unit 21 has the same potential as the other terminal of the first resistance element R221. Therefore, when the switch SW241 is on, the voltage applied between the source of the PMOS transistor PT211 and the other terminal of the first resistance element R221 becomes equal to the gate-source voltage Vgs of the PMOS transistor PT211.
  • the first resistance element R221 and the second resistance element R15 are formed so that the resistance values are substantially the same.
  • the PMOS transistor PT211 and the PMOS transistor PT212 are formed close to each other with substantially the same transistor size. Therefore, the PMOS transistor PT211 and the PMOS transistor PT212 have substantially the same transistor characteristics. Therefore, when the switches SW241 and SW242 are on, the gate-source voltage Vgs of the PMOS transistor PT211 and the gate-source voltage Vgs of the PMOS transistor PT212 have substantially the same voltage value.
  • the gate-source voltage VgsP of each of the PMOS transistor PT211 and the PMOS transistor PT212 at this voltage value is a voltage applied to the differential input unit 21 when the switch SW241 and the switch SW242 are on.
  • the gate of the NMOS transistor NT221 of the current mirror unit 22 is connected to one terminal of the first resistance element R221. Therefore, the gate of the NMOS transistor NT221 of the current mirror unit 22 has the same potential as one terminal of the first resistance element R221. Therefore, the voltage applied between the source of the NMOS transistor NT221 and one terminal of the first resistance element R221 becomes equal to the gate-source voltage Vgs of the NMOS transistor NT221.
  • the gate of the NMOS transistor NT222 of the current mirror unit 22 is connected to one terminal of the first resistance element R221. Therefore, the gate of the NMOS transistor NT222 of the current mirror unit 22 has the same potential as one terminal of the first resistance element R221. Further, as described above, the first resistance element R221 and the second resistance element R15 have substantially the same resistance value. Further, the PMOS transistor PT211 and the PMOS transistor PT212 have almost the same transistor characteristics. Therefore, when the switch SW241 and the switch SW242 are in the ON state, one terminal of the first resistor R221 and one terminal of the second resistor R15 have the same potential. Therefore, the voltage applied between the source of the NMOS transistor NT222 and one terminal of the second resistance element R15 becomes equal to the gate-source voltage Vgs of the NMOS transistor NT222.
  • the NMOS transistor NT221 and the NMOS transistor NT222 are formed close to each other with substantially the same transistor size. For this reason, the NMOS transistor NT221 and the NMOS transistor NT222 have almost the same transistor characteristics. Therefore, when the switches SW241 and SW242 are on, the gate-source voltage Vgs of the NMOS transistor NT221 and the gate-source voltage Vgs of the NMOS transistor NT222 have substantially the same voltage value.
  • the gate-source voltage VgsN of each of the NMOS transistor NT221 and the NMOS transistor NT222 at this voltage value is a voltage applied to the current mirror unit 22 when the switch SW241 and the switch SW242 are on.
  • the gate-source voltage VgsP in the differential input unit 21 and the gate-source voltage VgsN in the current mirror unit 22 are equal to the first resistance element R221 and the second resistance.
  • the potential difference generated between the two terminals of the element R15, that is, the terminal voltage VR overlaps.
  • the gate-source voltage VgsP in the differential input unit 21, the gate-source voltage VgsN in the current mirror unit 22, the respective terminal voltages VR of the first resistor R221 and the second resistor R15, and the tail current source 23 The reference numerals of the drain-source voltage VdsT and the power supply VDD1 are also used as the codes representing the respective voltage values.
  • VDD1 VdsT + VgsP + VgsN-VR (1)
  • FIG. 6 illustrates a comparator 121 as one embodiment in which the first resistance element R221 and the second resistance element R15 are not provided.
  • the drain of the PMOS transistor PT212 of the differential input unit 21, the drain of the NMOS transistor NT222 of the current mirror unit 22, and the other terminal of the switch SW242 are connected. Have been.
  • the gate of the PMOS transistor PT211 of the differential input unit 21 has the same potential as the drain of the PMOS transistor PT211. Therefore, when the switch SW241 is on, the drain-source voltage Vds of the PMOS transistor PT211 becomes equal to the gate-source voltage Vgs of the PMOS transistor PT211.
  • the PMOS transistor PT211 and the PMOS transistor PT212 have almost the same transistor characteristics. Therefore, when the switches SW241 and SW242 are on, the gate-source voltage Vgs of the PMOS transistor PT211 and the gate-source voltage Vgs of the PMOS transistor PT212 have substantially the same voltage value.
  • the gate-source voltage VgsP of each of the PMOS transistor PT211 and the PMOS transistor PT212 at this voltage value is a voltage applied to the differential input unit 21 when the switch SW241 and the switch SW242 are on.
  • the gate of the NMOS transistor NT221 of the current mirror unit 22 is connected to the drain of the NMOS transistor NT221. Therefore, the gate of the NMOS transistor NT221 of the current mirror unit 22 has the same potential as the drain of the NMOS transistor NT221. Therefore, the drain-source voltage Vds of the NMOS transistor NT211 is equal to the gate-source voltage Vgs of the NMOS transistor NT221.
  • the gate of the NMOS transistor NT222 of the current mirror unit 22 is connected to the drain of the NMOS transistor NT221. Therefore, the gate of the NMOS transistor NT222 of the current mirror unit 22 has the same potential as the drain of the NMOS transistor NT221.
  • the PMOS transistor PT211 and the PMOS transistor PT212 have almost the same transistor characteristics. Therefore, when the switches SW241 and SW242 are on, the drain of the PMOS transistor PT211 and the drain of the PMOS transistor PT212 have substantially the same potential. Therefore, the drain-source voltage Vds of the NMOS transistor NT222 becomes equal to the gate-source voltage Vgs of the NMOS transistor NT222.
  • the NMOS transistor NT221 and the NMOS transistor NT222 have almost the same transistor characteristics. Therefore, when the switches SW241 and SW242 are on, the gate-source voltage Vgs of the NMOS transistor NT221 and the gate-source voltage Vgs of the NMOS transistor NT222 have substantially the same voltage value.
  • the gate-source voltage VgsN of each of the NMOS transistor NT221 and the NMOS transistor NT222 at this voltage value is a voltage applied to the current mirror unit 22 when the switch SW241 and the switch SW242 are on.
  • the comparator 121 is reduced by the voltage VR between the terminals of the first resistance element R221 and the second resistance element R15 as compared with the case where the first resistance element R221 and the second resistance element R15 are not provided. It is possible to operate with the supplied power supply VDD1. Thus, the power consumption of the imaging device 1 can be reduced as well as the power consumption of the ADC 105.
  • the power supply VDD1 can be set lower as the voltage value of the terminal voltage VR of the first resistance element R221 and the second resistance element R15 increases.
  • the drain-source voltage Vds of the NMOS transistors NT221 and NT222 of the current mirror unit 22 decreases.
  • the operating point of the NMOS transistors NT221 and NT222 of the current mirror unit 22 is in a linear region, so that it is difficult for the comparator 121 to operate stably.
  • the resistance values of the first resistance element R221 and the second resistance element R15 are set so that the operating points of the NMOS transistors NT221 and NT222 of the current mirror unit 22 are in the saturation region.
  • the area occupied by the first resistor R221 and the second resistor R15 in the region where the comparator 121 is formed will be described with reference to FIG.
  • the formation region of the comparator 121 in the case where the first resistance element R221 and the second resistance element R15 are provided is schematically illustrated.
  • a region where the comparator 121 is formed without the first resistance element R221 and the second resistance element R15 is schematically illustrated.
  • the area occupied by the first resistance element R221 and the second resistance element R15 in the formation region of the comparator 121 is determined by the first capacitance unit 26, the second capacitance unit 27, and the switch group 28 ( The area occupied by each of the differential input section 21, the tail current source 23, the current mirror section 22, and the band-limiting capacitor C28 (details will be described later) is smaller than the respective areas. For this reason, the formation region of the comparator 121 does not greatly differ depending on the presence or absence of the first resistance element R221 and the second resistance element R15. Therefore, even if the comparator 121 has the first resistance element R221 and the second resistance element R15, it is arranged in the area where the ADC 105 is formed without affecting the counter 122 and the latch 123 (see FIG. 2). Can be.
  • FIG. 8 also shows the comparator 121 for easy understanding.
  • the current generation unit 90 has a bias current generation circuit 91 and a comparator bias circuit 92.
  • the bias current generation circuit 91 generates a reference current Iref which is a reference of a current supplied to the comparator 121.
  • the comparator bias circuit 92 adjusts the reference current Iref generated by the bias current generation circuit 91 so that a desired current flows through each of the plurality of comparators 121 provided in the ADC group 12.
  • the bias current generation circuit 91 includes a BGR (Band Gap Reference) circuit 911 that generates a reference voltage Vref, and an amplifier 912 to which the reference voltage Vref is input.
  • the amplifier 912 is composed of, for example, an operational amplifier.
  • the output terminal of the BGR circuit 911 is connected to the non-inverting input terminal (+) of the amplifier 912.
  • the reference voltage Vref generated by the BGR circuit 911 is input to the non-inverting input terminal (+) of the amplifier 912.
  • the bias current generation circuit 91 has a PMOS transistor PT913 to which the output voltage of the amplifier 912 is input, and a reference resistance element R911 and a resistance element R912 connected in series between the PMOS transistor PT913 and the ground GND1.
  • the reference resistance element R911 is of the same type as the first resistance element R221 and the second resistance element R15, and is an element that determines the current value of the reference current Iref that is the reference of the bias current that determines the operating point of the comparator 121.
  • At least a part of the reference resistance element R911, the first resistance element R221, and the second resistance element R15 may be formed of polysilicon.
  • the voltage VR between the terminals of the first resistance element R221 and the second resistance element R15 is accurately designed. can do.
  • the resistance values of the reference resistance element R911, the first resistance element R221, and the second resistance element R15 may fluctuate, for example, at an ambient temperature at which the imaging device 1 is used.
  • the resistance values of the reference resistance element R911, the first resistance element R221, and the second resistance element R15 become It fluctuates similarly due to the effect of temperature.
  • the resistance value of the reference resistance element R911 when the resistance values of the first resistance element R221 and the second resistance element R15 increase due to the influence of the ambient temperature, the resistance value of the reference resistance element R911 also increases. Further, when the resistance values of the first resistance element R221 and the second resistance element R15 decrease due to the influence of the ambient temperature, the resistance value of the reference resistance element R911 also decreases.
  • the fluctuation of the inter-terminal voltage VR based on the fluctuations of the resistance values of the first resistance element R221 and the second resistance element R15 is caused by the bias current based on the substantially constant reference voltage Vref and the fluctuation of the resistance value of the reference resistance element R911. Is canceled by the fluctuation of Thereby, the accuracy of the voltage VR between the terminals of the first resistance element R221 and the second resistance element R15 is improved, and the operation of the imaging element 1 can be stabilized.
  • the output terminal of the amplifier 912 is connected to the gate of the PMOS transistor PT913.
  • the source of the PMOS transistor PT913 is connected to the power supply VDD1.
  • the drain of the PMOS transistor PT913 is connected to one terminal of the resistance element R912.
  • the other terminal of the resistance element R912 is connected to one terminal of the reference resistance element R911.
  • the other terminal of the reference resistance element R911 is connected to the ground GND1.
  • the bias current generation circuit 91 further includes a PMOS transistor PT914 for outputting the reference current Iref to the comparator bias circuit 92.
  • the PMOS transistor PT913 and the PMOS transistor PT914 have almost the same transistor characteristics.
  • the gate of the PMOS transistor PT914 is connected to the gate of the PMOS transistor PT913.
  • the source of the PMOS transistor PT913 is connected to the power supply VDD1.
  • the drain of the PMOS transistor PT914 is connected to the comparator bias circuit 92.
  • the respective gate-source voltages of the PMOS transistor PT914 and the PMOS transistor PT913 have substantially the same voltage value.
  • a drain-source current of substantially the same magnitude flows through the PMOS transistor PT914 and the PMOS transistor PT913.
  • the inverting input terminal (-) of the amplifier 912 is connected to one terminal of the reference resistor R911 and the other terminal of the resistor R912.
  • the amplifier 912 applies to the gate of the PMOS transistor PT913 such that a drain-source current substantially equal to a value obtained by dividing the reference voltage Vref input to the non-inverting input terminal (+) by the reference resistance element R911 flows through the PMOS transistor PT913. Voltage to be adjusted. That is, the amplifier 912 performs feedback control of the PMOS transistor PT913 so that the voltage input to the inverting input terminal (-) becomes the same potential as the reference voltage Vref.
  • the bias current generation circuit 91 can output a constant current proportional to a value obtained by dividing the reference voltage Vref by the reference resistance element R911 from the PMOS transistor PT914 to the comparator bias circuit 92.
  • the comparator bias circuit 92 includes a current mirror circuit 921, a PMOS transistor PT922 connected to the current mirror circuit 921, and a capacitor C921 connected to the gate of the PMOS transistor PT922.
  • the current mirror circuit 921 has an NMOS transistor NT921a connected to the bias current generation circuit 91 and an NMOS transistor NT921b having a gate connected to the gate of the NMOS transistor 921a.
  • the drain of the NMOS transistor NT921a is connected to the drain of the PMOS transistor PT914 of the bias current generation circuit 91.
  • the source of the NMOS transistor NT921a is connected to the ground GND1.
  • the gate of the NMOS transistor NT921a is connected to the drain of the NMOS transistor NT921a. Therefore, the NMOS transistor NT921a is in a diode-connected state.
  • the NMOS transistor NT921a is connected in series with the PMOS transistor PT914 between the power supply VDD1 and the ground GND1. Therefore, a drain-source current having the same current value as the drain-source current of the PMOS transistor PT914 flows through the NMOS transistor NT921a.
  • the source of the NMOS transistor NT921b is connected to the ground GND1.
  • the drain of the NMOS transistor NT921b is connected to the drain of the PMOS transistor PT922.
  • Each gate of the NMOS transistors NT921a and NT921b is connected to the drain of the NMOS transistor NT921a. Accordingly, a drain-source current proportional to the drain-source current of the NMOS transistor NT921a flows through the NMOS transistor NT921b.
  • the NMOS transistor NT921b is configured to change the drain-source current.
  • the drain-source current of the NMOS transistor NT921b is set to a current value that allows a desired current to flow through each of the plurality of comparators 121 provided in the ADC group 12.
  • the source of the PMOS transistor PT922 is connected to the power supply VDD1.
  • the PMOS transistor PT922 is configured to change the drain-source current.
  • One electrode of the capacitor C921 is connected to the power supply VDD1.
  • the other electrode of the capacitor C921 is connected to the gate of the PMOS transistor PT922.
  • the PMOS transistor PT922 is connected in series with the NMOS transistor NT921b between the power supply VDD1 and the ground GND1.
  • the gate of the PMOS transistor PT922 is connected to the drain of the PMOS transistor PT922.
  • the PMOS transistor PT922 is in a diode-connected state. Therefore, the gate voltage of the PMOS transistor PT922 is adjusted such that the drain-source current has the same current value as the drain-source current of the NMOS transistor NT921b.
  • the capacitor C921 has a role of suppressing noise of a circuit provided before the capacitor C921 by lowering the band of the gate node of the PMOS transistor PT922.
  • a switch SW105 is provided between the gate of the PMOS transistor PT922 of the comparator bias circuit 92 and the gate of the tail current source 23 of the comparator 121.
  • the switch SW105 is provided in each of the ADCs 105-1 to 105-n (see FIG. 2).
  • One terminal of the switch SW105 is connected to the gate of the PMOS transistor PT922 and the other electrode of the capacitor C921.
  • the other terminal of the switch SW105 is connected to the gate of the PMOS transistor PT231 constituting the tail current source 23 via the input terminal T24.
  • a capacitor C105 is provided between the other terminal of the switch SW105 and the tail current source 23.
  • the capacitor C105 is provided for each of the ADCs 105-1 to 105-n (see FIG. 2).
  • One electrode of the capacitor C105 is connected to the power supply VDD1.
  • the other electrode of the capacitor C105 is connected to the other terminal of the switch SW105. Further, the other electrode of the capacitor C105 is connected to the gate of the PMOS transistor PT231 constituting the tail current source 23 via the input terminal T24.
  • the other electrode of the capacitor C105 and the gate of the PMOS transistor PT922 have the same potential. This allows the capacitor C105 to hold a voltage having the same voltage value as the gate-source voltage at which the PMOS transistor PT231 of the tail current source 23 can flow a predetermined drain-source current. This predetermined drain-source current becomes a desired current to be supplied to the comparator 121. Even if the switch SW105 is turned off after the other electrode of the capacitor C105 and the gate of the PMOS transistor PT922 have the same potential, the other electrode of the capacitor C105 maintains the same potential. The voltage maintained by the capacitor C105 becomes the bias voltage VG.
  • the bias voltage VG is supplied to the tail current source 23 even after the switch SW105 is turned off, and a desired current continues to flow through the comparator 121. Since the charge stored in the capacitor C105 is discharged with the passage of time, the bias voltage VG may decrease. Therefore, the image sensor 1 can maintain the voltage of the capacitor C105 in a predetermined range by turning on the switch SW105 at a predetermined timing. Therefore, the fluctuation of the bias voltage VG is suppressed to a predetermined range, and the current supplied to the comparator 121 is maintained in a desired range. This prevents a malfunction of the comparator 121.
  • the comparator 121 includes a first capacitance unit 26 and a switch group 28 connected to the gate of the PMOS transistor PT211 of the differential input unit 21.
  • the first capacitance unit 26 includes a capacitor C261 (an example of a first capacitance) connected to the vertical signal line 110 (see FIG. 2) and a capacitor C262 (the first capacitor) connected to the DAC 104 (see FIG. 2) that generates the reference signal RAMP. An example of two capacities).
  • the comparator 121 has a capacitance group 263 (an example of a third capacitance) provided so as to be connectable to the capacitors C261 and C262.
  • the capacitance group 263 includes three divided capacitors C263a, C263b, and C263c (an example of a plurality of capacitances).
  • the switch group 28 includes a switch SW281, a switch SW282, a switch SW283, and a switch SW284.
  • a switch SW281 is provided between the capacitor C261 and the capacitance group 263, and a switch SW282 is provided between the capacitor C262 and the capacitance group 263.
  • Switches SW283 and SW284 are provided between the adjacent capacitors C263a, C263b and C263c. More specifically, a switch SW283 is provided between the capacitors C263a and C263b, and a switch SW284 is provided between the capacitors C263b and C263c.
  • the capacitor C261 is connected between the input terminal T21 of the pixel signal VSL and the gate of the PMOS transistor PT211.
  • the capacitor C261 serves as an input capacitance for the pixel signal VSL.
  • the capacitor C262 is connected between the input terminal T22 of the reference signal RAMP and the gate of the PMOS transistor PT211 and serves as an input capacitance for the reference signal RAMP.
  • the capacitors C263a, C263b, and C263c function as variable capacitors that change the capacitance values of the capacitors C261 and C262 according to the on / off states of the switches SW281, SW282, SW283, and SW284.
  • the capacitors C263a, C263b, and C263c are connected between the input terminal T21 and the gate of the PMOS transistor PT211 via the switch SW281.
  • the capacitors C263a, C263b, and C263c are connected between the input terminal T22 and the gate of the PMOS transistor PT211 via the switch SW282.
  • the capacitor C261 has one electrode connected to the vertical signal line 110 (see FIG. 2) via the input terminal T21 and the other electrode connected to the gate of the PMOS transistor PT211 of the differential input unit 21. And an electrode.
  • the capacitor C262 has one electrode connected to the DAC 104 (see FIG. 2) via the input terminal T22, and the other electrode connected to the gate of the PMOS transistor PT211 of the differential input unit 21.
  • the switch group 28 provided in the comparator 121 has a plurality of switches for switching connection and disconnection of two adjacent capacitors C261, C262, C263a, C263b, and C263c. More specifically, the switch group 28 includes a switch SW281 that switches connection and disconnection between two adjacent capacitors C261 and C263a. The switch group 28 includes a switch SW282 that switches connection and disconnection between two adjacent capacitors C262 and C263c. The switch group 28 includes a switch SW283 that switches connection and disconnection between two adjacent capacitors C263a and C263b. The switch group 28 includes a switch SW284 that switches connection and disconnection between two adjacent capacitors C263b and C263c. The input terminal T21 is connected to one terminal of the switch SW281.
  • the capacitors C261 to C263c each have one electrode connected to the switches SW281 to SW284, and the other electrode connected to the gate of the PMOS transistor PT211 of the differential input unit 21. More specifically, the capacitor C261 has one electrode connected to one terminal of the switch SW281 and the other electrode connected to the gate of the PMOS transistor PT211.
  • the capacitor C263a has one electrode connected to the other terminal of the switch SW281 and one terminal of the switch SW283, and the other electrode connected to the gate of the PMOS transistor PT211.
  • the capacitor C263b has one electrode connected to the other terminal of the switch SW283 and one terminal of the switch SW284, and the other electrode connected to the gate of the PMOS transistor PT211.
  • the capacitor C263c has one electrode connected to the other terminal of the switch SW284 and one terminal of the switch SW282, and the other electrode connected to the gate of the PMOS transistor PT211.
  • the input terminal T22 is connected to the other terminal of the switch SW282.
  • the capacitor C262 has one electrode connected to the other terminal of the switch SW282 and the other electrode connected to the gate of the PMOS transistor PT211.
  • switches SW281 to SW284 are connected in series between one electrode of the capacitor C261 and one electrode of the capacitor C262.
  • the switches SW281 to SW284 By controlling the ON / OFF states of the switches SW281 to SW284, the ratio of the input capacitance to the pixel signal VSL and the input capacitance to the reference signal RAMP is controlled.
  • the switches SW281 to SW284 are controlled such that at least one of them is turned off.
  • the reference numerals of the capacitors C261 to C263c are also used as the codes representing the respective capacitance values.
  • the capacitors C261 to C263c are connected in parallel. Therefore, the input attenuation gain Ainv for the pixel signal VSL can be expressed by the following equation (3), and the input attenuation gain Ainr for the reference signal RAMP can be expressed by the following equation (4).
  • Ainv (C261 + C ⁇ ) / ⁇ C (3)
  • Ainr (C262 + C ⁇ ) / ⁇ C (4)
  • Equations (3) and (4) “ ⁇ C” represents the sum of the capacitance values of the capacitors C261 to C263c.
  • C ⁇ in the equation (3) indicates the capacitance value of the capacitor added to the pixel signal VSL according to the on / off state of the switches SW281 to SW284.
  • C ⁇ in the equation (4) represents the capacitance value of the capacitor added to the reference signal RAMP according to the on / off state of the switches SW281 to SW284.
  • “C ⁇ ” in the equation (3) and “C ⁇ ” in the equation (4) are as follows according to the on / off state of the switches SW281 to SW284.
  • the input capacitance for the pixel signal VSL and the input capacitance for the reference signal RAMP can be changed stepwise.
  • the second capacitance section 27 is connected to the second input section 212 of the differential input section 21.
  • the second capacitance unit 27 has a capacitor C271 (an example of a fourth capacitance) connected to the ground GND2 (an example of a reference potential supply unit).
  • the capacitor C271 has one electrode connected to a ground GND2 different from the ground GND1, and the other electrode connected to the gate of the PMOS transistor PT212 of the differential input unit 21 and one terminal of the switch SW242.
  • the current mirror unit 22 has large current fluctuations. For this reason, the current fluctuation of the current mirror unit 22 is transmitted to the wiring resistance, and a ground noise is generated in the ground GND1 connected to the current mirror unit 22.
  • one electrode of the capacitor C271 is connected to a ground GND2 different from the ground GND1 to which the current mirror unit 22 is connected.
  • a ground GND2 different from the ground GND1 to which the current mirror unit 22 is connected.
  • the comparator 121 includes a band-limiting capacitor C28 provided between the drain of the PMOS transistor PT212 of the differential input unit 21, one terminal and the output terminal T25 of the second resistance element R15, and the ground GND1.
  • One electrode of the band limiting capacitor C28 is connected to the drain of the PMOS transistor PT212 of the differential input unit 21, one terminal of the second resistance element R15, and the output terminal T25.
  • the other electrode of the band limiting capacitor C28 is connected to the ground GND1.
  • FIG. 9 is a diagram comparing the reference signal RAMP input to the differential amplifier 20 when the ratio of the input capacitance of the pixel signal VSL to the input capacitance of the reference signal RAMP is increased and decreased.
  • the waveform shown by the dotted line in FIG. 9 shows the waveform of the reference signal RAMP input to the differential amplifier 20 when the ratio is increased, and the waveform shown by the solid line is the differential amplifier when the ratio is reduced.
  • 3 shows a waveform of a reference signal RAMP input to the reference numeral 20.
  • the amplitude of the reference signal RAMP input to the differential amplifier 20 is increased, thereby suppressing a decrease in the dynamic range of the ADC 105. Conceivable.
  • the maximum value of the amplitude of the reference signal RAMP is limited by the specifications of the DAC 104 and the like.
  • the amplitude of the reference signal RAMP is set to be small, it is possible to increase the amplitude of the reference signal RAMP.
  • the amplitude of the reference signal RAMP is set to be large in advance, it may be difficult to further increase the amplitude of the reference signal RAMP.
  • the ratio of the input capacitance of the pixel signal VSL to the input capacitance of the reference signal RAMP is increased as much as possible, and the amplitude of the reference signal RAMP is increased. Accordingly, in the high gain mode that is easily affected by noise, the attenuation of the pixel signal VSL input to the differential amplifier 20 can be suppressed, and the influence of noise can be suppressed.
  • the input capacitance for the reference signal RAMP and the input capacitance for the pixel signal VSL may be set to close values.
  • connection point between the gate of the PMOS transistor PT211 and the capacitors C261 to C263c and the switch SW241 is set as a node HiZ.
  • a connection point between the gate of the PMOS transistor PT212, the capacitor C271, and the switch SW242 is set as a node VSH.
  • FIG. 10 shows a timing chart of the drive signal AZSW1, the reference signal RAMP, the pixel signal VSL, the node VSH, the node HiZ, and the output signal OUT1.
  • FIG. 11 shows a waveform example of the node HiZ from time t5 to time t8 shown in FIG.
  • drive signal AZSW1 is set to the high level.
  • any one of the switches SW281 to SW284 is set to the off state based on the gain at the time of imaging by the imaging device 1. Then, the remaining switches are set to the ON state.
  • four gain modes can be handled. In the case of the lowest level gain mode among the four gain modes, the switch SW281 is set to the off state. In the case of the second gain mode counting from the lowest level, the switch SW283 is set to the off state. In the case of the third gain mode counted from the lowest level, the switch SW284 is set to the off state. In the case of the fourth gain mode counted from the lowest level, that is, in the highest gain mode, the switch SW282 is set to the off state.
  • the switches SW241 and SW242 of the switch unit 24 shift from the off state to the on state, the gate of the PMOS transistor PT211 is connected to the other terminal of the first resistance element R221, and the gate of the PMOS transistor PT212 and the second resistance element The other terminal of R15 is connected. Further, reference signal RAMP is set to a predetermined reset level. Further, the FD 153 of the unit pixel P to be read is reset, and the pixel signal VSL is set to the reset level.
  • the auto-zero operation of the differential amplifier 20 is started. That is, the gate of the PMOS transistor PT211 and the other terminal of the first resistor R221, and the gate of the PMOS transistor PT212 and the other terminal of the second resistor R15 converge to the same predetermined voltage (hereinafter, referred to as a reference voltage). . Thereby, the voltages of the nodes HiZ and VSH are set to the reference voltage.
  • the drive signal AZSW1 is set to the low level, and the switches SW241 and SW242 shift from the on state to the off state.
  • the auto-zero operation of the differential amplifier 20 ends.
  • the voltage of the node HiZ is kept at the reference voltage because the pixel signal VSL and the reference signal RAMP do not change. Further, the voltage of the node VSH is held at the reference voltage by the charge stored in the capacitor C271.
  • the voltage of reference signal RAMP is lowered by a predetermined value from the reset level.
  • the voltage of the node HiZ decreases, falls below the voltage of the node VSH (reference voltage), and the output signal OUT1 of the differential amplifier 20 becomes low level.
  • the reference signal RAMP starts increasing.
  • the voltage of the node HiZ also increases.
  • the counter 122 starts counting.
  • the voltage of the reference signal RAMP is set to the reset voltage. Further, the transfer transistor 152 of the unit pixel P shifts to the ON state, the electric charge accumulated in the photodiode 151 during the exposure period is transferred to the FD 153, and the pixel signal VSL is set to the signal level. As a result, the voltage of the node HiZ decreases by a value corresponding to the signal level, falls below the voltage of the node VSH (reference voltage), and the output signal OUT1 of the differential amplifier 20 is inverted to a low level.
  • VSH reference voltage
  • the reference signal RAMP starts increasing.
  • the voltage of the node HiZ also increases linearly.
  • the counter 122 starts counting.
  • the output signal OUT1 of the differential amplifier 20 is inverted to a high level. Then, the count value of the counter 122 when the output signal OUT1 is inverted to the high level is held in the latch 123 as the value of the D-phase (signal level) pixel signal VSL.
  • the latch 123 performs correlated double sampling by calculating the difference between the D-phase pixel signal VSL and the P-phase pixel signal VSL read between the time t4 and the time t5. Thus, the AD conversion of the pixel signal VSL is performed.
  • any one of the switches SW281 to SW284 is turned off based on the gain at the time of imaging by the imaging device 1. , And the remaining switches are set to the ON state.
  • the power consumption of the ADC group 12 can be reduced by lowering the voltage of the power supply VDD1, and as a result, the power consumption of the imaging device 1 can be reduced.
  • a reference signal and a pixel signal are compared, and the comparison result is used as an output signal. Is output.
  • the input voltage of the differential amplifier (the voltage of the reference signal and the voltage of the pixel signal) at the time of inversion of the output signal varies depending on the voltage of the pixel signal. Therefore, for example, when the voltage of the power supply for driving the conventional comparator is reduced, the input voltage of the differential amplifier at the time of inversion of the output signal exceeds the input dynamic range of the comparator, and the linearity of AD conversion is secured. It may not be possible.
  • the comparator 121 as described above, the voltage of the signal obtained by adding the pixel signal VSL and the reference signal RAMP via the input capacitance (the voltage of the node HiZ) and the voltage of the node VSH (the reference voltage ) Is output as the output signal OUT1.
  • the input voltage of the differential amplifier 20 (the voltage of the node HiZ and the voltage of the node VSH) at the time of inversion of the output signal OUT1 does not change and becomes constant.
  • the direction in which the reference signal RAMP changes is opposite to the direction of the reference signal of the conventional comparator, and changes in the opposite direction to the pixel signal VSL.
  • changing in the opposite direction to the pixel signal VSL means that the pixel signal VSL changes in a direction opposite to the direction in which the signal component changes as the signal component increases.
  • the pixel signal VSL changes in the negative direction as the signal component increases, whereas the reference signal RAMP changes in the opposite positive direction. Therefore, the voltage of the node HiZ (the input voltage of the differential amplifier 20) becomes a voltage corresponding to the difference between the pixel signal VSL and the reference signal of the related art.
  • the input voltage of the differential amplifier 20 when the output signal OUT1 is inverted is constant, so that the input dynamic range of the differential amplifier 20 can be narrowed.
  • the voltage of the power supply VDD1 for driving the comparator 121 can be lower than that of the comparator of the related art. As a result, the power consumption of the ADC group 12 and the power consumption of the imaging device 1 can be reduced.
  • the image sensor 1 can reduce the voltage value of the power supply VDD1 during the auto-zero operation of the differential amplifier 20 as compared with the case where the first resistor R221 and the second resistor R15 are not provided. As a result, the power consumption of the imaging device 1 can be reduced.
  • FIGS. 12 to 14 illustrate voltages applied to the tail current source, the differential input unit, and the current mirror unit when the switches SW241 and SW242 are turned on.
  • the components having the same functions and functions as those of the above embodiment are denoted by the same reference numerals, and the description thereof will be omitted.
  • the overall configuration of the imaging device according to the modification of the present embodiment is the same as that of the imaging device 1 shown in FIG. For this reason, the overall configuration of the image sensor according to the modification of the present embodiment will be described using reference numerals shown in FIG. 2 as necessary.
  • the imaging device is characterized in that the differential input unit and the tail current source are configured by NMOS transistors, and the current mirror unit is configured by PMOS transistors.
  • the comparator 131 of the present modification is different from the comparator 121 in that a differential amplifier 30 is provided instead of the differential amplifier 20.
  • the comparator 131 includes a first input unit 311 connected to the vertical signal line 110 (not shown in FIG. 4, see FIG. 2) via the first capacitance unit 26, and a second capacitance unit. 27 has a differential input section 31 having a second input section 312. Further, the comparator 131 has a current mirror unit 32 having a transistor which is diode-connected via the first resistance element R221. Although details will be described later, the transistor is a PMOS transistor PT321. The comparator 131 has a second resistance element R15 connected to the differential input unit 31.
  • the comparator 131 is connected between the connection between the first resistance element R221 and the transistor (that is, the PMOS transistor PT321) and the first input section 311 and between the connection between the second resistance element R15 and the current mirror section 32 and the second input.
  • a switch unit 24 provided between the switch unit 312 and the unit 312.
  • the first resistance element R221 and the second resistance element R15 in this modification have the same configuration as the first resistance element R221 and the second resistance element R15 provided in the comparator 121 in the above embodiment, and have the same functions. It is designed to demonstrate.
  • the comparator 131 has a tail current source 33 connected to the differential input unit 31.
  • the tail current source 33 includes an NMOS transistor NT331.
  • the differential amplifier 30 includes the differential input unit 31, the current mirror unit 32, and the tail current source 33.
  • the differential input unit 31 includes an NMOS transistor NT311 (an example of a first transistor) configuring the first input unit 311 and an NMOS transistor NT312 (an example of a second transistor) configuring the second input unit 312. I have.
  • the current mirror unit 32 includes a PMOS transistor PT321 (an example of a third transistor), which is a diode-connected transistor via the first resistor R221, and a PMOS transistor PT322 (a fourth transistor) connected to the second resistor R15. Example).
  • the switch section 24 includes a switch SW241 (an example of a first switch) provided between a connection section between the NMOS transistor NT311 and the first capacitance section 26 and a connection section between the first resistance element R221 and the PMOS transistor PT321. ing.
  • the switch unit 24 includes a switch SW242 (an example of a second switch) provided between a connection between the NMOS transistor NT312 and the second capacitance unit 27 and a connection between the second resistance element R15 and the connection between the PMOS transistor PT322.
  • a switch SW241 an example of a first switch
  • the switch unit 24 includes a switch SW242 (an example of a second switch) provided between a connection between the NMOS transistor NT312 and the second capacitance unit 27 and a connection between the second resistance element R15 and the connection between the PMOS transistor PT322.
  • One terminal of the first resistance element R221 is connected to the drain of the NMOS transistor NT311 of the differential input unit 31, the gate of the PMOS transistor PT321 of the current mirror unit 32, and the gate of the PMOS transistor PT322.
  • the other terminal of the first resistance element R221 is connected to the drain of the PMOS transistor PT321 and the switch SW241.
  • One terminal of the second resistance element R15 is connected to the drain of the NMOS transistor NT312.
  • the other terminal of the second resistance element R15 is connected to the drain of the PMOS transistor PT322 and the switch SW242.
  • the source of the NMOS transistor NT311 is connected to the source of the NMOS transistor NT312 and the drain of the NMOS transistor NT331 of the tail current source 33.
  • the gate of the NMOS transistor NT311 is connected to the first capacitance unit 26.
  • the gate of the NMOS transistor NT312 is connected to the second capacitance unit 27.
  • the source of the PMOS transistor PT321 and the source of the PMOS transistor PT322 of the current mirror unit 32 are connected to the power supply VDD1.
  • the source of the NMOS transistor NT331 is connected to the ground GND1.
  • the gate of the NMOS transistor NT331 is connected to the input terminal T24 to which the bias voltage VG is input.
  • connection between the NMOS transistor NT312 and the second resistance element R15 is connected to the output terminal T25 from which the output signal OUT1 is output. More specifically, the output terminal T25 is connected to the drain of the NMOS transistor NT312 and one terminal of the second resistor R15.
  • the current mirror unit 32 forms a current mirror circuit by the PMOS transistor PT321, the PMOS transistor PT322, and the first resistance element R221. Further, the differential input unit 31 and the tail current source 33 constitute a differential comparison unit. In other words, the NMOS transistor NT311, the NMOS transistor NT312, and the NMOS transistor NT331 form a differential comparison unit.
  • the NMOS transistor NT331 operates as a current source by the bias voltage VG input from the outside via the input terminal T24, and the NMOS transistors NT311 and NT312 operate as differential transistors.
  • the switch SW241 is connected between the drain and the gate of the NMOS transistor NT311 via the first resistance element R221. More specifically, one terminal of the switch SW241 is connected to the gate of the NMOS transistor NT311. The other terminal of the switch SW241 is connected to the other terminal of the first resistance element R221. The other terminal of the switch SW241 is also connected to the drain of the PMOS transistor PT321. One terminal of the first resistance element R221 is connected to the drain of the NMOS transistor NT311. Therefore, the switch SW241 is connected between the drain and the gate of the NMOS transistor NT311 via the first resistance element R221.
  • the switch SW241 and the first resistance element R221 are connected in series between the drain and the gate of the NMOS transistor NT311.
  • the switch SW241 is switched from the on state to the off state or from the off state to the on state by a drive signal AZSW1 input from the timing control circuit 102 (see FIG. 2) via the input terminal T23.
  • the switch SW241 is on, the drain and the gate of the NMOS transistor NT311 are connected via the switch SW241 and the first resistor R221. Therefore, when the switch SW241 is on, the NMOS transistor NT311 is diode-connected via the switch SW241 and the first resistor R221.
  • the switch SW242 is connected between the drain and the gate of the NMOS transistor NT312 via the second resistance element R15. More specifically, one terminal of the switch SW242 is connected to the gate of the NMOS transistor NT312. The other terminal of the switch SW242 is connected to the other terminal of the second resistance element R15. The other terminal of the switch SW242 is also connected to the drain of the PMOS transistor PT322. One terminal of the second resistance element R15 is connected to the drain of the NMOS transistor NT312. Therefore, the switch SW242 is connected between the drain and the gate of the NMOS transistor NT312 via the second resistance element R15.
  • the switch SW242 and the second resistance element R15 are connected in series between the drain and the gate of the NMOS transistor NT312.
  • the switch SW242 is switched from the on state to the off state or from the off state to the on state by a drive signal AZSW1 input from the timing control circuit 102 (see FIG. 2) via the input terminal T23.
  • the switch SW242 is on, the drain and the gate of the NMOS transistor NT312 are connected via the switch SW242 and the second resistance element R15. Therefore, when the switch SW242 is on, the NMOS transistor NT312 is diode-connected via the switch SW242 and the second resistance element R15.
  • the lower limit value of the power supply VDD1 at which the comparator 131 (ie, the differential amplifier 30) can operate will be described.
  • the first resistance element R221 and the second resistance element R15 have substantially the same resistance.
  • the NMOS transistor NT311 and the NMOS transistor NT312 forming the differential input section 31 have the same transistor characteristics.
  • the PMOS transistor PT321 and the PMOS transistor PT322 constituting the current mirror unit 32 have the same transistor characteristics.
  • the gate-source voltage Vgs of the NMOS transistor NT311 and the gate-source voltage Vgs of the NMOS transistor NT312 when the switches SW241 and SW242 are in the on state have substantially the same voltage value.
  • the gate-source voltage VgsN of each of the NMOS transistor NT311 and the NMOS transistor NT312 at this voltage value is equal to the voltage applied to the differential input unit 31 when the switch SW241 and the switch SW242 are on. Become.
  • the voltage between the source of the PMOS transistor PT321 of the current mirror unit 32 and one terminal of the first resistor R221 is equal to the gate-source voltage Vgs of the PMOS transistor PT321.
  • the voltage between the source of the PMOS transistor PT322 of the current mirror unit 32 and one terminal of the second resistor R15 is equal to the gate-source voltage Vgs of the PMOS transistor PT322.
  • the gate-source voltage Vgs of the PMOS transistor PT321 and the gate-source voltage Vgs of the PMOS transistor PT322 when the switch SW241 and the switch SW242 are on are substantially the same.
  • the gate-source voltage VgsP of each of the PMOS transistor PT321 and the PMOS transistor PT322 at this voltage value is a voltage applied to the current mirror unit 32 when the switch SW241 and the switch SW242 are on. .
  • the gate-source voltage VgsN in the differential input unit 31 and the gate-source voltage VgsP in the current mirror unit 32 are equal to the first resistance element R221 and The potential difference between the two terminals of the second resistance element R15, that is, the terminal voltage VR, overlaps.
  • the voltage applied to the tail current source 33 is the drain-source voltage VdsT of the NMOS transistor NT331 that forms the tail current source 33.
  • the power supply VDD1 is calculated by the above equation ( It can be represented by 1).
  • the comparator 131 is reduced by the voltage VR between the terminals of the first resistance element R221 and the second resistance element R15 as compared with the case where the first resistance element R221 and the second resistance element R15 are not provided. It is possible to operate with the power supply VDD1. Thus, according to this modification, the power consumption of the ADC 105 and the power consumption of the image sensor 1 can be reduced.
  • Modification 2 The imaging device according to the second modification is characterized in that the configuration of the first capacitance unit and the second capacitance unit is different from the imaging device according to the above embodiment.
  • the comparator 141 has a differential amplifier 20 having the same configuration as the differential amplifier 20 provided in the comparator 121 according to the above embodiment.
  • the comparator 141 has a switch unit 24 having the same configuration as the switch unit 24 provided in the comparator 121.
  • the comparator 141 has a first capacitance unit 26 and a second capacitance unit 27 having different configurations from the first capacitance unit 26 and the second capacitance unit 27 provided in the comparator 121 in the above embodiment. I have.
  • the first capacitance unit 26 is connected to the input terminal T22 to which the reference signal RAMP is input. More specifically, the first capacitance section 26 has a capacitor C260 provided between the input terminal T22 to which the reference signal RAMP is input and the first input section 211 of the differential input section 21. . One electrode of the capacitor C260 is connected to the gate of the PMOS transistor PT211 constituting the first input unit 211 and one terminal of the switch SW241. The other electrode of the capacitor C260 is input to the input terminal T22. The capacitor C260 serves as an input capacitance for the reference signal RAMP.
  • the second capacitor 27 is connected to the vertical signal line 110 (see FIG. 2) to which the pixel signal VSL is supplied. More specifically, the second capacitance section 27 has a capacitor C270 provided between the input terminal T21 to which the pixel signal VSL is input and the second input section 212 of the differential input section 21. . One electrode of the capacitor C270 is connected to the gate of the PMOS transistor PT212 forming the second input section 212 and one terminal of the switch SW242. The other electrode of the capacitor C270 is connected to the input terminal T21. The capacitor C270 serves as an input capacitance for the pixel signal VSL.
  • the connection point of the gate of the PMOS transistor PT211, the capacitor C260 and the switch SW241 is the node HiZ.
  • the node between the gate of the PMOS transistor PT212, the capacitor C270, and the switch SW242 is the node VSH.
  • the comparator 141 includes the differential amplifier 20 and the switch unit 24 having the same configuration as the comparator 121. Therefore, as shown in FIG. 13, when the switch SW241 and the switch SW242 are on, the differential input unit 21, the current mirror unit 22, the tail current source 23, and the first resistance element R221 and the second resistance element R15
  • the applied voltage can be expressed by the above equation (1).
  • the comparator 141 is reduced by the voltage VR between the terminals of the first resistance element R221 and the second resistance element R15 as compared with the case where the first resistance element R221 and the second resistance element R15 are not provided. It is possible to operate with the power supply VDD1. Thus, according to this modification, the power consumption of the ADC 105 and the power consumption of the image sensor 1 can be reduced.
  • the imaging device according to the third modification is characterized in that the configurations of the first capacitance unit and the second capacitance unit are different from those of the imaging device according to the first modification.
  • the comparator 161 according to the present modification has a differential amplifier 30 having the same configuration as the differential amplifier 30 provided in the comparator 131 according to the first modification.
  • the comparator 161 has a switch unit 24 having the same configuration as the switch unit 24 provided in the comparator 131.
  • the comparator 161 has a first capacitance unit 26 and a second capacitance unit 27 having a configuration different from the first capacitance unit 26 and the second capacitance unit 27 provided in the comparator 131 in the first modification.
  • the comparator 161 has a first capacitance unit 26 and a second capacitance unit 27 having the same configuration as the first capacitance unit 26 and the second capacitance unit 27 provided in the comparator 141 according to the second modification.
  • the first capacitance unit 26 is connected to the input terminal T22 to which the reference signal RAMP is input. More specifically, the first capacitance section 26 has a capacitor C260 provided between the input terminal T22 to which the reference signal RAMP is input and the first input section 311 of the differential input section 31. . One electrode of the capacitor C260 is connected to the gate of the NMOS transistor NT311 forming the first input unit 311 and one terminal of the switch SW241. The other electrode of the capacitor C260 is input to the input terminal T22. The capacitor C260 serves as an input capacitance for the reference signal RAMP.
  • the second capacitor 27 is connected to the vertical signal line 110 (see FIG. 2) to which the pixel signal VSL is supplied. More specifically, the second capacitance unit 27 has a capacitor C270 provided between the input terminal T21 to which the pixel signal VSL is input and the second input unit 312 of the differential input unit 31. . One electrode of the capacitor C270 is connected to the gate of the NMOS transistor NT312 forming the second input unit 312 and one terminal of the switch SW242. The other electrode of the capacitor C270 is connected to the input terminal T21. The capacitor C270 serves as an input capacitance for the pixel signal VSL.
  • connection point of the gate of the NMOS transistor NT311, the capacitor C260, and the switch SW241 is the node HiZ.
  • connection point between the gate of the NMOS transistor NT312, the capacitor C270, and the switch SW242 is the node VSH.
  • the comparator 161 includes the differential amplifier 30 and the switch unit 24 having the same configuration as the comparator 131. For this reason, as shown in FIG. 14, when the switch SW241 and the switch SW242 are in the ON state, the differential input unit 31, the current mirror unit 32, the tail current source 33, and the first resistance element R221 and the second resistance element R15 are connected.
  • the applied voltage can be expressed by the above equation (1).
  • the comparator 161 is reduced by the voltage VR between the terminals of the first resistance element R221 and the second resistance element R15 as compared with the case where the first resistance element R221 and the second resistance element R15 are not provided. It is possible to operate with the power supply VDD1. Thus, according to this modification, the power consumption of the ADC 105 and the power consumption of the image sensor 1 can be reduced.
  • FIG. 15 when an image sensor is configured with one bare chip, for example, the pixel unit 101 is formed on one bare chip 80.
  • circuit blocks 301, 302, and 303 including circuits other than the pixel unit 101 such as the ADC group 12, the timing control circuit 102, the vertical scanning circuit 103, the DAC 104, and the horizontal transfer scanning circuit 106 are formed. .
  • the pixel portion 101 is formed on an upper chip 81 stacked on the upper side of the two bare chips.
  • the lower chip 82 stacked on the lower side includes a circuit block 304 including circuits other than the pixel unit 101 such as the ADC group 12, the timing control circuit 102, the vertical scanning circuit 103, the DAC 104, and the horizontal transfer scanning circuit 106. It is formed.
  • the ADC 105 including any one of the comparators 121, 131, 141, and 161 is formed in a circuit block 304 provided in the lower chip 82.
  • the comparators 121, 131, 141, 161 and the ADC 105 may be formed on the upper chip 81.
  • the upper chip 81 on which the pixel portion 101 is formed and the lower chip 82 on which the circuit block 304 is formed constitute an image sensor.
  • the lower chip 82 may be required to be configured to have the same size as the upper chip 81.
  • the upper chip 81 on which the pixel unit 101 is formed can be configured to have the same size as the pixel unit 101 formed on one bare chip 80 shown in FIG.
  • the lower chip 82 is configured to have the same size as the upper chip 81, all of the circuits included in the circuit blocks 301 to 303 shown in FIG. It must be formed as a block 304.
  • the circuits such as the ADC group 12 included in the circuit block 304 need to be further reduced in size.
  • the distance (column pitch) between adjacent rows be shorter than that in the case where the image sensor illustrated in FIG.
  • the imaging device can cope with miniaturization required for circuits such as the ADC group 12.
  • the technology according to the present disclosure can be applied to the solid-state imaging device as described above. Further, the technology according to the present disclosure can be applied to a light detection element including a distance measurement sensor.
  • the present technology can also have the following configurations.
  • the comparator is A first input unit connected to the first capacitance unit, and a differential input unit having a second input unit connected to the second capacitance unit,
  • a current mirror unit having a first resistance element connected to the differential input unit and a diode-connected transistor via the first resistance element;
  • a second resistance element connected to the differential input section, a connection section between the first resistance element and the transistor and the first input section, and a connection section between the second resistance element and the current mirror section;
  • a switch unit provided between the second input unit and the imaging unit.
  • the differential input unit a first transistor connected to the first resistance element to configure the first input unit, and a second transistor connected to the second resistance element to configure the second input unit Has
  • the current mirror unit includes a third transistor that is the transistor diode-connected via the first resistance element, and a fourth transistor connected to the second resistance element,
  • the switch unit a connection portion of the first transistor and the first capacitance portion, a first switch provided between the connection portion of the first resistance element and the third transistor, the second transistor,
  • the imaging device according to (1) further including a second switch provided between a connection portion of the second capacitance portion and a connection portion of the second resistance element and the connection portion of the fourth transistor.
  • One terminal of the first resistor is connected to the drain of the first transistor, the gate of the third transistor and the gate of the fourth transistor, and the other terminal of the first resistor is connected to the drain of the third transistor. And connected to the first switch, One terminal of the second resistance element is connected to the drain of the second transistor, and the other terminal of the second resistance element is connected to the drain of the fourth transistor and the second switch.
  • An image sensor according to claim 1. A current generator that generates a bias current that determines an operating point of the comparator, The current generation unit includes a reference resistance element of the same type as the first resistance element and the second resistance element and determining a current value of a reference current serving as a reference of the bias current. (2) or (3) The image sensor according to (1).
  • the imaging device includes: A first capacitor connected to the signal line; A second capacitor connected to a reference signal generation unit that generates a reference signal, A third capacitor provided to be connectable to the first capacitor and the second capacitor, The imaging device according to any one of (1) to (5), wherein the second capacitance unit has a fourth capacitance connected to a supply unit for a reference potential.
  • a switch is provided between the first capacitance and the third capacitance, The imaging device according to (6), wherein a switch is provided between the second capacitance and the third capacitance.
  • the third capacity is composed of a plurality of divided capacities, The image sensor according to (6) or (7), wherein a switch is provided between each of the plurality of adjacent capacitors.
  • the first capacitance unit is connected to an input terminal to which a reference signal is input, The imaging device according to any one of (1) to (9), wherein the second capacitance unit is connected to the signal line.
  • the comparator is A first input unit connected to the first capacitance unit, and a differential input unit having a second input unit connected to the second capacitance unit,
  • a current mirror unit having a first resistance element connected to the differential input unit and a diode-connected transistor via the first resistance element;
  • a second resistance element connected to the differential input section, a connection section between the first resistance element and the transistor and the first input section, and a connection section between the second resistance element and the current mirror section; And a switch section provided between the second input section and the second input section.
  • the differential input unit a first transistor connected to the first resistance element to configure the first input unit, and a second transistor connected to the second resistance element to configure the second input unit Has
  • the current mirror unit includes a third transistor that is the transistor diode-connected via the first resistance element, and a fourth transistor connected to the second resistance element,
  • the switch unit a connection portion of the first transistor and the first capacitance portion, a first switch provided between the connection portion of the first resistance element and the third transistor, the second transistor,
  • the photodetector according to (11) further including: a second switch provided between a connection of the second capacitor and a connection of the second resistor and the fourth transistor.
  • One terminal of the first resistor is connected to the drain of the first transistor, the gate of the third transistor and the gate of the fourth transistor, and the other terminal of the first resistor is connected to the drain of the third transistor. And connected to the first switch, One terminal of the second resistance element is connected to a drain of the second transistor, and another terminal of the second resistance element is connected to a drain of the fourth transistor and the second switch. (12) 3. The photodetector according to item 1. (14) A current generator that generates a bias current that determines an operating point of the comparator, The current generation unit includes a reference resistance element that is of the same type as the first resistance element and the second resistance element and determines a current value of a reference current serving as a reference of the bias current.
  • the light detection element according to any one of the above.
  • the first capacitance section includes: A first capacitor connected to the signal line; A second capacitor connected to a reference signal generation unit that generates a reference signal, A third capacitor provided to be connectable to the first capacitor and the second capacitor, The photodetector according to any one of (11) to (15), wherein the second capacitance unit has a fourth capacitance connected to a supply unit for a reference potential.
  • a switch is provided between the first capacitance and the third capacitance, The photodetector according to (16), wherein a switch is provided between the second capacitance and the third capacitance.
  • the third capacity is composed of a plurality of divided capacities, The photodetector according to (16) or (17), wherein a switch is provided between each of the plurality of adjacent capacitors.
  • the first capacitance unit is connected to an input terminal to which a reference signal is input, The photodetector according to any one of (11) to (19), wherein the second capacitance unit is connected to the signal line.

Abstract

本技術は、ＡＤ変換部の低消費電力化を図ることができる撮像素子及び光検出素子を提供することを目的とする。撮像素子に備えられた比較器は、第一容量部に接続された第一入力部、及び第二容量部に接続された第二入力部を有する差動入力部と、差動入力部に接続された第一抵抗素子及び第一抵抗素子を介してダイオード接続されたＮＭＯＳトランジスタを有するカレントミラー部と、差動入力部に接続された第二抵抗素子と第一抵抗素子及びＮＭＯＳトランジスタの接続部と第一入力部との間並びに第二抵抗素子及びカレントミラー部の接続部と第二入力部との間に設けられたスイッチ部とを有している。

Description

撮像素子及び光検出素子
　本技術は、撮像素子及び光検出素子に関する。
　従来、行列状に配置された複数の画素を有する画素部を備える固体撮像装置が知られている（例えば、特許文献１参照）。固体撮像装置は、複数の画素に設けられた光電変換素子で光電変換された電気信号に基づくアナログの画素信号をＡＤ（アナログ－デジタル）変換するＡＤ変換部を有している。ＡＤ変換部でＡＤ変換されたデジタルの画素信号に基づいて表示装置などに画像が表示される。
特開２０１４－０２３０６５号公報
　ＡＤ変換部には、比較器が用いられている。比較器は、電流源、差動入力回路及びカレントミラー回路を有している。比較器の電源電圧は、電流源、差動入力回路及びカレントミラー回路が正常に動作可能な最低限の電圧より低下させることができない。このため、比較器の電源電圧に律速されてＡＤ変換部の消費電力を十分に低減できないという問題がある。
　本技術の目的は、ＡＤ変換部の低消費電力化を図ることができる撮像素子及び光検出素子を提供することにある。
　本技術の一態様による撮像素子は、光電変換素子を有する画素と、前記画素に接続された信号線と、前記信号線に接続された比較器とを備え、前記比較器は、第一容量部に接続された第一入力部、及び第二容量部に接続された第二入力部を有する差動入力部と、前記差動入力部に接続された第一抵抗素子及び前記第一抵抗素子を介してダイオード接続されたトランジスタを有するカレントミラー部と、前記差動入力部に接続された第二抵抗素子と前記第一抵抗素子及び前記トランジスタの接続部と前記第一入力部との間並びに前記第二抵抗素子及び前記カレントミラー部の接続部と前記第二入力部との間に設けられたスイッチ部とを有する。
　本技術の一態様による光検出素子は、光電変換素子を有する画素と、前記画素に接続された信号線と、前記信号線に接続された比較器とを備え、前記比較器は、第一容量部に接続された第一入力部、及び第二容量部に接続された第二入力部を有する差動入力部と、前記差動入力部に接続された第一抵抗素子及び前記第一抵抗素子を介してダイオード接続されたトランジスタを有するカレントミラー部と、前記差動入力部に接続された第二抵抗素子と前記第一抵抗素子及び前記トランジスタの接続部と前記第一入力部との間並びに前記第二抵抗素子及び前記カレントミラー部の接続部と前記第二入力部との間に設けられたスイッチ部とを有する。
本技術による撮像素子を適用したデジタルカメラの概略構成を示すブロック図である。 本技術の一実施形態による撮像素子の概略構成を示すブロック図である。 本技術の一実施形態による撮像素子に設けられた単位画素の構成例を示す回路図である。 本技術の一実施形態による撮像素子に設けられた比較器の構成例を示す回路図である。 本技術の一実施形態による撮像素子に設けられた比較器が動作可能な電源電圧の下限値について説明する図である。 本技術の一実施形態による撮像素子に設けられた１実施例の比較器を説明する図であって、１実施例による比較器が動作可能な電源電圧の下限値について説明する図である。 本技術の一実施形態による撮像素子を説明する図であって、比較器の形成領域における第一抵抗素子及び第二抵抗素子の占有面積を模式的に示す図である。 本技術の一実施形態による撮像素子を説明する図であって、バイアス電流を生成する電流生成部の回路構成を示す図である。 本技術の一実施形態による撮像素子に設けられた比較器を説明する図であって、入力容量の比率により差動アンプに入力される参照信号の変化を説明するための図である。 本技術の一実施形態による撮像素子に設けられた比較器の動作を説明するためのタイミングチャートである。 本技術の一実施形態による撮像素子に設けられた比較器の効果を説明するための図である。 本技術の一実施形態の変形例１による撮像素子に設けられた比較器の構成例を示す回路図である。 本技術の一実施形態の変形例２による撮像素子に設けられた比較器の構成例を示す回路図である。 本技術の一実施形態の変形例３による撮像素子に設けられた比較器の構成例を示す回路図である。 本技術の一実施形態による撮像素子を１つのベアチップで構成する場合の構成例を示す概要図である。 本技術の一実施形態による撮像素子を２つのベアチップで構成する場合の構成例を示す概要図である。
　本技術の一実施形態による撮像素子及び光検出素子について図１から図１６を用いて説明する。以下、本実施形態について撮像素子を例にとって説明する。
＜デジタルカメラの構成例＞
　まず、本実施形態による撮像素子が適用されるデジタルカメラについて図１を用いて説明する。本技術による撮像素子を適用したデジタルカメラは、静止画及び動画のいずれも撮像することができる。
　図１に示すように、デジタルカメラ１００は、光学系２、撮像素子１、メモリ３、信号処理部４、出力部５及び制御部６を備えている。
　光学系２は、例えば、図示せぬズームレンズ、フォーカスレンズ及び絞り等を有している。光学系２は、外部からの光を撮像素子１に入射させるようになっている。
　撮像素子１は、例えばＣＭＯＳイメージセンサである。撮像素子１は、光学系２から入射された入射光を受光し、受光した入射光を光電変換するようになっている。これにより、撮像素子１は、光学系２から入射した入射光に対応する画像データを出力するようになっている。
　メモリ３は、撮像素子１が出力する画像データを一時記憶するようになっている。
　信号処理部４は、メモリ３に記憶された画像データを用いた信号処理を行い、信号処理後の画像データを出力部５に供給するようになっている。信号処理部４は、例えば画像データに混入するノイズの除去やホワイトバランスの調整等の処理を行う。
　出力部５は、信号処理部４から供給された画像データを出力する。出力部５は、例えば、液晶等で構成される表示装置（図示せず）を有している。出力部５は、信号処理部４から供給される画像データに対応する画像を、いわゆるスルー画として表示するようになっている。
　また、出力部５は、例えば半導体メモリ、磁気ディスクあるいは光ディスク等の記録媒体を駆動するドライバ（図示せず）を有している。出力部５は、信号処理部４から供給される画像データを記録媒体に記録するようになっている。
　制御部６は、デジタルカメラ１００のユーザ等の操作に従い、デジタルカメラ１００を構成する各ブロックを制御するようになっている。
　＜撮像素子の構成例＞
　次に、本実施形態による撮像素子の概略構成について図２から図９を用いて説明する。
　図２に示すように、本実施形態による撮像素子１は、画素部１０１、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ（デジタル－アナログ変換装置）１０４、ＡＤＣ（アナログ－デジタル変換装置）群１２、水平転送走査回路１０６、アンプ回路１０７、及び、信号処理回路１０８を備えている。
　図２に示すように、画素部１０１には、入射光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素（以下、単に画素とも称する）が行列状に配置されている。つまり、撮像素子１は、光電変換素子を有する画素を備えている。本実施形態では、画素部１０１には、ｍ行ｎ列（ｍ及びｎは自然数）の単位画素Ｐ１１～Ｐｍｎ（以下、単位画素Ｐ１１～Ｐｍｎの全部又は一部を個々に区別する必要がない場合、単に「単位画素Ｐ」と称する）が設けられている。図２では、ｍ行ｎ列の画素配列のうちの一部（１４個）の単位画素Ｐが図示されている。単位画素Ｐ１１～Ｐｍｎは、互いに同じ回路構成を有している。単位画素Ｐ１１～Ｐｍｎの具体的な回路構成については、図３を参照して後述する。
　また、画素部１０１には、行列状の画素配列に対して、ｍ本の画素駆動線１０９－１～１０９－ｍが図の左右方向（画素行の画素配列方向／水平方向）に沿って配線されている。また、画素部１０１には、ｎ本の垂直信号線（信号線の一例）１１０－１～１１０－ｎが図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線されている。画素駆動線１０９－１～１０９－ｍの一端は、垂直走査回路１０３の各行に対応した出力端に接続されている。画素駆動線１０９－１～１０９－ｍ及び垂直信号線１１０－１～１１０－ｎの交差部のそれぞれに対応して、単位画素Ｐ１１～Ｐｍｎのそれぞれが配置されている。つまり、撮像素子１は、画素に接続された信号線を備えている。なお、図２では、画素駆動線１０９－１～１０９－ｍを画素行毎に１本ずつ示しているが、各画素行に画素駆動線１０９－１～１０９－ｍを２本以上設けてもよい。以下、垂直信号線１１０－１～１１０－ｎを個々に区別する必要がない場合、単に「垂直信号線１１０」と称し、画素駆動線１０９－１～１０９－ｍを個々に区別する必要がない場合、単に「画素駆動線１０９」と称する。
　タイミング制御回路１０２は、各種のタイミング信号を生成するタイミングジェネレータ（不図示）を備えている。タイミング制御回路１０２は、外部から与えられる制御信号等に基づいて、タイミングジェネレータで生成された各種のタイミング信号を基に垂直走査回路１０３、ＤＡＣ１０４、ＡＤＣ群１２、及び、水平転送走査回路１０６等の駆動制御を行う。
　垂直走査回路１０３は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路１０３は、読出し走査系と掃出し走査系とを含んでいる。
　読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことをいう。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応する。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
　垂直走査回路１０３によって選択走査された画素行の各単位画素から出力される画素信号ＶＳＬは、各列の垂直信号線１１０を介してＡＤＣ群１２に供給される。
　ＤＡＣ１０４は、線形増加するランプ波形の信号である参照信号ＲＡＭＰを生成し、ＡＤＣ群１２に供給する。
　ＡＤＣ群１２は、垂直信号線１１０－１，１１０－２，１１０－３～１１０－（ｎ－１），１１０－ｍに接続されたＡＤＣ１０５－１，１０５－２，１０５－３～１０５－（ｎ－１），１０５－ｎを有している。ＡＤＣ１０５－１，１０５－２，１０５－３～１０５－（ｎ－１），１０５－ｎは、比較器（コンパレータ）１２１－１，１２１－２，１２１－３～１２１－（ｎ－１），１２１－ｎ、カウンタ１２２－１，１２２－２，１２２－３～１２２－（ｎ－１），１２２－ｎ、及び、ラッチ１２３－１，１２３－２，１２３－３～１２３－（ｎ－１），１２３－ｎを有している。なお、以下、ＡＤＣ１０５－１～１０５－ｎ、比較器１２１－１～１２１－ｎ、カウンタ１２２－１～カウンタ１２２－ｎ、及び、ラッチ１２３－１～ラッチ１２３－ｎを個々に区別する必要がない場合、単に、ＡＤＣ１０５、比較器１２１、カウンタ１２２、及び、ラッチ１２３と称する。
　比較器１２１、カウンタ１２２、及び、ラッチ１２３は、それぞれ画素部１０１の垂直信号線１１０毎に１つずつ設けられ、ＡＤＣ１０５を構成している。すなわち、ＡＤＣ群１２には、画素部１０１の垂直信号線１１０毎にＡＤＣ１０５が設けられている。
　撮像素子１は、垂直信号線１１０に接続された比較器１２１を備えている。比較器１２１は、各画素から出力される画素信号ＶＳＬと参照信号ＲＡＭＰとを容量を介して加算した信号の電圧と、所定の基準電圧とを比較し、比較結果を示す出力信号をカウンタ１２２に供給する。比較器１２１の詳細な構成については後述する。
　カウンタ１２２は、比較器１２１の出力信号に基づいて、画素信号ＶＳＬと参照信号ＲＡＭＰとを容量を介して加算した信号が所定の基準電圧を上回るまでの時間をカウントすることにより、アナログの画素信号をカウント値により表されるデジタルの画素信号に変換する。カウンタ１２２は、カウント値をラッチ１２３に供給する。
　ラッチ１２３は、カウンタ１２２から供給されるカウント値を保持する。また、ラッチ１２３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：ＣＤＳ）を行う。
　ＡＤＣ１０５－１～１０５－ｎは、画素部１０１に設けられた単位画素Ｐの一行に並ぶｎ個の単位画素Ｐｉ１～Ｐｉｎ（ｉ＝１，２，３～ｍ）に対応させて配置されている。以下、１個のＡＤＣ１０５を配置するために割り当てられた半導体チップ上の領域を「カラム領域」と称する。
　水平転送走査回路１０６は、シフトレジスタやアドレスデコーダなどによって構成され、ＡＤＣ群１２の画素列に対応した回路部分を順番に選択走査する。水平転送走査回路１０６による選択走査により、ラッチ１２３に保持されているデジタルの画素信号が、水平転送線１１１を介して、順番にアンプ回路１０７に転送される。
　アンプ回路１０７は、ラッチ１２３から供給されるデジタルの画素信号を増幅し、信号処理回路１０８に供給する。
　信号処理回路１０８は、アンプ回路１０７から供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理回路１０８は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理回路１０８は、生成した画像データを後段の装置に出力する。
　＜画素の構成例＞
　図３は、画素部１０１に設けられる単位画素Ｐ１１～Ｐｍｎの構成例を示す回路図である。単位画素Ｐ１１～Ｐｍｎは、互いに同一の構成を有している。
　単位画素Ｐは、光電変換素子としてたとえばフォトダイオード１５１を備えている。単位画素Ｐは、フォトダイオード１５１に対して、転送トランジスタ１５２、増幅トランジスタ１５４、選択トランジスタ１５５及びリセットトランジスタ１５６の４つのトランジスタを能動素子として備える。
　フォトダイオード１５１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
　転送トランジスタ１５２は、フォトダイオード１５１とＦＤ（フローティングディフュージョン）１５３との間に接続されている。転送トランジスタ１５２は、垂直走査回路１０３から供給される駆動信号ＴＸによりオン状態になったとき、フォトダイオード１５１に蓄積されている電荷をＦＤ１５３に転送する。
　ＦＤ１５３には、増幅トランジスタ１５４のゲートが接続されている。増幅トランジスタ１５４は、選択トランジスタ１５５を介して垂直信号線１１０に接続され、画素部１０１の外の定電流源１５７とソースフォロアを構成している。垂直走査回路１０３から供給される駆動信号ＳＥＬにより選択トランジスタ１５５がオン状態になると、増幅トランジスタ１５４は、ＦＤ１５３の電位を増幅し、その電位に応じた電圧を示す画素信号を垂直信号線１１０に出力する。そして、各単位画素Ｐから出力された画素信号は、垂直信号線１１０を介して、ＡＤＣ群１２の各比較器１２１に供給される。
　リセットトランジスタ１５６は、電源ＶＤＤとＦＤ１５３との間に接続されている。リセットトランジスタ１５６が垂直走査回路１０３から供給される駆動信号ＲＳＴによりオンしたとき、ＦＤ１５３の電位が電源ＶＤＤの電位にリセットされる。
　ＦＤ１５３は、転送トランジスタ１５２、増幅トランジスタ１５４及びリセットトランジスタ１５６の接続点に形成されている。転送トランジスタ１５２、増幅トランジスタ１５４、リセットトランジスタ１５６及び選択トランジスタ１５５は、たとえばＮ型の金属－酸化物－半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）で構成されている。
　＜比較器の構成例＞
　ＡＤＣ群１２に設けられた比較器１２１－１～１２１－ｎは、互いに同一の構成を有し、同一の機能を発揮するようになっている。
　図４に示すように、比較器１２１は、垂直信号線１１０（図４では不図示、図２参照）に第一容量部２６を介して接続された第一入力部２１１、及び第二容量部２７に接続された第二入力部２１２を有する差動入力部２１を有している。また、比較器１２１は、第一抵抗素子Ｒ２２１を介してダイオード接続されたトランジスタを有するカレントミラー部２２を有している。詳細は後述するが、当該トランジスタはＮ形のＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２２１である。また、比較器１２１は、差動入力部２１に接続された第二抵抗素子Ｒ１５を有している。さらに、比較器１２１は、第一抵抗素子Ｒ２２１及びトランジスタ（すなわちＮＭＯＳトランジスタＮＴ２２１）の接続部と第一入力部２１１との間並びに第二抵抗素子Ｒ１５及びカレントミラー部２２の接続部と第二入力部２１２との間に設けられたスイッチ部２４を有している。
　第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５は、例えば受動型の素子構造を有している。第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５は、同じ構造を有している。第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５はそれぞれ、少なくとも一部分がポリシリコンで形成されている。第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５は、同じ抵抗値を有している。本実施形態では、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５はそれぞれ、受動素子で構成されている。しかしながら、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５はそれぞれ、能動素子で構成されていてもよい。例えば、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５はそれぞれ、所定のオン抵抗の状態となるようにゲートに電圧が印加されたトランジスタで構成されていてもよい。
　比較器１２１は、差動入力部２１に接続されたテイル電流源２３を有している。テイル電流源２３は、Ｐ型のＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２３１で構成されている。差動入力部２１、カレントミラー部２２及びテイル電流源２３によって差動アンプ２０が構成されている。
　差動入力部２１は、第一入力部２１１を構成するＰＭＯＳトランジスタＰＴ２１１（第一トランジスタの一例）と、第二入力部２１２を構成するＰＭＯＳトランジスタＰＴ２１２（第二トランジスタの一例）とを有している。カレントミラー部２２は、第一抵抗素子Ｒ２２１を介してダイオード接続されたトランジスタであるＮＭＯＳトランジスタＮＴ２２１（第三トランジスタの一例）と、第二抵抗素子Ｒ１５に接続されたＮＭＯＳトランジスタＮＴ２２２（第四トランジスタの一例）とを有している。
　スイッチ部２４は、ＰＭＯＳトランジスタＰＴ２１１及び第一容量部２６の接続部と、第一抵抗素子Ｒ２２１及びＮＭＯＳトランジスタＮＴ２２１の接続部との間に設けられたスイッチＳＷ２４１（第一スイッチの一例）を有している。また、スイッチ部２４は、ＰＭＯＳトランジスタＰＴ２１２及び第二容量部２７の接続部と、第二抵抗素子Ｒ１５及びＮＭＯＳトランジスタＮＴ２２２の接続部との間に設けられたスイッチＳＷ２４２（第二スイッチの一例）を有している。
　第一抵抗素子Ｒ２２１の一端子は、差動入力部２１のＰＭＯＳトランジスタＰＴ２１１のドレイン、カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２１のゲート及びＮＭＯＳトランジスタＮＴ２２２のゲートに接続されている。また、第一抵抗素子Ｒ２２１の他端子は、ＮＭＯＳトランジスタＮＴ２１１のドレイン及びスイッチＳＷ２４１に接続されている。第二抵抗素子Ｒ１５の一端子は、ＰＭＯＳトランジスタＰＴ２１２のドレインに接続されている。第二抵抗素子Ｒ１５の他端子は、ＮＭＯＳトランジスタＮＴ２２２のドレイン及びスイッチＳＷ２４２に接続されている。
　ＰＭＯＳトランジスタＰＴ２１１のソースは、ＰＭＯＳトランジスタＰＴ２１２のソース及びテイル電流源２３のＰＭＯＳトランジスタＰＴ２３１のドレインに接続されている。ＰＭＯＳトランジスタＰＴ２１１のゲートは、第一容量部２６に接続されている。ＰＭＯＳトランジスタＰＴ２１２のゲートは、第二容量部２７に接続されている。
　カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２１のソース及びＮＭＯＳトランジスタＮＴ２２２のソースは、グランドＧＮＤ１に接続されている。
　ＰＭＯＳトランジスタＰＴ２３１のソースは電源ＶＤＤ１に接続されている。ＰＭＯＳトランジスタＰＴ２３１のゲートは、バイアス電圧ＶＧが入力される入力端子Ｔ２４に接続されている。
　ＰＭＯＳトランジスタＰＴ２１２及び第二抵抗素子Ｒ１５の接続部は、出力信号ＯＵＴ１が出力される出力端子Ｔ２５に接続されている。より具体的には、出力端子Ｔ２５は、ＰＭＯＳトランジスタＰＴ２１２のドレイン及び第二抵抗素子Ｒ１５の一端子に接続されている。
　カレントミラー部２２は、ＮＭＯＳトランジスタＮＴ２２１、ＮＭＯＳトランジスタＮＴ２２２及び第一抵抗素子Ｒ２２１によってカレントミラー回路を構成している。また、差動入力部２１及びテイル電流源２３によって、差動の比較部が構成されている。換言すると、ＰＭＯＳトランジスタＰＴ２１１、ＰＭＯＳトランジスタＰＴ２１２及びＰＭＯＳトランジスタＰＴ２３１によって差動の比較部が構成されている。ＰＭＯＳトランジスタＰＴ２３１が、入力端子Ｔ２４を介して外部から入力されるバイアス電圧ＶＧにより電流源として動作し、ＰＭＯＳトランジスタＰＴ２１１及びＰＭＯＳトランジスタＰＴ２１２が差動トランジスタとして動作する。
　図４に示すように、スイッチＳＷ２４１は、第一抵抗素子Ｒ２２１を介してＰＭＯＳトランジスタＰＴ２１１のドレイン－ゲート間に接続されている。より具体的には、スイッチＳＷ２４１の一端子は、ＰＭＯＳトランジスタＰＴ２１１のゲートに接続されている。スイッチＳＷ２４１の他端子は、第一抵抗素子Ｒ２２１の他端子に接続されている。また、スイッチＳＷ２４１の他端子は、ＮＭＯＳトランジスタＮＴ２２１のドレインにも接続されている。第一抵抗素子Ｒ２２１の一端子はＰＭＯＳトランジスタＰＴ２１１のドレインに接続されている。したがって、スイッチＳＷ２４１は、第一抵抗素子Ｒ２２１を介してＰＭＯＳトランジスタＰＴ２１１のドレイン－ゲート間に接続される。また、換言すると、スイッチＳＷ２４１及び第一抵抗素子Ｒ２２１は、ＰＭＯＳトランジスタＰＴ２１１のドレイン－ゲート間で直列に接続されている。スイッチＳＷ２４１は、タイミング制御回路１０２（図２参照）から入力端子Ｔ２３を介して入力される駆動信号ＡＺＳＷ１により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。スイッチＳＷ２４１がオン状態である場合、ＰＭＯＳトランジスタＰＴ２１１のドレイン－ゲート間は、スイッチＳＷ２４１及び第一抵抗素子Ｒ２２１を介して接続される。このため、スイッチＳＷ２４１がオン状態である場合、ＰＭＯＳトランジスタＰＴ２１１は、スイッチＳＷ２４１及び第一抵抗素子Ｒ２２１を介してダイオード接続された状態となる。
　スイッチＳＷ２４２は、第二抵抗素子Ｒ１５を介してＰＭＯＳトランジスタＰＴ２１２のドレイン－ゲート間に接続されている。より具体的には、スイッチＳＷ２４２の一端子は、ＰＭＯＳトランジスタＰＴ２１２のゲートに接続されている。スイッチＳＷ２４２の他端子は、第二抵抗素子Ｒ１５の他端子に接続されている。また、スイッチＳＷ２４２の他端子は、ＮＭＯＳトランジスタＮＴ２２２のドレインにも接続されている。第二抵抗素子Ｒ１５の一端子はＰＭＯＳトランジスタＰＴ２１２のドレインに接続されている。したがって、スイッチＳＷ２４２は、第二抵抗素子Ｒ１５を介してＰＭＯＳトランジスタＰＴ２１２のドレイン－ゲート間に接続される。また、換言すると、スイッチＳＷ２４２及び第二抵抗素子Ｒ１５は、ＰＭＯＳトランジスタＰＴ２１２のドレイン－ゲート間で直列に接続されている。スイッチＳＷ２４２は、タイミング制御回路１０２（図２参照）から入力端子Ｔ２３を介して入力される駆動信号ＡＺＳＷ１により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。スイッチＳＷ２４２がオン状態である場合、ＰＭＯＳトランジスタＰＴ２１２のドレイン－ゲート間は、スイッチＳＷ２４２及び第二抵抗素子Ｒ１５を介して接続される。このため、スイッチＳＷ２４２がオン状態である場合、ＰＭＯＳトランジスタＰＴ２１２は、スイッチＳＷ２４２及び第二抵抗素子Ｒ１５を介してダイオード接続された状態となる。
　ここで、比較器１２１（すなわち差動アンプ２０）が動作可能な電源ＶＤＤ１の下限値について、図５及び図６を用いて説明する。図５には、比較器１２１に設けられた差動アンプ２０、スイッチＳＷ２４１，ＳＷ２４２及びキャパシタＣ２７１が抜き出されて図示されている。また、図５には、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態におけるテイル電流源２３、差動入力部２１及びカレントミラー部２２に印加される電圧が図示されている。
　比較器１２１を動作させるために必要な電源ＶＤＤ１の電圧値は、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合に最大となる。このため、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合の電源ＶＤＤ１の電圧を下げることにより、ＡＤＣ１０５の低消費電力化とともに、撮像素子１の低消費電力化を図ることができる。比較器１２１を動作させるための電源ＶＤＤ１は、テイル電流源２３、差動入力部２１及びカレントミラー部２２に分割して印加される。
　図５に示すように、テイル電流源２３に印加される電圧は、テイル電流源２３を構成するＰＭＯＳトランジスタＰＴ２３１のドレインソース間電圧ＶｄｓＴとなる。
　スイッチＳＷ２４１がオン状態の場合、差動入力部２１のＰＭＯＳトランジスタＰＴ２１１のゲートは、第一抵抗素子Ｒ２２１の他端子と同電位になる。このため、スイッチＳＷ２４１がオン状態の場合にＰＭＯＳトランジスタＰＴ２１１のソースと第一抵抗素子Ｒ２２１の他端子との間に印加される電圧は、ＰＭＯＳトランジスタＰＴ２１１のゲートソース間電圧Ｖｇｓと等しくなる。
　また、スイッチＳＷ２４２がオン状態の場合、差動入力部２１のＰＭＯＳトランジスタＰＴ２１２のゲートは、第二抵抗素子Ｒ１５の他端子と同電位になる。このため、スイッチＳＷ２４２がオン状態の場合にＰＭＯＳトランジスタＰＴ２１２のソースと第二抵抗素子Ｒ１５の他端子との間に印加される電圧は、ＰＭＯＳトランジスタＰＴ２１２のゲートソース間電圧Ｖｇｓと等しくなる。
　上述のとおり、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５は、抵抗値がほぼ同じ値となるように形成されている。また、ＰＭＯＳトランジスタＰＴ２１１及びＰＭＯＳトランジスタＰＴ２１２は、ほぼ同じトランジスタサイズで近接して形成されている。このため、ＰＭＯＳトランジスタＰＴ２１１及びＰＭＯＳトランジスタＰＴ２１２は、ほぼ同じトランジスタ特性を有している。このため、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、ＰＭＯＳトランジスタＰＴ２１１のゲートソース間電圧ＶｇｓとＰＭＯＳトランジスタＰＴ２１２のゲートソース間電圧Ｖｇｓとは、ほぼ同じ電圧値となる。この電圧値におけるＰＭＯＳトランジスタＰＴ２１１及びＰＭＯＳトランジスタＰＴ２１２のそれぞれのゲートソース間電圧ＶｇｓＰが、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合に差動入力部２１に印加される電圧となる。
　カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２１のゲートは、第一抵抗素子Ｒ２２１の一端子に接続されている。このため、カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２１のゲートは、第一抵抗素子Ｒ２２１の一端子と同電位である。したがって、ＮＭＯＳトランジスタＮＴ２２１のソースと第一抵抗素子Ｒ２２１の一端子との間に印加される電圧は、ＮＭＯＳトランジスタＮＴ２２１のゲートソース間電圧Ｖｇｓと等しくなる。
　カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２２のゲートは、第一抵抗素子Ｒ２２１の一端子に接続されている。このため、カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２２のゲートは、第一抵抗素子Ｒ２２１の一端子と同電位である。また、上述のとおり、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５は、ほぼ同じ抵抗値を有している。さらに、ＰＭＯＳトランジスタＰＴ２１１及びＰＭＯＳトランジスタＰＴ２１２は、ほぼ同じトランジスタ特性を有している。このため、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、第一抵抗素子Ｒ２２１の一端子及び第二抵抗素子Ｒ１５の一端子は、同電位となる。したがって、ＮＭＯＳトランジスタＮＴ２２２のソースと第二抵抗素子Ｒ１５の一端子との間に印加される電圧は、ＮＭＯＳトランジスタＮＴ２２２のゲートソース間電圧Ｖｇｓと等しくなる。
　ＮＭＯＳトランジスタＮＴ２２１及びＮＭＯＳトランジスタＮＴ２２２は、ほぼ同じトランジスタサイズで近接して形成されている。このため、ＮＭＯＳトランジスタＮＴ２２１及びＮＭＯＳトランジスタＮＴ２２２は、ほぼ同じトランジスタ特性を有している。このため、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、ＮＭＯＳトランジスタＮＴ２２１のゲートソース間電圧ＶｇｓとＮＭＯＳトランジスタＮＴ２２２のゲートソース間電圧Ｖｇｓとは、ほぼ同じ電圧値となる。この電圧値におけるＮＭＯＳトランジスタＮＴ２２１及びＮＭＯＳトランジスタＮＴ２２２のそれぞれのゲートソース間電圧ＶｇｓＮが、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合にカレントミラー部２２に印加される電圧となる。
　このように、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、差動入力部２１におけるゲートソース間電圧ＶｇｓＰと、カレントミラー部２２におけるゲートソース間電圧ＶｇｓＮとは、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５のそれぞれの両端子間に生じる電位差分、すなわち端子間電圧ＶＲの分だけ重複している。ここで、差動入力部２１におけるゲートソース間電圧ＶｇｓＰ、カレントミラー部２２におけるゲートソース間電圧ＶｇｓＮ、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５のそれぞれの端子間電圧ＶＲ、テイル電流源２３におけるドレインソース間電圧ＶｄｓＴ及び電源ＶＤＤ１の参照符号をそれぞれの電圧値を表す符号としても用いることにする。そうすると、比較器１２１に第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５が設けられている場合であってスイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態のときの電源ＶＤＤ１は、以下の式（１）で表すことができる。
　ＶＤＤ１＝ＶｄｓＴ＋ＶｇｓＰ＋ＶｇｓＮ－ＶＲ　・・・（１）
　ここで、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５が設けられていない場合の比較器１２１の電源ＶＤＤ１の電圧値について、図６を用いて説明する。図６には、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５が設けられていない場合の１実施例としての比較器１２１が図示されている。
　図６に示すように、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５が設けられていない場合、差動入力部２１のＰＭＯＳトランジスタＰＴ２１１のドレイン、カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２１のドレイン及びスイッチＳＷ２４１の他端子が接続されている。また、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５が設けられていない場合、差動入力部２１のＰＭＯＳトランジスタＰＴ２１２のドレイン、カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２２のドレイン及びスイッチＳＷ２４２の他端子が接続されている。
　このため、スイッチＳＷ２４１がオン状態の場合、差動入力部２１のＰＭＯＳトランジスタＰＴ２１１のゲートは、ＰＭＯＳトランジスタＰＴ２１１のドレインと同電位になる。このため、スイッチＳＷ２４１がオン状態の場合、ＰＭＯＳトランジスタＰＴ２１１のドレインソース間電圧Ｖｄｓは、ＰＭＯＳトランジスタＰＴ２１１のゲートソース間電圧Ｖｇｓと等しくなる。
　また、スイッチＳＷ２４２がオン状態の場合、差動入力部２１のＰＭＯＳトランジスタＰＴ２１２のゲートは、ＰＭＯＳトランジスタＰＴ２１２のドレインと同電位になる。このため、スイッチＳＷ２４２がオン状態の場合、ＰＭＯＳトランジスタＰＴ２１２のドレインソース間電圧Ｖｄｓは、ＰＭＯＳトランジスタＰＴ２１２のゲートソース間電圧Ｖｇｓと等しくなる。
　上述のとおり、ＰＭＯＳトランジスタＰＴ２１１及びＰＭＯＳトランジスタＰＴ２１２は、ほぼ同じトランジスタ特性を有している。このため、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、ＰＭＯＳトランジスタＰＴ２１１のゲートソース間電圧ＶｇｓとＰＭＯＳトランジスタＰＴ２１２のゲートソース間電圧Ｖｇｓとは、ほぼ同じ電圧値となる。この電圧値におけるＰＭＯＳトランジスタＰＴ２１１及びＰＭＯＳトランジスタＰＴ２１２のそれぞれのゲートソース間電圧ＶｇｓＰが、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合に差動入力部２１に印加される電圧となる。
　カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２１のゲートは、ＮＭＯＳトランジスタＮＴ２２１のドレインに接続されている。このため、カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２１のゲートは、ＮＭＯＳトランジスタＮＴ２２１のドレインと同電位である。したがって、ＮＭＯＳトランジスタＮＴ２１１のドレインソース間電圧Ｖｄｓは、ＮＭＯＳトランジスタＮＴ２２１のゲートソース間電圧Ｖｇｓと等しくなる。
　カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２２のゲートは、ＮＭＯＳトランジスタＮＴ２２１のドレインに接続されている。このため、カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２２のゲートは、ＮＭＯＳトランジスタＮＴ２２１のドレインと同電位である。また、上述のとおり、ＰＭＯＳトランジスタＰＴ２１１及びＰＭＯＳトランジスタＰＴ２１２は、ほぼ同じトランジスタ特性を有している。このため、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、ＰＭＯＳトランジスタＰＴ２１１のドレイン及びＰＭＯＳトランジスタＰＴ２１２のドレインは、ほぼ同電位となる。したがって、ＮＭＯＳトランジスタＮＴ２２２のドレインソース間電圧Ｖｄｓは、ＮＭＯＳトランジスタＮＴ２２２のゲートソース間電圧Ｖｇｓと等しくなる。
　ＮＭＯＳトランジスタＮＴ２２１及びＮＭＯＳトランジスタＮＴ２２２は、ほぼ同じトランジスタ特性を有している。このため、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、ＮＭＯＳトランジスタＮＴ２２１のゲートソース間電圧ＶｇｓとＮＭＯＳトランジスタＮＴ２２２のゲートソース間電圧Ｖｇｓとは、ほぼ同じ電圧値となる。この電圧値におけるＮＭＯＳトランジスタＮＴ２２１及びＮＭＯＳトランジスタＮＴ２２２のそれぞれのゲートソース間電圧ＶｇｓＮが、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合にカレントミラー部２２に印加される電圧となる。
　このように、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５が設けられていない場合、電源ＶＤＤ１の電圧は、差動入力部２１とカレントミラー部２２とで重複して印加されない。このため、比較器１２１に第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５が設けられていない場合であってスイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態のときの電源ＶＤＤ１は、以下の式（２）で表すことができる。
　ＶＤＤ１＝ＶｄｓＴ＋ＶｇｓＰ＋ＶｇｓＮ　・・・（２）
　このように、比較器１２１は、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５を有さない場合と比較して、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の端子間電圧ＶＲの分だけ低減された電源ＶＤＤ１で動作することが可能になる。これにより、ＡＤＣ１０５の低消費電力化とともに撮像素子１の低消費電力化を図ることができる。
　式（１）に示すように、電源ＶＤＤ１は、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の端子間電圧ＶＲの電圧値が大きいほど低く設定できる。しかしながら、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の端子間電圧ＶＲの電圧値が大きくなると、カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２１，ＮＴ２２２のドレインソース間電圧Ｖｄｓが低くなる。カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２１，ＮＴ２２２のドレインソース間電圧Ｖｄｓが低くなると、カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２１，ＮＴ２２２の動作点が線形領域となるので、比較器１２１が安定して動作し難くなる。このため、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の抵抗値は、カレントミラー部２２のＮＭＯＳトランジスタＮＴ２２１，ＮＴ２２２の動作点が飽和領域となるように設定される。
　次に、比較器１２１の形成領域における第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の占有面積について図７を用いて説明する。図７中の左側には、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５を有する場合の比較器１２１の形成領域が模式的に示されている。図７中の右側には、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５を有さない場合の比較器１２１の形成領域が模式的に示されている。
　図７に示すように、比較器１２１の形成領域における第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の占有面積は、当該形成領域における第一容量部２６、第二容量部２７及びスイッチ群２８（詳細は後述する）、差動入力部２１、テイル電流源２３、カレントミラー部２２、帯域制限容量Ｃ２８（詳細は後述する）のそれぞれの占有面積と比較して小さい。このため、比較器１２１の形成領域は、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の有無によって大差がない。したがって、比較器１２１は、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５を有していても、カウンタ１２２やラッチ１２３（図２参照）に影響を及ぼさずにＡＤＣ１０５の形成領域に配置されることができる。
　次に、比較器１２１の動作点を決定するバイアス電流を生成する電流生成部について図８を用いて説明する。図８では、理解を容易にするため、比較器１２１も併せて図示されている。
　図８に示すように、電流生成部９０は、バイアス電流生成回路９１と、コンパレータバイアス回路９２とを有している。バイアス電流生成回路９１は、比較器１２１に供給する電流の基準となる基準電流Ｉｒｅｆを生成するようになっている。コンパレータバイアス回路９２は、ＡＤＣ群１２に設けられた複数の比較器１２１のそれぞれに所望の電流が流れるように、バイアス電流生成回路９１が生成した基準電流Ｉｒｅｆを調整するようになっている。
　バイアス電流生成回路９１は、基準電圧Ｖｒｅｆを生成するＢＧＲ（Ｂａｎｄ　Ｇａｐ　Ｒｅｆｅｒｅｎｃｅ）回路９１１と、基準電圧Ｖｒｅｆが入力される増幅器９１２とを有している。増幅器９１２は例えばオペアンプで構成されている。ＢＧＲ回路９１１の出力端子は増幅器９１２の非反転入力端子（＋）に接続されている。これにより、ＢＧＲ回路９１１で生成された基準電圧Ｖｒｅｆは増幅器９１２の非反転入力端子（＋）に入力される。
　バイアス電流生成回路９１は、増幅器９１２の出力電圧が入力されるＰＭＯＳトランジスタＰＴ９１３と、ＰＭＯＳトランジスタＰＴ９１３とグランドＧＮＤ１との間に直列に接続された基準抵抗素子Ｒ９１１及び抵抗素子Ｒ９１２とを有している。基準抵抗素子Ｒ９１１は、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５と同じ種類であって比較器１２１の動作点を決定するバイアス電流の基準となる基準電流Ｉｒｅｆの電流値を決定する素子である。基準抵抗素子Ｒ９１１、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５は、少なくも一部分がポリシリコンで形成されていてもよい。基準抵抗素子Ｒ９１１と、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５との少なくとも一部分が同じ種類の素子であると、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の端子間電圧ＶＲを精度よく設計することができる。基準抵抗素子Ｒ９１１、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５は、例えば撮像素子１が使用される周囲温度で抵抗値が変動する場合がある。基準抵抗素子Ｒ９１１、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の少なくとも一部分が同じ種類の素子であると、基準抵抗素子Ｒ９１１、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の抵抗値は、周囲温度の影響によって同様に変動する。例えば、周囲温度の影響によって第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の抵抗値が大きくなると、基準抵抗素子Ｒ９１１の抵抗値も大きくなる。また、周囲温度の影響によって第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の抵抗値が小さくなると、基準抵抗素子Ｒ９１１の抵抗値も小さくなる。このように、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の抵抗値の変動に基づく端子間電圧ＶＲの変動は、ほぼ一定の基準電圧Ｖｒｅｆと基準抵抗素子Ｒ９１１の抵抗値の変動に基づくバイアス電流の変動によって打ち消される。これにより、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の端子間電圧ＶＲの精度の向上が図られ、撮像素子１の動作の安定化を図ることができる。
　増幅器９１２の出力端子はＰＭＯＳトランジスタＰＴ９１３のゲートに接続されている。ＰＭＯＳトランジスタＰＴ９１３のソースは電源ＶＤＤ１に接続されている。ＰＭＯＳトランジスタＰＴ９１３のドレインは抵抗素子Ｒ９１２の一端子に接続されている。抵抗素子Ｒ９１２の他端子は基準抵抗素子Ｒ９１１の一端子に接続されている。基準抵抗素子Ｒ９１１の他端子はグランドＧＮＤ１に接続されている。
　さらに、バイアス電流生成回路９１は、基準電流Ｉｒｅｆをコンパレータバイアス回路９２に出力するためのＰＭＯＳトランジスタＰＴ９１４を有している。ＰＭＯＳトランジスタＰＴ９１３及びＰＭＯＳトランジスタＰＴ９１４は、ほぼ同じトランジスタ特性を有している。ＰＭＯＳトランジスタＰＴ９１４のゲートは、ＰＭＯＳトランジスタＰＴ９１３のゲートに接続されている。ＰＭＯＳトランジスタＰＴ９１３のソースは電源ＶＤＤ１に接続されている。ＰＭＯＳトランジスタＰＴ９１４のドレインは、コンパレータバイアス回路９２に接続されている。これにより、ＰＭＯＳトランジスタＰＴ９１４及びＰＭＯＳトランジスタＰＴ９１３のそれぞれのゲートソース間電圧は、ほぼ同じ電圧値になる。その結果、ＰＭＯＳトランジスタＰＴ９１４及びＰＭＯＳトランジスタＰＴ９１３には、ほぼ同じ大きさのドレインソース間電流が流れるようになる。
　増幅器９１２の反転入力端子（－）は、基準抵抗素子Ｒ９１１の一端子及び抵抗素子Ｒ９１２の他端子に接続されている。増幅器９１２は、非反転入力端子（＋）に入力される基準電圧Ｖｒｅｆを基準抵抗素子Ｒ９１１で除算した値にほぼ一致するドレインソース間電流がＰＭＯＳトランジスタＰＴ９１３に流れるようにＰＭＯＳトランジスタＰＴ９１３のゲートに印加する電圧を調整するようになっている。つまり、増幅器９１２は、反転入力端子（－）に入力される電圧が基準電圧Ｖｒｅｆと同電位となるようにＰＭＯＳトランジスタＰＴ９１３をフィードバック制御するようになっている。その結果、バイアス電流生成回路９１は、基準電圧Ｖｒｅｆを基準抵抗素子Ｒ９１１で除算した値に比例する定電流をＰＭＯＳトランジスタＰＴ９１４からコンパレータバイアス回路９２に出力することができる。
　図８に示すように、コンパレータバイアス回路９２は、カレントミラー回路９２１と、カレントミラー回路９２１に接続されたＰＭＯＳトランジスタＰＴ９２２と、ＰＭＯＳトランジスタＰＴ９２２のゲートに接続されたキャパシタＣ９２１とを有している。
　カレントミラー回路９２１は、バイアス電流生成回路９１に接続されたＮＭＯＳトランジスタＮＴ９２１ａと、ＮＭＯＳトランジスタ９２１ａのゲートに接続されたゲートを有するＮＭＯＳトランジスタＮＴ９２１ｂとを有している。ＮＭＯＳトランジスタＮＴ９２１ａのドレインは、バイアス電流生成回路９１のＰＭＯＳトランジスタＰＴ９１４のドレインに接続されている。ＮＭＯＳトランジスタＮＴ９２１ａのソースは、グランドＧＮＤ１に接続されている。ＮＭＯＳトランジスタＮＴ９２１ａのゲートは、ＮＭＯＳトランジスタＮＴ９２１ａのドレインに接続されている。このため、ＮＭＯＳトランジスタＮＴ９２１ａはダイオード接続された状態にある。また、ＮＭＯＳトランジスタＮＴ９２１ａは、電源ＶＤＤ１とグランドＧＮＤ１との間でＰＭＯＳトランジスタＰＴ９１４と直列に接続されている。このため、ＮＭＯＳトランジスタＮＴ９２１ａには、ＰＭＯＳトランジスタＰＴ９１４のドレインソース間電流と同じ電流値のドレインソース間電流が流れるようになる。
　ＮＭＯＳトランジスタＮＴ９２１ｂのソースは、グランドＧＮＤ１に接続されている。ＮＭＯＳトランジスタＮＴ９２１ｂのドレインは、ＰＭＯＳトランジスタＰＴ９２２のドレインに接続されている。ＮＭＯＳトランジスタＮＴ９２１ａ及びＮＭＯＳトランジスタＮＴ９２１ｂのそれぞれのゲートは、ＮＭＯＳトランジスタＮＴ９２１ａのドレインに接続されている。これにより、ＮＭＯＳトランジスタＮＴ９２１ｂには、ＮＭＯＳトランジスタＮＴ９２１ａのドレインソース間電流に比例するドレインソース間電流が流れる。ＮＭＯＳトランジスタＮＴ９２１ｂは、ドレインソース間電流を変更できるように構成されている。ＮＭＯＳトランジスタＮＴ９２１ｂのドレインソース間電流は、ＡＤＣ群１２に設けられた複数の比較器１２１のそれぞれに所望の電流を流すことが可能な電流値に設定される。
　ＰＭＯＳトランジスタＰＴ９２２のソースは、電源ＶＤＤ１に接続されている。ＰＭＯＳトランジスタＰＴ９２２は、ドレインソース間電流を変更できるように構成されている。キャパシタＣ９２１の一方の電極は電源ＶＤＤ１に接続されている。キャパシタＣ９２１の他方の電極はＰＭＯＳトランジスタＰＴ９２２のゲートに接続されている。ＰＭＯＳトランジスタＰＴ９２２は、電源ＶＤＤ１とグランドＧＮＤ１と間においてＮＭＯＳトランジスタＮＴ９２１ｂと直列に接続されている。ＰＭＯＳトランジスタＰＴ９２２のゲートは、ＰＭＯＳトランジスタＰＴ９２２のドレインに接続されている。これにより、ＰＭＯＳトランジスタＰＴ９２２はダイオード接続された状態にある。このため、ＰＭＯＳトランジスタＰＴ９２２は、ドレインソース間電流がＮＭＯＳトランジスタＮＴ９２１ｂのドレインソース間電流と同じ電流値となるようにゲート電圧が調整される。
　キャパシタＣ９２１は、ＰＭＯＳトランジスタＰＴ９２２のゲートノードの帯域を落とすことにより、キャパシタＣ９２１よりも前段に設けられた回路のノイズを抑える役割を持っている。
　図８に示すように、コンパレータバイアス回路９２のＰＭＯＳトランジスタＰＴ９２２のゲートと比較器１２１のテイル電流源２３のゲートとの間にはスイッチＳＷ１０５が設けられている。スイッチＳＷ１０５は、ＡＤＣ１０５－１～１０５－ｎ（図２参照）のそれぞれに設けられている。スイッチＳＷ１０５の一端子は、ＰＭＯＳトランジスタＰＴ９２２のゲート及びキャパシタＣ９２１の他方の電極に接続されている。スイッチＳＷ１０５の他端子は、入力端子Ｔ２４を介してテイル電流源２３を構成するＰＭＯＳトランジスタＰＴ２３１のゲートに接続されている。
　スイッチＳＷ１０５の他端子とテイル電流源２３との間にはキャパシタＣ１０５が設けられている。キャパシタＣ１０５は、ＡＤＣ１０５－１～１０５－ｎ（図２参照）のそれぞれに設けられている。キャパシタＣ１０５の一方の電極は、電源ＶＤＤ１に接続されている。キャパシタＣ１０５の他方の電極は、スイッチＳＷ１０５の他端子に接続されている。また、キャパシタＣ１０５の他方の電極は、入力端子Ｔ２４を介してテイル電流源２３を構成するＰＭＯＳトランジスタＰＴ２３１のゲートに接続されている。
　スイッチＳＷ１０５がオン状態になると、キャパシタＣ１０５の他方の電極とＰＭＯＳトランジスタＰＴ９２２のゲートとが同電位となる。これにより、キャパシタＣ１０５は、テイル電流源２３のＰＭＯＳトランジスタＰＴ２３１が所定のドレインソース間電流を流すことが可能なゲートソース間電圧と同じ電圧値の電圧を保持することができる。この所定のドレインソース間電流が比較器１２１に供給するための所望の電流となる。キャパシタＣ１０５の他方の電極とＰＭＯＳトランジスタＰＴ９２２のゲートとが同電位となった後にスイッチＳＷ１０５がオフ状態になっても、キャパシタＣ１０５の他方の電極は、当該同電位を維持する。キャパシタＣ１０５が維持する電圧がバイアス電圧ＶＧとなる。その結果、テイル電流源２３には、スイッチＳＷ１０５がオフ状態になった後もバイアス電圧ＶＧが供給され、比較器１２１には所望の電流が流れ続ける。キャパシタＣ１０５に蓄積された電荷は時間の経過とともに放電するので、バイアス電圧ＶＧが低下する可能性がある。そこで、撮像素子１は、スイッチＳＷ１０５を所定のタイミングでオン状態とすることにより、キャパシタＣ１０５の電圧を所定範囲に維持することができる。このため、バイアス電圧ＶＧの変動が所定範囲に抑えられるので、比較器１２１に供給される電流は所望範囲に維持される。これにより、比較器１２１の誤動作が防止される。
　図４に戻って、比較器１２１は、差動入力部２１のＰＭＯＳトランジスタＰＴ２１１のゲートに接続された第一容量部２６及びスイッチ群２８を備えている。第一容量部２６は、垂直信号線１１０（図２参照）に接続されたキャパシタＣ２６１（第一容量の一例）と参照信号ＲＡＭＰを生成するＤＡＣ１０４（図２参照）に接続されたキャパシタＣ２６２（第二容量の一例）とを有している。また、比較器１２１は、キャパシタＣ２６１及びキャパシタＣ２６２に接続可能に設けられた容量群２６３（第三容量の一例）を有している。容量群２６３は、分割された３つのキャパシタＣ２６３ａ、キャパシタＣ２６３ｂ及びキャパシタＣ２６３ｃ（複数の容量の一例）で構成されている。スイッチ群２８は、スイッチＳＷ２８１、スイッチＳＷ２８２、スイッチＳＷ２８３及びスイッチＳＷ２８４を有している。
　キャパシタＣ２６１と容量群２６３との間には、スイッチＳＷ２８１が設けられ、キャパシタＣ２６２と容量群２６３との間には、スイッチＳＷ２８２が設けられている。隣り合うキャパシタＣ２６３ａ、キャパシタＣ２６３ｂ及びキャパシタＣ２６３ｃの間には、スイッチＳＷ２８３，ＳＷ２８４が設けられている。より具体的には、キャパシタＣ２６３ａとキャパシタＣ２６３ｂとの間には、スイッチＳＷ２８３が設けられ、キャパシタＣ２６３ｂとキャパシタＣ２６３ｃとの間には、スイッチＳＷ２８４が設けられている。
　キャパシタＣ２６１は、画素信号ＶＳＬの入力端子Ｔ２１とＰＭＯＳトランジスタＰＴ２１１のゲートとの間に接続されている。キャパシタＣ２６１は、画素信号ＶＳＬに対する入力容量となる。
　キャパシタＣ２６２は、参照信号ＲＡＭＰの入力端子Ｔ２２とＰＭＯＳトランジスタＰＴ２１１のゲートとの間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。
　キャパシタＣ２６３ａ、キャパシタＣ２６３ｂ及びキャパシタＣ２６３ｃは、スイッチＳＷ２８１、スイッチＳＷ２８２、スイッチＳＷ２８３及びスイッチＳＷ２８４のオン／オフ状態に応じてキャパシタＣ２６１及びキャパシタＣ２６２の容量値を変更させる可変キャパシタとして機能する。キャパシタＣ２６３ａ、キャパシタＣ２６３ｂ及びキャパシタＣ２６３ｃは、スイッチＳＷ２８１を介して入力端子Ｔ２１とＰＭＯＳトランジスタＰＴ２１１のゲートとの間に接続されている。また、キャパシタＣ２６３ａ、キャパシタＣ２６３ｂ及びキャパシタＣ２６３ｃは、スイッチＳＷ２８２を介して入力端子Ｔ２２とＰＭＯＳトランジスタＰＴ２１１のゲートとの間に接続されている。
　より具体的に、キャパシタＣ２６１は、入力端子Ｔ２１を介して垂直信号線１１０（図２参照）に接続された一方の電極と、差動入力部２１のＰＭＯＳトランジスタＰＴ２１１のゲートに接続された他方の電極とを有している。キャパシタＣ２６２は、入力端子Ｔ２２を介してＤＡＣ１０４（図２参照）に接続された一方の電極と、差動入力部２１のＰＭＯＳトランジスタＰＴ２１１のゲートに接続された他方の電極とを有している。
　比較器１２１に設けられたスイッチ群２８は、隣り合う２つのキャパシタＣ２６１，Ｃ２６２，Ｃ２６３ａ，Ｃ２６３ｂ，Ｃ２６３ｃの接続及び切断を切り替える複数のスイッチを有している。より具体的には、スイッチ群２８は、隣り合う２つのキャパシタＣ２６１及びキャパシタＣ２６３ａの接続及び切断を切り替えるスイッチＳＷ２８１を有している。スイッチ群２８は、隣り合う２つのキャパシタＣ２６２及びキャパシタＣ２６３ｃの接続及び切断を切り替えるスイッチＳＷ２８２を有している。スイッチ群２８は、隣り合う２つのキャパシタＣ２６３ａ及びキャパシタＣ２６３ｂの接続及び切断を切り替えるスイッチＳＷ２８３を有している。スイッチ群２８は、隣り合う２つのキャパシタＣ２６３ｂ及びキャパシタＣ２６３ｃの接続及び切断を切り替えるスイッチＳＷ２８４を有している。スイッチＳＷ２８１の一端子には、入力端子Ｔ２１が接続されている。
　キャパシタＣ２６１～Ｃ２６３ｃはそれぞれ、スイッチＳＷ２８１～ＳＷ２８４に接続された一方の電極と、差動入力部２１のＰＭＯＳトランジスタＰＴ２１１のゲートに接続された他方の電極とを有している。より具体的には、キャパシタＣ２６１は、スイッチＳＷ２８１の一端子に接続された一方の電極と、ＰＭＯＳトランジスタＰＴ２１１のゲートに接続された他方の電極とを有している。
　キャパシタＣ２６３ａは、スイッチＳＷ２８１の他端子及びスイッチＳＷ２８３の一端子に接続された一方の電極と、ＰＭＯＳトランジスタＰＴ２１１のゲートに接続された他方の電極とを有している。キャパシタＣ２６３ｂは、スイッチＳＷ２８３の他端子及びスイッチＳＷ２８４の一端子に接続された一方の電極と、ＰＭＯＳトランジスタＰＴ２１１のゲートに接続された他方の電極とを有している。キャパシタＣ２６３ｃは、スイッチＳＷ２８４の他端子及びスイッチＳＷ２８２の一端子に接続された一方の電極と、ＰＭＯＳトランジスタＰＴ２１１のゲートに接続された他方の電極とを有している。スイッチＳＷ２８２の他端子には、入力端子Ｔ２２が接続されている。
　キャパシタＣ２６２は、スイッチＳＷ２８２の他端子に接続された一方の電極と、ＰＭＯＳトランジスタＰＴ２１１のゲートに接続された他方の電極とを有している。
　したがって、スイッチＳＷ２８１～ＳＷ２８４は、キャパシタＣ２６１の一方の電極及びキャパシタＣ２６２の一方の電極の間で直列に接続されている。
　スイッチＳＷ２８１～ＳＷ２８４のオン／オフ状態が制御されることにより、画素信号ＶＳＬに対する入力容量及び参照信号ＲＡＭＰに対する入力容量の比が制御される。スイッチＳＷ２８１～ＳＷ２８４は、少なくとも１つがオフ状態となるように制御される。
　以下、キャパシタＣ２６１～Ｃ２６３ｃのそれぞれの参照符号をそれぞれの容量値を表す符号としても用いることにする。キャパシタＣ２６１～Ｃ２６３ｃは、並列に接続されている。このため、画素信号ＶＳＬに対する入力減衰ゲインＡｉｎｖは、以下の式（３）で表すことができ、参照信号ＲＡＭＰに対する入力減衰ゲインＡｉｎｒは、以下の式（４）で表すことができる。
　Ａｉｎｖ＝（Ｃ２６１＋Ｃα）／ΣＣ　・・・（３）
　Ａｉｎｒ＝（Ｃ２６２＋Ｃβ）／ΣＣ　・・・（４）
　式（３）及び式（４）において、「ΣＣ」は、キャパシタＣ２６１～Ｃ２６３ｃの容量値の総和を表している。また、式（３）中の「Ｃα」は、スイッチＳＷ２８１～ＳＷ２８４のオン／オフ状態に応じて画素信号ＶＳＬ側に付加されるキャパシタの容量値を表している。また、式（４）中の「Ｃβ」は、スイッチＳＷ２８１～ＳＷ２８４のオン／オフ状態に応じて参照信号ＲＡＭＰ側に付加されるキャパシタの容量値を表している。式（３）中の「Ｃα」及び式（４）中の「Ｃβ」は、スイッチＳＷ２８１～ＳＷ２８４のオン／オフ状態に応じて、以下のようになる。
（Ａ）スイッチＳＷ２８１がオフ状態、スイッチＳＷ２８１以外がオン状態の場合：
　　　　Ｃα＝０
　　　　Ｃβ＝Ｃ２６３ａ＋Ｃ２６３ｂ＋Ｃ２６３ｃ
（Ｂ）スイッチＳＷ２８３がオフ状態、スイッチＳＷ２８３以外がオン状態の場合：
　　　　Ｃα＝Ｃ２６３ａ
　　　　Ｃβ＝Ｃ２６３ｂ＋Ｃ２６３ｃ
（Ｃ）スイッチＳＷ２８４がオフ状態、スイッチＳＷ２８４以外がオン状態の場合：
　　　　Ｃα＝Ｃ２６３ａ＋Ｃ２６３ｂ
　　　　Ｃβ＝Ｃ２６３ｃ
（Ｄ）スイッチＳＷ２８２がオフ状態、スイッチＳＷ２８２以外がオン状態の場合：
　　　　Ｃα＝Ｃ２６３ａ＋Ｃ２６３ｂ＋Ｃ２６３ｃ
　　　　Ｃβ＝０
　このように、スイッチＳＷ２８１～ＳＷ２８４のオン／オフ状態を切り替えることによって、画素信号ＶＳＬに対する入力容量及び参照信号ＲＡＭＰに対する入力容量を段階的に変更することができる。
　図４に示すように、差動入力部２１の第二入力部２１２には、第二容量部２７が接続されている。第二容量部２７は、グランドＧＮＤ２（基準電位の供給部の一例）に接続されたキャパシタＣ２７１（第四容量の一例）を有している。キャパシタＣ２７１は、グランドＧＮＤ１と異なるグランドＧＮＤ２に接続された一方の電極と、差動入力部２１のＰＭＯＳトランジスタＰＴ２１２のゲート及びスイッチＳＷ２４２の一端子に接続された他方の電極とを有している。カレントミラー部２２は電流変動が大きい。このため、カレントミラー部２２の電流変動が配線抵抗に伝わって、カレントミラー部２２に接続されたグランドＧＮＤ１にグランドノイズが発生する。本実施形態では、キャパシタＣ２７１の一方の電極がカレントミラー部２２を接続したグランドＧＮＤ１とは異なるグランドＧＮＤ２に接続されている。これにより、キャパシタＣ２７１にカレントミラー部２２の電流変動の影響が及ぼすことを防止できる。その結果、差動アンプ２０の動作の安定化を図ることができる。なお、グランドＧＮＤ１がカレントミラー部２２の電流変動の影響を吸収できる程度の面積を有する場合には、キャパシタＣ２７１の一方の電極は、グランドＧＮＤ２ではなく、グランドＧＮＤ１に接続されていてもよい。
　比較器１２１は、差動入力部２１のＰＭＯＳトランジスタＰＴ２１２のドレイン、第二抵抗素子Ｒ１５の一端子及び出力端子Ｔ２５と、グランドＧＮＤ１との間に設けられた帯域制限容量Ｃ２８を備えている。帯域制限容量Ｃ２８の一方の電極は、差動入力部２１のＰＭＯＳトランジスタＰＴ２１２のドレイン、第二抵抗素子Ｒ１５の一端子及び出力端子Ｔ２５に接続されている。帯域制限容量Ｃ２８の他方の電極は、グランドＧＮＤ１に接続されている。
　画素信号ＶＳＬの電圧の振幅ΔＶＳＬは、ＰＭＯＳトランジスタＰＴ２１１のゲートにおいて、ΔＶＳＬ×Ａｉｎｖとなる。したがって、式（３）中の「Ｃα」の値が小さくなるほど、差動アンプ２０に入力される画素信号ＶＳＬの振幅は減衰する。その結果、入力換算ノイズが増大する。これに対して、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を高める、すなわち式（３）中の「Ｃα」を大きくかつ式（４）中の「Ｃβ」を小さくすることにより、差動アンプ２０に入力される画素信号ＶＳＬの減衰を抑制し、入力換算ノイズを抑制することができる。
　ただし、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を高くすると、差動アンプ２０に入力される参照信号ＲＡＭＰの減衰量は、逆に増大する。
　図９は、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を高くした場合と低くした場合に、差動アンプ２０に入力される参照信号ＲＡＭＰを比較した図である。図９の点線で示される波形は、当該比率を高くした場合の差動アンプ２０に入力される参照信号ＲＡＭＰの波形を示し、実線で示される波形は、当該比率を低くした場合の差動アンプ２０に入力される参照信号ＲＡＭＰの波形を示している。
　図９に示すように、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を高くすると、差動アンプ２０に入力される参照信号ＲＡＭＰの振幅が小さくなる。その結果、ＡＤＣ１０５のダイナミックレンジが低下する。
　これに対して、例えば、ＤＡＣ１０４から出力する参照信号ＲＡＭＰの振幅を大きくすることにより、差動アンプ２０に入力される参照信号ＲＡＭＰの振幅を大きくし、ＡＤＣ１０５のダイナミックレンジの低下を抑制することが考えられる。
　ただし、参照信号ＲＡＭＰの振幅の最大値は、ＤＡＣ１０４の仕様等により制限される。例えば、高ゲインモードでは、参照信号ＲＡＭＰの振幅が小さく設定されているため、参照信号ＲＡＭＰの振幅を大きくすることが可能である。一方、低ゲインモードでは、参照信号ＲＡＭＰの振幅が予め大きく設定されているため、参照信号ＲＡＭＰの振幅をさらに大きくすることが困難な場合がある。
　したがって、例えば、高ゲインモードでは、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を可能な範囲で高くするとともに、参照信号ＲＡＭＰの振幅を大きくする。これにより、ノイズの影響を受けやすい高ゲインモードにおいて、差動アンプ２０に入力される画素信号ＶＳＬの減衰を抑制し、ノイズの影響を抑制することができる。
　一方、例えば、低ゲインモードでは、参照信号ＲＡＭＰに対する入力容量と画素信号ＶＳＬに対する入力容量を近い値に設定するとよい。
　比較器１２１では、ＰＭＯＳトランジスタＰＴ２１１のゲート、キャパシタＣ２６１～Ｃ２６３ｃ及びスイッチＳＷ２４１の接続点をノードＨｉＺとする。また、比較器１２１では、ＰＭＯＳトランジスタＰＴ２１２のゲート、キャパシタＣ２７１及びスイッチＳＷ２４２の接続点をノードＶＳＨとする。
　＜比較器の動作＞
　次に、図１０及び図１１のタイミングチャートを参照して、比較器１２１の動作について説明する。図１０は、駆動信号ＡＺＳＷ１、参照信号ＲＡＭＰ、画素信号ＶＳＬ、ノードＶＳＨ、ノードＨｉＺ、及び、出力信号ＯＵＴ１のタイミングチャートを示している。図１１は、図１０中に示す時刻ｔ５から時刻ｔ８におけるノードＨｉＺの波形例を示している。
　時刻ｔ１において、駆動信号ＡＺＳＷ１がハイレベルに設定される。図示は省略するが、駆動信号ＡＺＳＷ１がハイレベルに設定されるのとほぼ同時に、撮像素子１での撮像時のゲインに基づいて、スイッチＳＷ２８１からスイッチＳＷ２８４のいずれか１つのスイッチがオフ状態に設定され、残余のスイッチがオン状態に設定される。本実施形態では、４つのゲインモードに対応できるようになっている。４つのゲインモードのうち、最低レベルのゲインモードの場合は、スイッチＳＷ２８１がオフ状態に設定される。また、最低レベル側から数えて２番目のゲインモードの場合は、スイッチＳＷ２８３がオフ状態に設定される。また、最低レベル側から数えて３番目のゲインモードの場合は、スイッチＳＷ２８４がオフ状態に設定される。また、最低レベル側から数えて４番目、すなわち最高レベルのゲインモードの場合は、スイッチＳＷ２８２がオフ状態に設定される。
　そして、スイッチ部２４のスイッチＳＷ２４１及びスイッチＳＷ２４２がオフ状態からオン状態に移行し、ＰＭＯＳトランジスタＰＴ２１１のゲートと第一抵抗素子Ｒ２２１の他端子とが接続され、ＰＭＯＳトランジスタＰＴ２１２のゲートと第二抵抗素子Ｒ１５の他端子とが接続される。また、参照信号ＲＡＭＰが所定のリセットレベルに設定される。さらに、読み出し対象となる単位画素ＰのＦＤ１５３がリセットされ、画素信号ＶＳＬがリセットレベルに設定される。
　これにより、差動アンプ２０のオートゼロ動作が開始される。すなわち、ＰＭＯＳトランジスタＰＴ２１１のゲート及び第一抵抗素子Ｒ２２１の他端子、並びに、ＰＭＯＳトランジスタＰＴ２１２のゲート及び第二抵抗素子Ｒ１５の他端子が、所定の同じ電圧（以下、基準電圧と称する）に収束する。これにより、ノードＨｉＺ及びノードＶＳＨの電圧が基準電圧に設定される。
　次に、時刻ｔ２において、駆動信号ＡＺＳＷ１がローレベルに設定され、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態からオフ状態に移行する。これにより、差動アンプ２０のオートゼロ動作が終了する。ノードＨｉＺの電圧は、画素信号ＶＳＬ及び参照信号ＲＡＭＰが変化しないため、基準電圧のまま保持される。また、ノードＶＳＨの電圧は、キャパシタＣ２７１に蓄積された電荷により基準電圧のまま保持される。
　時刻ｔ３において、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＨｉＺの電圧が低下し、ノードＶＳＨの電圧（基準電圧）を下回り、差動アンプ２０の出力信号ＯＵＴ１がローレベルとなる。
　時刻ｔ４において、参照信号ＲＡＭＰが増加を開始する。これに合わせて、ノードＨｉＺの電圧も増加する。また、カウンタ１２２が、カウントを開始する。
　その後、ノードＨｉＺの電圧がノードＶＳＨの電圧（基準電圧）を上回ったとき、差動アンプ２０の出力信号ＯＵＴ１が反転し、ハイレベルとなる。そして、出力信号ＯＵＴ１がハイレベルに反転したときのカウンタ１２２のカウント値が、Ｐ相（リセットレベル）の画素信号ＶＳＬの値としてラッチ１２３に保持される。
　時刻ｔ５において、参照信号ＲＡＭＰの電圧がリセット電圧に設定される。また、単位画素Ｐの転送トランジスタ１５２がオン状態に移行し、露光期間中にフォトダイオード１５１に蓄積された電荷がＦＤ１５３に転送され、画素信号ＶＳＬが信号レベルに設定される。これにより、ノードＨｉＺの電圧が信号レベルに対応する値だけ低下し、ノードＶＳＨの電圧（基準電圧）を下回り、差動アンプ２０の出力信号ＯＵＴ１がローレベルに反転する。
　時刻ｔ６において、時刻ｔ３と同様に、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＨｉＺの電圧がさらに低下する。
　時刻ｔ７において、時刻ｔ４と同様に、参照信号ＲＡＭＰが増加を開始する。これに合わせて、ノードＨｉＺの電圧も線形増加する。また、カウンタ１２２が、カウントを開始する。
　その後、ノードＨｉＺの電圧がノードＶＳＨの電圧（基準電圧）を上回ったとき、差動アンプ２０の出力信号ＯＵＴ１が反転し、ハイレベルとなる。そして、出力信号ＯＵＴ１がハイレベルに反転したときのカウンタ１２２のカウント値が、Ｄ相（信号レベル）の画素信号ＶＳＬの値としてラッチ１２３に保持される。また、ラッチ１２３は、Ｄ相の画素信号ＶＳＬと、時刻ｔ４と時刻ｔ５の間に読み出されたＰ相の画素信号ＶＳＬとの差分をとることにより、相関二重サンプリングを行う。このようにして、画素信号ＶＳＬのＡＤ変換が行われる。
　その後、時刻ｔ８以降において、時刻ｔ１から時刻ｔ７と同様の動作が繰り返される。なお、時刻ｔ８以降においても、駆動信号ＡＺＳＷ１がハイレベルに設定されるのとほぼ同時に、撮像素子１での撮像時のゲインに基づいて、スイッチＳＷ２８１からスイッチＳＷ２８４のいずれか１つのスイッチがオフ状態に設定され、残余のスイッチがオン状態に設定される。
　これにより、電源ＶＤＤ１の電圧を下げることにより、ＡＤＣ群１２の消費電力を下げ、その結果、撮像素子１の消費電力を下げることができる。
　差動アンプの差動対の一方に画像信号を入力し、当該差動対の他方に参照信号を入力する従来の比較器では、参照信号と画素信号が比較され、その比較結果が出力信号として出力される。このとき、出力信号の反転時の差動アンプの入力電圧（参照信号及び画素信号の電圧）は、画素信号の電圧により変動する。したがって、例えば、従来技術の比較器の駆動用の電源の電圧を下げると、出力信号の反転時の差動アンプの入力電圧が、比較器の入力ダイナミックレンジを超え、ＡＤ変換の線形性を確保できなくなるおそれがある。
　これに対し、本実施形態における比較器１２１では、上述のとおり、画素信号ＶＳＬと参照信号ＲＡＭＰを入力容量を介して加算した信号の電圧（ノードＨｉＺの電圧）と、ノードＶＳＨの電圧（基準電圧）との比較結果が、出力信号ＯＵＴ１として出力される。このとき、図１１に示されるように、出力信号ＯＵＴ１の反転時の差動アンプ２０の入力電圧（ノードＨｉＺ及びノードＶＳＨの電圧）は、変動せず一定となる。
　また、撮像素子１では、参照信号ＲＡＭＰが変化する方向が、従来技術の比較器の参照信号と逆であり、画素信号ＶＳＬと逆方向に変化する。ここで、画素信号ＶＳＬと逆方向に変化するとは、画素信号ＶＳＬが信号成分が大きくなるにつれて変化する方向と逆方向に変化することをいう。例えば、この例では、画素信号ＶＳＬは、信号成分が大きくなるにつれて負の方向に変化するのに対し、参照信号ＲＡＭＰはその逆の正の方向に変化している。したがって、ノードＨｉＺの電圧（差動アンプ２０の入力電圧）は、画素信号ＶＳＬと従来技術の参照信号との差分に対応する電圧となる。
　このように、出力信号ＯＵＴ１の反転時の差動アンプ２０の入力電圧が一定になるため、差動アンプ２０の入力ダイナミックレンジを狭くすることができる。
　したがって、比較器１２１の駆動用の電源ＶＤＤ１の電圧を、従来技術の比較器より下げることができ、その結果、ＡＤＣ群１２の消費電力を下げ、撮像素子１の消費電力を下げることができる。
　さらに、撮像素子１は、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５を有さない場合と比較して、差動アンプ２０のオートゼロ動作時の電源ＶＤＤ１の電圧値を低減することができる。その結果、撮像素子１は、消費電力を下げることができる。
＜本実施形態の変形例＞
　次に、本実施形態の変形例による撮像素子について図１２から図１４を用いて説明する。また、図１２から図１４には、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態におけるテイル電流源、差動入力部及びカレントミラー部に印加される電圧が図示されている。なお、変形例の説明に当たり、上記実施形態と同一の作用・機能を奏する構成要素には同一の符号を付して、その説明は省略する。また、本実施形態の変形例による撮像素子の全体構成は、図２に示す撮像素子１と同様である。このため、本実施形態の変形例による撮像素子の全体構成は、必要に応じて図２に示す参照符号を用いて説明する。
（変形例１）
　変形例１による撮像素子は、差動入力部及びテイル電流源がＮＭＯＳトランジスタで構成され、カレントミラー部がＰＭＯＳトランジスタで構成されている点に特徴を有している。
　図１２に示すように、本変形例における比較器１３１は、比較器１２１と比較して、差動アンプ２０の代わりに差動アンプ３０が設けられている点が異なる。
　図１２に示すように、比較器１３１は、垂直信号線１１０（図４では不図示、図２参照）に第一容量部２６を介して接続された第一入力部３１１、及び第二容量部２７に接続された第二入力部３１２を有する差動入力部３１を有している。また、比較器１３１は、第一抵抗素子Ｒ２２１を介してダイオード接続されたトランジスタを有するカレントミラー部３２を有している。詳細は後述するが、当該トランジスタはＰＭＯＳトランジスタＰＴ３２１である。また、比較器１３１は、差動入力部３１に接続された第二抵抗素子Ｒ１５を有している。さらに、比較器１３１は、第一抵抗素子Ｒ２２１及びトランジスタ（すなわちＰＭＯＳトランジスタＰＴ３２１）の接続部と第一入力部３１１との間並びに第二抵抗素子Ｒ１５及びカレントミラー部３２の接続部と第二入力部３１２との間に設けられたスイッチ部２４を有している。
　本変形例における第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５は、上記実施形態における比較器１２１に設けられた第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５と同一の構成を有し、同一の機能を発揮するようになっている。
　比較器１３１は、差動入力部３１に接続されたテイル電流源３３を有している。テイル電流源３３は、ＮＭＯＳトランジスタＮＴ３３１で構成されている。差動入力部３１、カレントミラー部３２及びテイル電流源３３によって差動アンプ３０が構成されている。
　差動入力部３１は、第一入力部３１１を構成するＮＭＯＳトランジスタＮＴ３１１（第一トランジスタの一例）と、第二入力部３１２を構成するＮＭＯＳトランジスタＮＴ３１２（第二トランジスタの一例）とを有している。カレントミラー部３２は、第一抵抗素子Ｒ２２１を介してダイオード接続されたトランジスタであるＰＭＯＳトランジスタＰＴ３２１（第三トランジスタの一例）と、第二抵抗素子Ｒ１５に接続されたＰＭＯＳトランジスタＰＴ３２２（第四トランジスタの一例）とを有している。
　スイッチ部２４は、ＮＭＯＳトランジスタＮＴ３１１及び第一容量部２６の接続部と、第一抵抗素子Ｒ２２１及びＰＭＯＳトランジスタＰＴ３２１の接続部との間に設けられたスイッチＳＷ２４１（第一スイッチの一例）を有している。また、スイッチ部２４は、ＮＭＯＳトランジスタＮＴ３１２及び第二容量部２７の接続部と、第二抵抗素子Ｒ１５及びＰＭＯＳトランジスタＰＴ３２２の接続部との間に設けられたスイッチＳＷ２４２（第二スイッチの一例）を有している。
　第一抵抗素子Ｒ２２１の一端子は、差動入力部３１のＮＭＯＳトランジスタＮＴ３１１のドレイン、カレントミラー部３２のＰＭＯＳトランジスタＰＴ３２１のゲート及びＰＭＯＳトランジスタＰＴ３２２のゲートに接続されている。また、第一抵抗素子Ｒ２２１の他端子は、ＰＭＯＳトランジスタＰＴ３２１のドレイン及びスイッチＳＷ２４１に接続されている。第二抵抗素子Ｒ１５の一端子は、ＮＭＯＳトランジスタＮＴ３１２のドレインに接続されている。第二抵抗素子Ｒ１５の他端子は、ＰＭＯＳトランジスタＰＴ３２２のドレイン及びスイッチＳＷ２４２に接続されている。
　ＮＭＯＳトランジスタＮＴ３１１のソースは、ＮＭＯＳトランジスタＮＴ３１２のソース及びテイル電流源３３のＮＭＯＳトランジスタＮＴ３３１のドレインに接続されている。ＮＭＯＳトランジスタＮＴ３１１のゲートは、第一容量部２６に接続されている。ＮＭＯＳトランジスタＮＴ３１２のゲートは、第二容量部２７に接続されている。
　カレントミラー部３２のＰＭＯＳトランジスタＰＴ３２１のソース及びＰＭＯＳトランジスタＰＴ３２２のソースは、電源ＶＤＤ１に接続されている。
　ＮＭＯＳトランジスタＮＴ３３１のソースはグランドＧＮＤ１に接続されている。ＮＭＯＳトランジスタＮＴ３３１のゲートは、バイアス電圧ＶＧが入力される入力端子Ｔ２４に接続されている。
　ＮＭＯＳトランジスタＮＴ３１２及び第二抵抗素子Ｒ１５の接続部は、出力信号ＯＵＴ１が出力される出力端子Ｔ２５に接続されている。より具体的には、出力端子Ｔ２５は、ＮＭＯＳトランジスタＮＴ３１２のドレイン及び第二抵抗素子Ｒ１５の一端子に接続されている。
　カレントミラー部３２は、ＰＭＯＳトランジスタＰＴ３２１、ＰＭＯＳトランジスタＰＴ３２２及び第一抵抗素子Ｒ２２１によってカレントミラー回路を構成している。また、差動入力部３１及びテイル電流源３３によって、差動の比較部が構成されている。換言すると、ＮＭＯＳトランジスタＮＴ３１１、ＮＭＯＳトランジスタＮＴ３１２及びＮＭＯＳトランジスタＮＴ３３１によって差動の比較部が構成されている。ＮＭＯＳトランジスタＮＴ３３１が、入力端子Ｔ２４を介して外部から入力されるバイアス電圧ＶＧにより電流源として動作し、ＮＭＯＳトランジスタＮＴ３１１及びＮＭＯＳトランジスタＮＴ３１２が差動トランジスタとして動作する。
　図１２に示すように、スイッチＳＷ２４１は、第一抵抗素子Ｒ２２１を介してＮＭＯＳトランジスタＮＴ３１１のドレイン－ゲート間に接続されている。より具体的には、スイッチＳＷ２４１の一端子は、ＮＭＯＳトランジスタＮＴ３１１のゲートに接続されている。スイッチＳＷ２４１の他端子は、第一抵抗素子Ｒ２２１の他端子に接続されている。また、スイッチＳＷ２４１の他端子は、ＰＭＯＳトランジスタＰＴ３２１のドレインにも接続されている。第一抵抗素子Ｒ２２１の一端子はＮＭＯＳトランジスタＮＴ３１１のドレインに接続されている。したがって、スイッチＳＷ２４１は、第一抵抗素子Ｒ２２１を介してＮＭＯＳトランジスタＮＴ３１１のドレイン－ゲート間に接続される。また、換言すると、スイッチＳＷ２４１及び第一抵抗素子Ｒ２２１は、ＮＭＯＳトランジスタＮＴ３１１のドレイン－ゲート間で直列に接続されている。スイッチＳＷ２４１は、タイミング制御回路１０２（図２参照）から入力端子Ｔ２３を介して入力される駆動信号ＡＺＳＷ１により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。スイッチＳＷ２４１がオン状態である場合、ＮＭＯＳトランジスタＮＴ３１１のドレイン－ゲート間は、スイッチＳＷ２４１及び第一抵抗素子Ｒ２２１を介して接続される。このため、スイッチＳＷ２４１がオン状態である場合、ＮＭＯＳトランジスタＮＴ３１１は、スイッチＳＷ２４１及び第一抵抗素子Ｒ２２１を介してダイオード接続された状態となる。
　スイッチＳＷ２４２は、第二抵抗素子Ｒ１５を介してＮＭＯＳトランジスタＮＴ３１２のドレイン－ゲート間に接続されている。より具体的には、スイッチＳＷ２４２の一端子は、ＮＭＯＳトランジスタＮＴ３１２のゲートに接続されている。スイッチＳＷ２４２の他端子は、第二抵抗素子Ｒ１５の他端子に接続されている。また、スイッチＳＷ２４２の他端子は、ＰＭＯＳトランジスタＰＴ３２２のドレインにも接続されている。第二抵抗素子Ｒ１５の一端子はＮＭＯＳトランジスタＮＴ３１２のドレインに接続されている。したがって、スイッチＳＷ２４２は、第二抵抗素子Ｒ１５を介してＮＭＯＳトランジスタＮＴ３１２のドレイン－ゲート間に接続される。また、換言すると、スイッチＳＷ２４２及び第二抵抗素子Ｒ１５は、ＮＭＯＳトランジスタＮＴ３１２のドレイン－ゲート間で直列に接続されている。スイッチＳＷ２４２は、タイミング制御回路１０２（図２参照）から入力端子Ｔ２３を介して入力される駆動信号ＡＺＳＷ１により、オン状態からオフ状態又はオフ状態からオン状態に切り替えられる。スイッチＳＷ２４２がオン状態である場合、ＮＭＯＳトランジスタＮＴ３１２のドレイン－ゲート間は、スイッチＳＷ２４２及び第二抵抗素子Ｒ１５を介して接続される。このため、スイッチＳＷ２４２がオン状態である場合、ＮＭＯＳトランジスタＮＴ３１２は、スイッチＳＷ２４２及び第二抵抗素子Ｒ１５を介してダイオード接続された状態となる。
　ここで、比較器１３１（すなわち差動アンプ３０）が動作可能な電源ＶＤＤ１の下限値について説明する。本変形例においても、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５は、互いにほぼ同じ抵抗値を有している。また、差動入力部３１を構成するＮＭＯＳトランジスタＮＴ３１１及びＮＭＯＳトランジスタＮＴ３１２は、互いに同じトランジスタ特性を有している。さらに、カレントミラー部３２を構成するＰＭＯＳトランジスタＰＴ３２１及びＰＭＯＳトランジスタＰＴ３２２は、互いに同じトランジスタ特性を有している。
　このため、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、差動入力部３１のＮＭＯＳトランジスタＮＴ３１１のソースと第一抵抗素子Ｒ２２１の他端子との間の電圧は、ＮＭＯＳトランジスタＮＴ３１１のゲートソース間電圧Ｖｇｓと等しくなる。また、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、差動入力部３１のＮＭＯＳトランジスタＮＴ３１２のソースと第二抵抗素子Ｒ１５の他端子との間の電圧は、ＮＭＯＳトランジスタＮＴ３１２のゲートソース間電圧Ｖｇｓと等しくなる。さらに、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合のＮＭＯＳトランジスタＮＴ３１１のゲートソース間電圧Ｖｇｓと、ＮＭＯＳトランジスタＮＴ３１２のゲートソース間電圧Ｖｇｓとは、ほぼ同じ電圧値となる。図１２に示すように、この電圧値におけるＮＭＯＳトランジスタＮＴ３１１及びＮＭＯＳトランジスタＮＴ３１２のそれぞれのゲートソース間電圧ＶｇｓＮが、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合に差動入力部３１に印加される電圧となる。
　スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、カレントミラー部３２のＰＭＯＳトランジスタＰＴ３２１のソースと第一抵抗素子Ｒ２２１の一端子との間の電圧は、ＰＭＯＳトランジスタＰＴ３２１のゲートソース間電圧Ｖｇｓと等しくなる。また、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、カレントミラー部３２のＰＭＯＳトランジスタＰＴ３２２のソースと第二抵抗素子Ｒ１５の一端子との間の電圧は、ＰＭＯＳトランジスタＰＴ３２２のゲートソース間電圧Ｖｇｓと等しくなる。さらに、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合のＰＭＯＳトランジスタＰＴ３２１のゲートソース間電圧Ｖｇｓと、ＰＭＯＳトランジスタＰＴ３２２のゲートソース間電圧Ｖｇｓとは、ほぼ同じ電圧値となる。図１２に示すように、この電圧値におけるＰＭＯＳトランジスタＰＴ３２１及びＰＭＯＳトランジスタＰＴ３２２のそれぞれのゲートソース間電圧ＶｇｓＰが、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合にカレントミラー部３２に印加される電圧となる。
　図１２に示すように、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合、差動入力部３１におけるゲートソース間電圧ＶｇｓＮと、カレントミラー部３２におけるゲートソース間電圧ＶｇｓＰとは、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５のそれぞれの両端子間に生じる電位差分、すなわち端子間電圧ＶＲの分だけ重複している。また、テイル電流源３３に印加される電圧は、テイル電流源３３を構成するＮＭＯＳトランジスタＮＴ３３１のドレインソース間電圧ＶｄｓＴとなる。このため、本変形例における比較器１３１に第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５が設けられている場合であってスイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態のときの電源ＶＤＤ１は、上述の式（１）で表すことができる。
　したがって、比較器１３１は、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５を有さない場合と比較して、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の端子間電圧ＶＲの分だけ低減された電源ＶＤＤ１で動作することが可能になる。これにより、本変形例によれば、ＡＤＣ１０５の低消費電力化とともに撮像素子１の低消費電力化を図ることができる。
（変形例２）
　変形例２による撮像素子は、上記実施形態による撮像素子に対して、第一容量部及び第二容量部の構成が異なる点に特徴を有している。
　図１３に示すように、本変形例における比較器１４１は、上記実施形態における比較器１２１に設けられた差動アンプ２０と同じ構成の差動アンプ２０を有している。また、比較器１４１は、比較器１２１に設けられたスイッチ部２４と同じ構成のスイッチ部２４を有している。一方、比較器１４１は、上記実施形態における比較器１２１に設けられた第一容量部２６及び第二容量部２７とは異なる構成を有する第一容量部２６及び第二容量部２７を有している。
　第一容量部２６は、参照信号ＲＡＭＰが入力される入力端子Ｔ２２に接続されている。より具体的には、第一容量部２６は、参照信号ＲＡＭＰが入力される入力端子Ｔ２２と、差動入力部２１の第一入力部２１１との間に設けられたキャパシタＣ２６０を有している。キャパシタＣ２６０の一方の電極は、第一入力部２１１を構成するＰＭＯＳトランジスタＰＴ２１１のゲートと、スイッチＳＷ２４１の一端子とに接続されている。キャパシタＣ２６０の他方の電極は、入力端子Ｔ２２に入力されている。キャパシタＣ２６０は、参照信号ＲＡＭＰに対する入力容量となる。
　第二容量部２７は、画素信号ＶＳＬが供給される垂直信号線１１０（図２参照）に接続されている。より具体的には、第二容量部２７は、画素信号ＶＳＬが入力される入力端子Ｔ２１と、差動入力部２１の第二入力部２１２との間に設けられたキャパシタＣ２７０を有している。キャパシタＣ２７０の一方の電極は、第二入力部２１２を構成するＰＭＯＳトランジスタＰＴ２１２のゲートと、スイッチＳＷ２４２の一端子とに接続されている。キャパシタＣ２７０の他方の電極は、入力端子Ｔ２１に接続されている。キャパシタＣ２７０は、画素信号ＶＳＬに対する入力容量となる。
　本変形例における比較器１４１では、ＰＭＯＳトランジスタＰＴ２１１のゲート、キャパシタＣ２６０及びスイッチＳＷ２４１の接続点がノードＨｉＺとなる。また、比較器１４１では、ＰＭＯＳトランジスタＰＴ２１２のゲート、キャパシタＣ２７０及びスイッチＳＷ２４２の接続点がノードＶＳＨとなる。
　比較器１４１は、比較器１２１と同じ構成の差動アンプ２０及びスイッチ部２４を有している。このため、図１３に示すように、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合に、差動入力部２１、カレントミラー部２２、テイル電流源２３並びに第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５に印加される電圧は、上述の式（１）で表すことができる。
　したがって、比較器１４１は、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５を有さない場合と比較して、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の端子間電圧ＶＲの分だけ低減された電源ＶＤＤ１で動作することが可能になる。これにより、本変形例によれば、ＡＤＣ１０５の低消費電力化とともに撮像素子１の低消費電力化を図ることができる。
（変形例３）
　変形例３による撮像素子は、上記変形例１による撮像素子に対して、第一容量部及び第二容量部の構成が異なる点に特徴を有している。
　図１４に示すように、本変形例における比較器１６１は、上記変形例１における比較器１３１に設けられた差動アンプ３０と同じ構成の差動アンプ３０を有している。また、比較器１６１は、比較器１３１に設けられたスイッチ部２４と同じ構成のスイッチ部２４を有している。一方、比較器１６１は、上記変形例１における比較器１３１に設けられた第一容量部２６及び第二容量部２７とは異なる構成を有する第一容量部２６及び第二容量部２７を有している。比較器１６１は、上記変形例２における比較器１４１に設けられた第一容量部２６及び第二容量部２７と同じ構成を有する第一容量部２６及び第二容量部２７を有している。
　第一容量部２６は、参照信号ＲＡＭＰが入力される入力端子Ｔ２２に接続されている。より具体的には、第一容量部２６は、参照信号ＲＡＭＰが入力される入力端子Ｔ２２と、差動入力部３１の第一入力部３１１との間に設けられたキャパシタＣ２６０を有している。キャパシタＣ２６０の一方の電極は、第一入力部３１１を構成するＮＭＯＳトランジスタＮＴ３１１のゲートと、スイッチＳＷ２４１の一端子とに接続されている。キャパシタＣ２６０の他方の電極は、入力端子Ｔ２２に入力されている。キャパシタＣ２６０は、参照信号ＲＡＭＰに対する入力容量となる。
　第二容量部２７は、画素信号ＶＳＬが供給される垂直信号線１１０（図２参照）に接続されている。より具体的には、第二容量部２７は、画素信号ＶＳＬが入力される入力端子Ｔ２１と、差動入力部３１の第二入力部３１２との間に設けられたキャパシタＣ２７０を有している。キャパシタＣ２７０の一方の電極は、第二入力部３１２を構成するＮＭＯＳトランジスタＮＴ３１２のゲートと、スイッチＳＷ２４２の一端子とに接続されている。キャパシタＣ２７０の他方の電極は、入力端子Ｔ２１に接続されている。キャパシタＣ２７０は、画素信号ＶＳＬに対する入力容量となる。
　本変形例における比較器１６１では、ＮＭＯＳトランジスタＮＴ３１１のゲート、キャパシタＣ２６０及びスイッチＳＷ２４１の接続点がノードＨｉＺとなる。また、比較器１６１では、ＮＭＯＳトランジスタＮＴ３１２のゲート、キャパシタＣ２７０及びスイッチＳＷ２４２の接続点がノードＶＳＨとなる。
　比較器１６１は、比較器１３１と同じ構成の差動アンプ３０及びスイッチ部２４を有している。このため、図１４に示すように、スイッチＳＷ２４１及びスイッチＳＷ２４２がオン状態の場合に、差動入力部３１、カレントミラー部３２、テイル電流源３３並びに第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５に印加される電圧は、上述の式（１）で表すことができる。
　したがって、比較器１６１は、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５を有さない場合と比較して、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５の端子間電圧ＶＲの分だけ低減された電源ＶＤＤ１で動作することが可能になる。これにより、本変形例によれば、ＡＤＣ１０５の低消費電力化とともに撮像素子１の低消費電力化を図ることができる。
＜撮像素子を半導体チップで構成する場合の構成例＞
　次に、撮像素子を半導体チップで構成する場合の構成例について図１５及び図１６を用いて説明する。
　図１５に示すように、１つのベアチップで撮像素子を構成する場合には、例えば１つのベアチップ８０上に、画素部１０１が形成される。画素部１０１の周囲に、ＡＤＣ群１２、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ１０４及び水平転送走査回路１０６などの画素部１０１以外の回路が含まれる回路ブロック３０１，３０２，３０３が形成される。
　図１６に示すように、上下に積層される２つのベアチップによって積層型の撮像素子を構成する場合には、２つのベアチップのうちの上側に積層される上チップ８１に画素部１０１が形成される。また、下側に積層される下チップ８２には、ＡＤＣ群１２、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ１０４及び水平転送走査回路１０６などの画素部１０１以外の回路が含まれる回路ブロック３０４が形成される。比較器１２１，１３１，１４１，１６１のいずれかを含むＡＤＣ１０５は、下チップ８２に設けられた回路ブロック３０４に形成される。なお、比較器１２１，１３１，１４１，１６１やＡＤＣ１０５は、上チップ８１に形成されてもよい。
　図１６に示すように、積層型の撮像素子が形成される場合、すなわち、画素部１０１が形成される上チップ８１と、回路ブロック３０４が形成される下チップ８２とで撮像素子が構成される場合には、下チップ８２を上チップ８１と同一サイズに構成することが要求されることがある。
　画素部１０１が形成される上チップ８１は、図１５に示す１つのベアチップ８０上に形成される画素部１０１と同程度のサイズに構成することができる。下チップ８２を、上チップ８１と同一サイズに構成する場合には、図１５に示す回路ブロック３０１～３０３に含められる回路の全てを、上チップ８１と同一サイズに構成される下チップ８２に回路ブロック３０４として形成する必要がある。
　そのため、回路ブロック３０４に含められるＡＤＣ群１２等の回路には、さらなる小型化が要求される。例えば、ＡＤＣ１０５については、隣接する列の間の距離（カラムピッチ）が、図１５に示す撮像素子を１つのベアチップ８０で構成する場合よりも短くすることが要請される。
　このような場合であっても、第一抵抗素子Ｒ２２１及び第二抵抗素子Ｒ１５は、第一容量部２６及び第二容量部２７などと比較して狭い領域に形成することができる。このため、上記実施形態及び上記変形例による撮像素子は、ＡＤＣ群１２等の回路に要求される小型化に対応することができる。
　本開示に係る技術は、以上のような固体撮像装置に適用することができる。
　また、本開示に係る技術は、測距センサを含む光検出素子にも適用することができる。
　なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があってもよい。
　例えば、本技術は以下のような構成も取ることができる。
（１）
　光電変換素子を有する画素と、
　前記画素に接続された信号線と、
　前記信号線に接続された比較器と
　を備え、
　前記比較器は、
　第一容量部に接続された第一入力部、及び第二容量部に接続された第二入力部を有する差動入力部と、
　前記差動入力部に接続された第一抵抗素子及び前記第一抵抗素子を介してダイオード接続されたトランジスタを有するカレントミラー部と、
　前記差動入力部に接続された第二抵抗素子と
　前記第一抵抗素子及び前記トランジスタの接続部と前記第一入力部との間並びに前記第二抵抗素子及び前記カレントミラー部の接続部と前記第二入力部との間に設けられたスイッチ部と
　を有する
　撮像素子。
（２）
　前記差動入力部は、前記第一抵抗素子に接続されて前記第一入力部を構成する第一トランジスタと、前記第二抵抗素子に接続されて前記第二入力部を構成する第二トランジスタとを有し、
　前記カレントミラー部は、前記第一抵抗素子を介してダイオード接続された前記トランジスタである第三トランジスタと、前記第二抵抗素子に接続された第四トランジスタとを有し、
　前記スイッチ部は、前記第一トランジスタ及び前記第一容量部の接続部と、前記第一抵抗素子及び前記第三トランジスタの接続部との間に設けられた第一スイッチと、前記第二トランジスタ及び前記第二容量部の接続部と、前記第二抵抗素子及び前記第四トランジスタの接続部との間に設けられた第二スイッチとを有する
　前記（１）に記載の撮像素子。
（３）
　前記第一抵抗素子の一端子は、前記第一トランジスタのドレイン、前記第三トランジスタのゲート及び前記第四トランジスタのゲートに接続され、前記第一抵抗素子の他端子は、前記第三トランジスタのドレイン及び前記第一スイッチに接続され、
　前記第二抵抗素子の一端子は、前記第二トランジスタのドレインに接続され、前記第二抵抗素子の他端子は、前記第四トランジスタのドレイン及び前記第二スイッチに接続されている
　前記（２）に記載の撮像素子。
（４）
　前記比較器の動作点を決定するバイアス電流を生成する電流生成部を備え、
　前記電流生成部は、前記第一抵抗素子及び前記第二抵抗素子と同じ種類であって前記バイアス電流の基準となる基準電流の電流値を決定する基準抵抗素子を有する
　前記（２）又は（３）に記載の撮像素子。
（５）
　前記第一抵抗素子、前記第二抵抗素子及び前記基準抵抗素子は、少なくとも一部分がポリシリコンで形成されている
　前記（４）に記載の撮像素子。
（６）
　前記第一容量部は、
　前記信号線に接続された第一容量と、
　参照信号を生成する参照信号生成部に接続された第二容量と、
　前記第一容量及び前記第二容量に接続可能に設けられた第三容量と
　を有し、
　前記第二容量部は、基準電位の供給部に接続された第四容量を有する
　前記（１）から（５）までのいずれか一項に記載の撮像素子。
（７）
　前記第一容量と前記第三容量との間には、スイッチが設けられ、
　前記第二容量と前記第三容量との間には、スイッチが設けられている
　前記（６）に記載の撮像素子。
（８）
　前記第三容量は、分割された複数の容量で構成され、
　隣り合う前記複数の容量の間には、スイッチがそれぞれ設けられている
　前記（６）又は（７）に記載の撮像素子。
（９）
　前記第一抵抗素子及び前記第二抵抗素子はそれぞれ、受動素子で構成されている
　前記（１）から（８）までのいずれか一項に記載の撮像素子。
（１０）
　前記第一容量部は、参照信号が入力される入力端子に接続され、
　前記第二容量部は、前記信号線に接続されている
　前記（１）から（９）までのいずれか一項に記載の撮像素子。
（１１）
　光電変換素子を有する画素と、
　前記画素に接続された信号線と、
　前記信号線に接続された比較器と
　を備え、
　前記比較器は、
　第一容量部に接続された第一入力部、及び第二容量部に接続された第二入力部を有する差動入力部と、
　前記差動入力部に接続された第一抵抗素子及び前記第一抵抗素子を介してダイオード接続されたトランジスタを有するカレントミラー部と、
　前記差動入力部に接続された第二抵抗素子と
　前記第一抵抗素子及び前記トランジスタの接続部と前記第一入力部との間並びに前記第二抵抗素子及び前記カレントミラー部の接続部と前記第二入力部との間に設けられたスイッチ部と
　を有する
　光検出素子。
（１２）
　前記差動入力部は、前記第一抵抗素子に接続されて前記第一入力部を構成する第一トランジスタと、前記第二抵抗素子に接続されて前記第二入力部を構成する第二トランジスタとを有し、
　前記カレントミラー部は、前記第一抵抗素子を介してダイオード接続された前記トランジスタである第三トランジスタと、前記第二抵抗素子に接続された第四トランジスタとを有し、
　前記スイッチ部は、前記第一トランジスタ及び前記第一容量部の接続部と、前記第一抵抗素子及び前記第三トランジスタの接続部との間に設けられた第一スイッチと、前記第二トランジスタ及び前記第二容量部の接続部と、前記第二抵抗素子及び前記第四トランジスタの接続部との間に設けられた第二スイッチとを有する
　前記（１１）に記載の光検出素子。
（１３）
　前記第一抵抗素子の一端子は、前記第一トランジスタのドレイン、前記第三トランジスタのゲート及び前記第四トランジスタのゲートに接続され、前記第一抵抗素子の他端子は、前記第三トランジスタのドレイン及び前記第一スイッチに接続され、
　前記第二抵抗素子の一端子は、前記第二トランジスタのドレインに接続され、前記第二抵抗素子の他端子は、前記第四トランジスタのドレイン及び前記第二スイッチに接続されている
　前記（１２）に記載の光検出素子。
（１４）
　前記比較器の動作点を決定するバイアス電流を生成する電流生成部を備え、
　前記電流生成部は、前記第一抵抗素子及び前記第二抵抗素子と同じ種類であって前記バイアス電流の基準となる基準電流の電流値を決定する基準抵抗素子を有する
　前記（１２）又は（１３）に記載の光検出素子。
（１５）
　前記第一抵抗素子、前記第二抵抗素子及び前記基準抵抗素子は、少なくとも一部分がポリシリコンで形成されている
　前記（１４）に記載の光検出素子。
（１６）
　前記第一容量部は、
　前記信号線に接続された第一容量と、
　参照信号を生成する参照信号生成部に接続された第二容量と、
　前記第一容量及び前記第二容量に接続可能に設けられた第三容量と
　を有し、
　前記第二容量部は、基準電位の供給部に接続された第四容量を有する
　前記（１１）から（１５）までのいずれか一項に記載の光検出素子。
（１７）
　前記第一容量と前記第三容量との間には、スイッチが設けられ、
　前記第二容量と前記第三容量との間には、スイッチが設けられている
　前記（１６）に記載の光検出素子。
（１８）
　前記第三容量は、分割された複数の容量で構成され、
　隣り合う前記複数の容量の間には、スイッチがそれぞれ設けられている
　前記（１６）又は（１７）に記載の光検出素子。
（１９）
　前記第一抵抗素子及び前記第二抵抗素子はそれぞれ、受動素子で構成されている
　前記（１１）から（１８）までのいずれか一項に記載の光検出素子。
（２０）
　前記第一容量部は、参照信号が入力される入力端子に接続され、
　前記第二容量部は、前記信号線に接続されている
　前記（１１）から（１９）までのいずれか一項に記載の光検出素子。
１　撮像素子
２　光学系
３　メモリ
４　信号処理部
５　出力部
６　制御部
１２　ＡＤＣ群
２０，３０　差動アンプ
２１，３１　差動入力部
２２，３２　カレントミラー部
２３，３３　テイル電流源
２４　スイッチ部
２６　第一容量部
２７　第二容量部
２８　スイッチ群
８０　ベアチップ
８１　上チップ
８２　下チップ
９０　電流生成部
９１　バイアス電流生成回路
９２　コンパレータバイアス回路
１００　デジタルカメラ
１０１　画素部
１０２　タイミング制御回路
１０３　垂直走査回路
１０５　ＡＤＣ
１０６　水平転送走査回路
１０７　アンプ回路
１０８　信号処理回路
１０９，１０９－１，１０９－ｍ　画素駆動線
１１０，１１０－１，１１０－１，１１０－２，１１０－３，１１０－ｎ　垂直信号線
１１１　水平転送線
１２１，１２１－１，１２１－２，１２１－３，１２１－ｎ，１３１，１４１，１６１　比較器
１２２，１２２－１，１２２－２，１２２－３，１２２－ｎ　カウンタ
１２３，１２３－１，１２３－２，１２３－３，１２３－ｎ　ラッチ
１５１　フォトダイオード
１５２　転送トランジスタ
１５４　増幅トランジスタ
１５５　選択トランジスタ
１５６　リセットトランジスタ
１５７　定電流源
１６１　比較器
２１１，３１１　第一入力部
２１２，３１２　第二入力部
２６３　容量群
３０１，３０２，３０３，３０４　回路ブロック
９１１　ＢＧＲ回路
９１２　増幅器
９２１　カレントミラー回路
Ｃ２８　帯域制限容量
Ｃ１０５、Ｃ２６０，Ｃ２６２，Ｃ２６２，Ｃ２６３ａ，Ｃ２６３ｂ，Ｃ２６３ｃ，Ｃ２７０，Ｃ２７１，Ｃ９２１　キャパシタ
ＮＴ２１１，ＮＴ２１２、ＮＴ２２１，ＮＴ２２２，ＮＴ３１１，ＮＴ３１２，ＮＴ３２２，ＮＴ３３１，ＮＴ９２１ａ，ＮＴ９２１ｂ　ＮＭＯＳトランジスタ
Ｐ，Ｐ１１，Ｐｉ１，Ｐｉｎ，Ｐｍｎ　単位画素
ＰＴ２１１，ＰＴ２１２，ＰＴ２３１，ＰＴ３１１，ＰＴ３１２，ＰＴ３２１，ＰＴ３２２，ＰＴ３３１，ＰＴ９１３，ＰＴ９１４，ＰＴ９２１ａ，ＰＴ９２２　ＰＭＯＳトランジスタ
Ｒ１５　第二抵抗素子
Ｒ２２１　第一抵抗素子
Ｒ９１１　基準抵抗素子
Ｒ９１２　抵抗素子
ＳＷ１０５，ＳＷ２１１，ＳＷ２１２，ＳＷ２４１，ＳＷ２４２，ＳＷ２８１，ＳＷ２８２，ＳＷ２８３，ＳＷ２８４，ＳＷ３８４　スイッチ
Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４　入力端子
Ｔ２５　出力端子

Claims (20)

  1. 　光電変換素子を有する画素と、
    　前記画素に接続された信号線と、
    　前記信号線に接続された比較器と
    　を備え、
    　前記比較器は、
    　第一容量部に接続された第一入力部、及び第二容量部に接続された第二入力部を有する差動入力部と、
    　前記差動入力部に接続された第一抵抗素子及び前記第一抵抗素子を介してダイオード接続されたトランジスタを有するカレントミラー部と、
    　前記差動入力部に接続された第二抵抗素子と
    　前記第一抵抗素子及び前記トランジスタの接続部と前記第一入力部との間並びに前記第二抵抗素子及び前記カレントミラー部の接続部と前記第二入力部との間に設けられたスイッチ部と
    　を有する
    　撮像素子。
  2. 　前記差動入力部は、前記第一抵抗素子に接続されて前記第一入力部を構成する第一トランジスタと、前記第二抵抗素子に接続されて前記第二入力部を構成する第二トランジスタとを有し、
    　前記カレントミラー部は、前記第一抵抗素子を介してダイオード接続された前記トランジスタである第三トランジスタと、前記第二抵抗素子に接続された第四トランジスタとを有し、
    　前記スイッチ部は、前記第一トランジスタ及び前記第一容量部の接続部と、前記第一抵抗素子及び前記第三トランジスタの接続部との間に設けられた第一スイッチと、前記第二トランジスタ及び前記第二容量部の接続部と、前記第二抵抗素子及び前記第四トランジスタの接続部との間に設けられた第二スイッチとを有する
    　請求項１に記載の撮像素子。
  3. 　前記第一抵抗素子の一端子は、前記第一トランジスタのドレイン、前記第三トランジスタのゲート及び前記第四トランジスタのゲートに接続され、前記第一抵抗素子の他端子は、前記第三トランジスタのドレイン及び前記第一スイッチに接続され、
    　前記第二抵抗素子の一端子は、前記第二トランジスタのドレインに接続され、前記第二抵抗素子の他端子は、前記第四トランジスタのドレイン及び前記第二スイッチに接続されている
    　請求項２に記載の撮像素子。
  4. 　前記比較器の動作点を決定するバイアス電流を生成する電流生成部を備え、
    　前記電流生成部は、前記第一抵抗素子及び前記第二抵抗素子と同じ種類であって前記バイアス電流の基準となる基準電流の電流値を決定する基準抵抗素子を有する
    　請求項２に記載の撮像素子。
  5. 　前記第一抵抗素子、前記第二抵抗素子及び前記基準抵抗素子は、少なくとも一部分がポリシリコンで形成されている
    　請求項４に記載の撮像素子。
  6. 　前記第一容量部は、
    　前記信号線に接続された第一容量と、
    　参照信号を生成する参照信号生成部に接続された第二容量と、　前記第一容量及び前記第二容量に接続可能に設けられた第三容量と
    　を有し、
    　前記第二容量部は、基準電位の供給部に接続された第四容量を有する
    　請求項１に記載の撮像素子。
  7. 　前記第一容量と前記第三容量との間には、スイッチが設けられ、
    　前記第二容量と前記第三容量との間には、スイッチが設けられている
    　請求項６に記載の撮像素子。
  8. 　前記第三容量は、分割された複数の容量で構成され、
    　隣り合う前記複数の容量の間には、スイッチがそれぞれ設けられている
    　請求項６に記載の撮像素子。
  9. 　前記第一抵抗素子及び前記第二抵抗素子はそれぞれ、受動素子で構成されている
    　請求項１に記載の撮像素子。
  10. 　前記第一容量部は、参照信号が入力される入力端子に接続され、
    　前記第二容量部は、前記信号線に接続されている
    　請求項１に記載の撮像素子。
  11. 　光電変換素子を有する画素と、
    　前記画素に接続された信号線と、
    　前記信号線に接続された比較器と
    　を備え、
    　前記比較器は、
    　第一容量部に接続された第一入力部、及び第二容量部に接続された第二入力部を有する差動入力部と、
    　前記差動入力部に接続された第一抵抗素子及び前記第一抵抗素子を介してダイオード接続されたトランジスタを有するカレントミラー部と、
    　前記差動入力部に接続された第二抵抗素子と
    　前記第一抵抗素子及び前記トランジスタの接続部と前記第一入力部との間並びに前記第二抵抗素子及び前記カレントミラー部の接続部と前記第二入力部との間に設けられたスイッチ部と
    　を有する
    　光検出素子。
  12. 　前記差動入力部は、前記第一抵抗素子に接続されて前記第一入力部を構成する第一トランジスタと、前記第二抵抗素子に接続されて前記第二入力部を構成する第二トランジスタとを有し、
    　前記カレントミラー部は、前記第一抵抗素子を介してダイオード接続された前記トランジスタである第三トランジスタと、前記第二抵抗素子に接続された第四トランジスタとを有し、
    　前記スイッチ部は、前記第一トランジスタ及び前記第一容量部の接続部と、前記第一抵抗素子及び前記第三トランジスタの接続部との間に設けられた第一スイッチと、前記第二トランジスタ及び前記第二容量部の接続部と、前記第二抵抗素子及び前記第四トランジスタの接続部との間に設けられた第二スイッチとを有する
    　請求項１１に記載の光検出素子。
  13. 　前記第一抵抗素子の一端子は、前記第一トランジスタのドレイン、前記第三トランジスタのゲート及び前記第四トランジスタのゲートに接続され、前記第一抵抗素子の他端子は、前記第三トランジスタのドレイン及び前記第一スイッチに接続され、
    　前記第二抵抗素子の一端子は、前記第二トランジスタのドレインに接続され、前記第二抵抗素子の他端子は、前記第四トランジスタのドレイン及び前記第二スイッチに接続されている
    　請求項１２に記載の光検出素子。
  14. 　前記比較器の動作点を決定するバイアス電流を生成する電流生成部を備え、
    　前記電流生成部は、前記第一抵抗素子及び前記第二抵抗素子と同じ種類であって前記バイアス電流の基準となる基準電流の電流値を決定する基準抵抗素子を有する
    　請求項１２に記載の光検出素子。
  15. 　前記第一抵抗素子、前記第二抵抗素子及び前記基準抵抗素子は、少なくとも一部分がポリシリコンで形成されている
    　請求項１４に記載の光検出素子。
  16. 　前記第一容量部は、
    　前記信号線に接続された第一容量と、
    　参照信号を生成する参照信号生成部に接続された第二容量と、
    　前記第一容量及び前記第二容量に接続可能に設けられた第三容量と
    　を有し、
    　前記第二容量部は、基準電位の供給部に接続された第四容量を有する
    　請求項１１に記載の光検出素子。
  17. 　前記第一容量と前記第三容量との間には、スイッチが設けられ、
    　前記第二容量と前記第三容量との間には、スイッチが設けられている
    　請求項１６に記載の光検出素子。
  18. 　前記第三容量は、分割された複数の容量で構成され、
    　隣り合う前記複数の容量の間には、スイッチがそれぞれ設けられている
    　請求項１６に記載の光検出素子。
  19. 　前記第一抵抗素子及び前記第二抵抗素子はそれぞれ、受動素子で構成されている
    　請求項１１に記載の光検出素子。
  20. 　前記第一容量部は、参照信号が入力される入力端子に接続され、
    　前記第二容量部は、前記信号線に接続されている
    　請求項１１に記載の光検出素子。
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