JP2000077988A - 差動比較回路 - Google Patents
差動比較回路Info
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- JP2000077988A JP2000077988A JP10245707A JP24570798A JP2000077988A JP 2000077988 A JP2000077988 A JP 2000077988A JP 10245707 A JP10245707 A JP 10245707A JP 24570798 A JP24570798 A JP 24570798A JP 2000077988 A JP2000077988 A JP 2000077988A
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Abstract
(57)【要約】
【課題】高速、高精度かつ低消費電力の簡易な構成の差
動比較回路を提案する。 【解決手段】差動増幅部１７及びチョッパ比較器１５を
設け、チョッパ比較器１５の入出力端を短絡させた際に
当該チョッパ比較器１５から得られる基準電圧を差動増
幅部１７の２つの入力端に供給するようにしたことによ
り、差動増幅部１７での素子間のばらつきによる比較結
果の精度劣化を回避して、高精度、高速かつ低消費電力
の差動比較回路を実現できる。
動比較回路を提案する。 【解決手段】差動増幅部１７及びチョッパ比較器１５を
設け、チョッパ比較器１５の入出力端を短絡させた際に
当該チョッパ比較器１５から得られる基準電圧を差動増
幅部１７の２つの入力端に供給するようにしたことによ
り、差動増幅部１７での素子間のばらつきによる比較結
果の精度劣化を回避して、高精度、高速かつ低消費電力
の差動比較回路を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は差動比較回路に関
し、アナログ／ディジタル変換回路等に用いられる差動
比較回路に適用して好適なものである。
し、アナログ／ディジタル変換回路等に用いられる差動
比較回路に適用して好適なものである。
【０００２】
【従来の技術】従来、オフセット補償型の比較回路にお
いては、例えば図４に示すものがある。すなわち図４に
おいて、比較回路１は、サンプルホールドされた入力電
圧Ｖinが入力されるトランジスタＱ１と基準電圧Ｖref
が入力されるトランジスタＱ２とからなる高利得の差動
増幅部１Ａと、トランジスタＱ３及びＱ４からなるオフ
セット補償用増幅部１Ｂとを有する。
いては、例えば図４に示すものがある。すなわち図４に
おいて、比較回路１は、サンプルホールドされた入力電
圧Ｖinが入力されるトランジスタＱ１と基準電圧Ｖref
が入力されるトランジスタＱ２とからなる高利得の差動
増幅部１Ａと、トランジスタＱ３及びＱ４からなるオフ
セット補償用増幅部１Ｂとを有する。
【０００３】差動増幅部１Ａ及びオフセット補償用増幅
部１ＢはノードＮ1 及びＮ2 を介して接続されており、
差動増幅部１Ａはまず入力電圧Ｖinを基準電圧Ｖref と
し、このとき当該差動増幅部１Ａに生じるオフセット電
圧をノードＮ1 及びＮ2 並びにトランジスタＱ５及びＱ
６を介して、オフ状態のスイッチＳＷ８の両端Ｖ1 及び
Ｖ2 間に電位差として供給する。
部１ＢはノードＮ1 及びＮ2 を介して接続されており、
差動増幅部１Ａはまず入力電圧Ｖinを基準電圧Ｖref と
し、このとき当該差動増幅部１Ａに生じるオフセット電
圧をノードＮ1 及びＮ2 並びにトランジスタＱ５及びＱ
６を介して、オフ状態のスイッチＳＷ８の両端Ｖ1 及び
Ｖ2 間に電位差として供給する。
【０００４】このときオフセット補償用増幅部１Ｂは、
スイッチＳ８の両端Ｖ1 及びＶ2 に生じるオフセット電
圧に応じた電位差を、スイッチＳＷ７及びＳＷ７´を介
してコンデンサＣ７及びＣ８に記憶させる。
スイッチＳ８の両端Ｖ1 及びＶ2 に生じるオフセット電
圧に応じた電位差を、スイッチＳＷ７及びＳＷ７´を介
してコンデンサＣ７及びＣ８に記憶させる。
【０００５】続いて、差動増幅部１Ａはサンプルホール
ドされた入力電圧ＶinをトランジスタＱ１に入力するこ
とにより、このときトランジスタＱ２に供給されている
基準電圧Ｖref との比較結果が差動増幅部１Ａのノード
Ｎ1 及びＮ2 からトランジスタＱ５、Ｑ６、Ｑ７及びＱ
８を介して出力端Ｑ及びＱ´から出力される。その際、
コンデンサＣ７及びＣ８に記憶されているオフセット電
圧によって差動増幅部１Ａのオフセットがキャンセルさ
れる。
ドされた入力電圧ＶinをトランジスタＱ１に入力するこ
とにより、このときトランジスタＱ２に供給されている
基準電圧Ｖref との比較結果が差動増幅部１Ａのノード
Ｎ1 及びＮ2 からトランジスタＱ５、Ｑ６、Ｑ７及びＱ
８を介して出力端Ｑ及びＱ´から出力される。その際、
コンデンサＣ７及びＣ８に記憶されているオフセット電
圧によって差動増幅部１Ａのオフセットがキャンセルさ
れる。
【０００６】因みに図４に示す比較回路１において、Ｉ
７、Ｉ８、Ｉ９及びＩ１０は定電流源を表し、また、ト
ランジスタＱ９及びＱ１０はコモンモードフィードバッ
ク電圧ＣＭＦＢを受けることにより、ノードＮ1 及びＮ
2 に生じる電圧を零に復帰させるようになされている。
７、Ｉ８、Ｉ９及びＩ１０は定電流源を表し、また、ト
ランジスタＱ９及びＱ１０はコモンモードフィードバッ
ク電圧ＣＭＦＢを受けることにより、ノードＮ1 及びＮ
2 に生じる電圧を零に復帰させるようになされている。
【０００７】
【発明が解決しようとする課題】ところが、差動増幅部
１Ａに加えてオフセット補償用増幅部１Ｂを設けること
によってオフセットをキャンセルするようになされた比
較回路１では、オフセット補償型増幅部１Ｂを設ける
分、比較回路１の素子数が全体として増加することを避
け得ず、高速、高精度かつ低消費電流の比較回路を実現
することが困難になる問題があった。
１Ａに加えてオフセット補償用増幅部１Ｂを設けること
によってオフセットをキャンセルするようになされた比
較回路１では、オフセット補償型増幅部１Ｂを設ける
分、比較回路１の素子数が全体として増加することを避
け得ず、高速、高精度かつ低消費電流の比較回路を実現
することが困難になる問題があった。
【０００８】また、従来の比較回路において、２つの入
力信号の差を高精度で出力しようとすると、例えば多ビ
ットアナログ／ディジタルコンバータで用いられている
ように新たなディジタル／アナログコンバータやサンプ
ルホールド回路等を設ける必要があり回路構成が複雑化
かつ大型化することを避け得ない問題があった。
力信号の差を高精度で出力しようとすると、例えば多ビ
ットアナログ／ディジタルコンバータで用いられている
ように新たなディジタル／アナログコンバータやサンプ
ルホールド回路等を設ける必要があり回路構成が複雑化
かつ大型化することを避け得ない問題があった。
【０００９】本発明は以上の点を考慮してなされたもの
で、高速、高精度かつ低消費電力の簡易な構成の差動比
較回路を提案しようとするものである。
で、高速、高精度かつ低消費電力の簡易な構成の差動比
較回路を提案しようとするものである。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、少なくとも一対のトランジスタを
有する差動増幅部と、差動増幅部の出力側に接続された
チョッパ比較器と、チョッパ比較器の入出端を短絡させ
た際にチョッパ比較器から出力される基準電圧を差動増
幅部の２つの入力端に供給する供給回路部とを備え、チ
ョッパ比較器の入出力端を短絡させた際に当該チョッパ
比較器から得られる基準電圧を差動増幅部の２つの入力
端に供給するようにしたことにより、簡易な構成によっ
て差動増幅部での素子間のばらつきによる比較結果の精
度劣化を回避し得る。
め本発明においては、少なくとも一対のトランジスタを
有する差動増幅部と、差動増幅部の出力側に接続された
チョッパ比較器と、チョッパ比較器の入出端を短絡させ
た際にチョッパ比較器から出力される基準電圧を差動増
幅部の２つの入力端に供給する供給回路部とを備え、チ
ョッパ比較器の入出力端を短絡させた際に当該チョッパ
比較器から得られる基準電圧を差動増幅部の２つの入力
端に供給するようにしたことにより、簡易な構成によっ
て差動増幅部での素子間のばらつきによる比較結果の精
度劣化を回避し得る。
【００１１】
【発明の実施の形態】以下図面について、本発明の一実
施の形態を詳述する。
施の形態を詳述する。
【００１２】図１において１０は全体として差動比較回
路を示し、ＭＯＳ(Metal Oxide Semiconductor) 形のト
ランジスタＱ１３、Ｑ１４、Ｑ１５及びＱ１６からなる
差動増幅部１７と、当該差動増幅部１７の出力端に対し
てコンデンサＣ１２を介して接続された論理否定回路Ｉ
ＮＶ１及びスイッチ回路ＳＷ１３からなるチョッパ比較
器１５とを有する。
路を示し、ＭＯＳ(Metal Oxide Semiconductor) 形のト
ランジスタＱ１３、Ｑ１４、Ｑ１５及びＱ１６からなる
差動増幅部１７と、当該差動増幅部１７の出力端に対し
てコンデンサＣ１２を介して接続された論理否定回路Ｉ
ＮＶ１及びスイッチ回路ＳＷ１３からなるチョッパ比較
器１５とを有する。
【００１３】差動増幅部１７は、高利得を得るための負
荷素子としてトランジスタＱ１５及びＱ１６からなる定
電流源を接続しており、また、トランジスタＱ１７によ
って動作点を決めるようになされている。
荷素子としてトランジスタＱ１５及びＱ１６からなる定
電流源を接続しており、また、トランジスタＱ１７によ
って動作点を決めるようになされている。
【００１４】これにより、差動増幅部１７のトランジス
タＱ１３及びＱ１４のゲートにそれぞれ入力される２つ
の信号の電圧差に応じたレベルの比較出力信号が当該差
動増幅部１７の出力端Ｔ及びＴ´に得られる。
タＱ１３及びＱ１４のゲートにそれぞれ入力される２つ
の信号の電圧差に応じたレベルの比較出力信号が当該差
動増幅部１７の出力端Ｔ及びＴ´に得られる。
【００１５】差動増幅部１７の出力端Ｔに接続されたチ
ョッパ比較器１５は、出力端Ｔに現れる比較出力信号を
コンデンサＣ１２を介して入力することより、当該比較
出力信号を後述するオートゼロイング動作において予め
設定された基準電圧レベルと比較した結果を論理「Ｈ」
又は論理「Ｌ」レベルの論理比較結果信号ＣＯＭＰOUT
として出力する。
ョッパ比較器１５は、出力端Ｔに現れる比較出力信号を
コンデンサＣ１２を介して入力することより、当該比較
出力信号を後述するオートゼロイング動作において予め
設定された基準電圧レベルと比較した結果を論理「Ｈ」
又は論理「Ｌ」レベルの論理比較結果信号ＣＯＭＰOUT
として出力する。
【００１６】かかる差動比較回路１０は、まず差動増幅
部１７を構成するトランジスタ間での誤差（オフセット
電圧）をキャンセルすると共に入力信号をサンプリング
するオートゼロイング動作を行う。すなわち、差動比較
回路１０は初期設定において、まずチョッパ比較器１５
のスイッチ回路ＳＷ１３をオン動作させることにより、
論理否定回路ＩＮＶ１の入出力端をショートさせる。こ
れにより、チョッパ比較器１５を構成する論理否定回路
ＩＮＶ１の基準電圧はその電源電圧の１／２の電圧レベ
ルに設定されると共に、論理否定回路ＩＮＶ１の出力端
には当該電圧レベルが得られる。
部１７を構成するトランジスタ間での誤差（オフセット
電圧）をキャンセルすると共に入力信号をサンプリング
するオートゼロイング動作を行う。すなわち、差動比較
回路１０は初期設定において、まずチョッパ比較器１５
のスイッチ回路ＳＷ１３をオン動作させることにより、
論理否定回路ＩＮＶ１の入出力端をショートさせる。こ
れにより、チョッパ比較器１５を構成する論理否定回路
ＩＮＶ１の基準電圧はその電源電圧の１／２の電圧レベ
ルに設定されると共に、論理否定回路ＩＮＶ１の出力端
には当該電圧レベルが得られる。
【００１７】そして、差動比較回路１０は切換制御信号
ＣＯＮＴ１２によってスイッチ回路ＳＷ１２Ａ及びＳＷ
１２Ｂをそれぞれオン動作させると共にスイッチ回路Ｓ
Ｗ１４をオン動作させることにより、このとき論理否定
回路ＩＮＶ１から出力される電源電圧の１／２の電圧レ
ベルを差動増幅部１７の２つの入力端に供給する。
ＣＯＮＴ１２によってスイッチ回路ＳＷ１２Ａ及びＳＷ
１２Ｂをそれぞれオン動作させると共にスイッチ回路Ｓ
Ｗ１４をオン動作させることにより、このとき論理否定
回路ＩＮＶ１から出力される電源電圧の１／２の電圧レ
ベルを差動増幅部１７の２つの入力端に供給する。
【００１８】またこのとき、差動比較回路１０は切換制
御信号ＣＯＮＴ１１によってスイッチ回路ＳＷ１１Ａ及
びＳＷ１１Ｂをそれぞれ第１の切換入力端ａ側に切り換
え制御することにより、スイッチ回路ＳＷ１１Ａ及びＳ
Ｗ１１Ｂを介して入力される２つの入力信号（ＩＮ＋、
ＩＮ−）の電圧レベルＶINA 及びＶINB をコンデンサＣ
１１Ａ及びＣ１１Ｂにサンプリングする。
御信号ＣＯＮＴ１１によってスイッチ回路ＳＷ１１Ａ及
びＳＷ１１Ｂをそれぞれ第１の切換入力端ａ側に切り換
え制御することにより、スイッチ回路ＳＷ１１Ａ及びＳ
Ｗ１１Ｂを介して入力される２つの入力信号（ＩＮ＋、
ＩＮ−）の電圧レベルＶINA 及びＶINB をコンデンサＣ
１１Ａ及びＣ１１Ｂにサンプリングする。
【００１９】かくして初期設定が終了すると、差動比較
回路１０はこれに続いて比較動作として、スイッチ回路
ＳＷ１３をオフ状態に切り換えた後、スイッチ回路ＳＷ
１４及びＳＷ１２Ａ、ＳＷ１２Ｂをオフ状態に切り換
え、さらにその後スイッチ回路１１Ａ及びＳＷ１１Ｂを
第２の切換入力端ｂ側に切り換えることにより、電圧レ
ベルＶREFA及びＶREFBでなる２つの基準信号（ＲＥＦ
＋、ＲＥＦ−）を入力信号として選択する。
回路１０はこれに続いて比較動作として、スイッチ回路
ＳＷ１３をオフ状態に切り換えた後、スイッチ回路ＳＷ
１４及びＳＷ１２Ａ、ＳＷ１２Ｂをオフ状態に切り換
え、さらにその後スイッチ回路１１Ａ及びＳＷ１１Ｂを
第２の切換入力端ｂ側に切り換えることにより、電圧レ
ベルＶREFA及びＶREFBでなる２つの基準信号（ＲＥＦ
＋、ＲＥＦ−）を入力信号として選択する。
【００２０】このように、スイッチ回路ＳＷ１３、ＳＷ
１４、ＳＷ１２Ａ、ＳＷ１２Ｂ及びＳＷ１１Ａ、ＳＷ１
１Ｂの切り換えタイミングを僅かにずらすことにより、
当該比較動作時においてスイッチ回路ＳＷ１３をオフ状
態に切り換えた際に、論理比較結果を決める論理否定回
路ＩＮＶ１の入力ノードＮＤがハイインピーダンスにな
っても、当該入力ノードＮＤにスイッチングノイズが入
り込まないようにすることができる。
１４、ＳＷ１２Ａ、ＳＷ１２Ｂ及びＳＷ１１Ａ、ＳＷ１
１Ｂの切り換えタイミングを僅かにずらすことにより、
当該比較動作時においてスイッチ回路ＳＷ１３をオフ状
態に切り換えた際に、論理比較結果を決める論理否定回
路ＩＮＶ１の入力ノードＮＤがハイインピーダンスにな
っても、当該入力ノードＮＤにスイッチングノイズが入
り込まないようにすることができる。
【００２１】この結果、差動増幅部１７の出力端Ｔ´に
は、（（ＩＮ＋）−（ＩＮ−））−（（ＲＥＦ＋）−
（ＲＥＦ−））で表される入力信号差に比例した電流又
は電圧出力が比較結果として得られる。また、このとき
差動増幅部１７の出力端Ｔに現れる比較結果は、コンデ
ンサＣ１２を介してチョッパ比較器１５の論理否定回路
ＩＮＶ１に入力され、オートゼロイング動作において設
定されている基準電圧（電源電圧の１／２の電圧レベ
ル）と比較される。そして、チョッパ比較器１５は当該
比較結果である論理「Ｈ」レベル又は論理「Ｌ」レベル
の信号を論理比較結果信号ＣＯＭＰOUT として出力す
る。
は、（（ＩＮ＋）−（ＩＮ−））−（（ＲＥＦ＋）−
（ＲＥＦ−））で表される入力信号差に比例した電流又
は電圧出力が比較結果として得られる。また、このとき
差動増幅部１７の出力端Ｔに現れる比較結果は、コンデ
ンサＣ１２を介してチョッパ比較器１５の論理否定回路
ＩＮＶ１に入力され、オートゼロイング動作において設
定されている基準電圧（電源電圧の１／２の電圧レベ
ル）と比較される。そして、チョッパ比較器１５は当該
比較結果である論理「Ｈ」レベル又は論理「Ｌ」レベル
の信号を論理比較結果信号ＣＯＭＰOUT として出力す
る。
【００２２】以上の構成において、差動比較回路１０
は、チョッパ比較器１５のスイッチ回路ＳＷ１３をオン
状態とした際に論理否定回路ＩＮＶ１の出力端に得られ
る電圧レベル（電源電圧の１／２）をスイッチ回路ＳＷ
１２Ａ及びＳＷ１２Ｂを介して差動増幅部１７の２つの
入力ノードに供給することにより、差動増幅部１７の各
素子によるオフセットがキャンセルされる。
は、チョッパ比較器１５のスイッチ回路ＳＷ１３をオン
状態とした際に論理否定回路ＩＮＶ１の出力端に得られ
る電圧レベル（電源電圧の１／２）をスイッチ回路ＳＷ
１２Ａ及びＳＷ１２Ｂを介して差動増幅部１７の２つの
入力ノードに供給することにより、差動増幅部１７の各
素子によるオフセットがキャンセルされる。
【００２３】また、差動比較回路１０の入力段に設けら
れているスイッチ回路ＳＷ１１Ａ及びＳＷ１１Ｂをそれ
ぞれ第１の入力端ａ側に切り換えて２つの入力信号（Ｉ
Ｎ＋、ＩＮ−）を選択した後、第２の入力端ｂ側に切り
換えて２つの入力信号（ＲＥＦ＋、ＲＥＦ−）を選択す
ることにより、差動増幅部１７の出力端Ｔ´には、２つ
の入力信号の差に比例した電流又は電圧レベルでなる比
較結果が得られると共に、出力端Ｔに得られる比較結果
をチョッパ比較器１５においてオートゼロイング時に設
定した基準電圧（電源電圧の１／２）と比較することに
より、論理比較結果を得る。
れているスイッチ回路ＳＷ１１Ａ及びＳＷ１１Ｂをそれ
ぞれ第１の入力端ａ側に切り換えて２つの入力信号（Ｉ
Ｎ＋、ＩＮ−）を選択した後、第２の入力端ｂ側に切り
換えて２つの入力信号（ＲＥＦ＋、ＲＥＦ−）を選択す
ることにより、差動増幅部１７の出力端Ｔ´には、２つ
の入力信号の差に比例した電流又は電圧レベルでなる比
較結果が得られると共に、出力端Ｔに得られる比較結果
をチョッパ比較器１５においてオートゼロイング時に設
定した基準電圧（電源電圧の１／２）と比較することに
より、論理比較結果を得る。
【００２４】かくして以上の構成によれば、差動増幅部
１７及びチョッパ比較器１５を接続した簡易な構成によ
って２つの入力信号の比較結果を高精度で得ることがで
きる。また、差動比較回路１０はその構成が簡単になる
分、比較処理動作を一段と高速かつ低消費電力で実行す
ることができる。
１７及びチョッパ比較器１５を接続した簡易な構成によ
って２つの入力信号の比較結果を高精度で得ることがで
きる。また、差動比較回路１０はその構成が簡単になる
分、比較処理動作を一段と高速かつ低消費電力で実行す
ることができる。
【００２５】なお上述の実施の形態においては、差動比
較回路１０に入力される２つの信号として、オートゼロ
イング動作時に（ＩＮ＋）及び（ＩＮ−）を入力し、こ
れに続いて（ＲＥＦ＋）及び（ＲＥＦ−）を入力する場
合について述べたが、入力信号の選択方法はこれに限ら
ず、例えばオートゼロイング動作時に（ＲＥＦ＋）及び
（ＲＥＦ−）を入力し、これに続いて（ＩＮ＋）及び
（ＩＮ−）を入力する等、種々の入力選択方法を適用し
得る。因みに、オートゼロイング動作時に（ＲＥＦ＋）
及び（ＲＥＦ−）を入力し、これに続いて（ＩＮ＋）及
び（ＩＮ−）を入力した場合、差動増幅部１７の出力端
Ｔ´には、（（ＲＥＦ＋）−（ＲＥＦ−））−（（ＩＮ
＋）−（ＩＮ−））で表される入力信号差に比例した電
圧又は電流レベルの比較結果が得られる。
較回路１０に入力される２つの信号として、オートゼロ
イング動作時に（ＩＮ＋）及び（ＩＮ−）を入力し、こ
れに続いて（ＲＥＦ＋）及び（ＲＥＦ−）を入力する場
合について述べたが、入力信号の選択方法はこれに限ら
ず、例えばオートゼロイング動作時に（ＲＥＦ＋）及び
（ＲＥＦ−）を入力し、これに続いて（ＩＮ＋）及び
（ＩＮ−）を入力する等、種々の入力選択方法を適用し
得る。因みに、オートゼロイング動作時に（ＲＥＦ＋）
及び（ＲＥＦ−）を入力し、これに続いて（ＩＮ＋）及
び（ＩＮ−）を入力した場合、差動増幅部１７の出力端
Ｔ´には、（（ＲＥＦ＋）−（ＲＥＦ−））−（（ＩＮ
＋）−（ＩＮ−））で表される入力信号差に比例した電
圧又は電流レベルの比較結果が得られる。
【００２６】また上述の実施の形態においては、差動増
幅部１７の高利得を得るための素子としてトランジスタ
Ｑ１５及びＱ１６からなる定電流源を設ける場合につい
て述べたが、本発明はこれに限らず、例えば図１との対
応部分に同一符号を付して示す図２に示すように、カレ
ントミラー回路１８を構成したり、又は、図１との対応
部分に同一符号を付して示す図３に示すように、抵抗素
子Ｒ１１及びＲ１２を設けるようにしても良い。
幅部１７の高利得を得るための素子としてトランジスタ
Ｑ１５及びＱ１６からなる定電流源を設ける場合につい
て述べたが、本発明はこれに限らず、例えば図１との対
応部分に同一符号を付して示す図２に示すように、カレ
ントミラー回路１８を構成したり、又は、図１との対応
部分に同一符号を付して示す図３に示すように、抵抗素
子Ｒ１１及びＲ１２を設けるようにしても良い。
【００２７】また上述の実施の形態においては、差動増
幅部１７を構成するトランジスタＱ１３、Ｑ１４、Ｑ１
５及びＱ１６としてＭＯＳ形トランジスタを用いる場合
について述べたが、本発明はこれに限らず、例えばＭＥ
Ｓ ＦＥＴ（Metal-semiconductor FET)等、他の種々の
トランジスタを用いることができる。
幅部１７を構成するトランジスタＱ１３、Ｑ１４、Ｑ１
５及びＱ１６としてＭＯＳ形トランジスタを用いる場合
について述べたが、本発明はこれに限らず、例えばＭＥ
Ｓ ＦＥＴ（Metal-semiconductor FET)等、他の種々の
トランジスタを用いることができる。
【００２８】
【発明の効果】上述のように本発明によれば、差動増幅
部及びチョッパ比較器を設け、チョッパ比較器の入出力
端を短絡させた際に当該チョッパ比較器から得られる基
準電圧を差動増幅部の２つの入力端に供給するようにし
たことにより、差動増幅部での素子間のばらつきによる
比較結果の精度劣化を回避して、高精度、高速かつ低消
費電力の差動比較回路を簡易な構成で実現できる。
部及びチョッパ比較器を設け、チョッパ比較器の入出力
端を短絡させた際に当該チョッパ比較器から得られる基
準電圧を差動増幅部の２つの入力端に供給するようにし
たことにより、差動増幅部での素子間のばらつきによる
比較結果の精度劣化を回避して、高精度、高速かつ低消
費電力の差動比較回路を簡易な構成で実現できる。
【図１】本発明による差動比較回路の一実施の形態を示
す接続図である。
す接続図である。
【図２】他の実施の形態による差動比較回路の構成を示
す接続図である。
す接続図である。
【図３】他の実施の形態による差動比較回路の構成を示
す接続図である。
す接続図である。
【図４】従来の比較回路の構成を示す接続図である。
１０……差動比較回路、１５……チョッパ比較器、１７
……差動増幅部、１８……カレントミラー回路、ＳＷ１
１Ａ、ＳＷ１１Ｂ、ＳＷ１２、ＳＷ１３、ＳＷ１４……
スイッチ回路、ＩＮＶ１……論理否定回路、Ｒ１１、Ｒ
１２……抵抗素子。
……差動増幅部、１８……カレントミラー回路、ＳＷ１
１Ａ、ＳＷ１１Ｂ、ＳＷ１２、ＳＷ１３、ＳＷ１４……
スイッチ回路、ＩＮＶ１……論理否定回路、Ｒ１１、Ｒ
１２……抵抗素子。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G035 AA01 AA20 AB01 AC01 AC20 AD03 AD13 AD17 AD23 AD24 AD45 AD47 5J022 AA01 BA01 BA05 BA06 CB04 CF02 CF04 CG01 5J039 DD03 KK10 KK17 KK18 MM03 MM04
Claims (2)
- 【請求項１】少なくとも一対のトランジスタを有する差
動増幅部と、 上記差動増幅部の出力側に接続されたチョッパ比較器
と、 上記チョッパ比較器の入出端を短絡させた際に上記チョ
ッパ比較器から出力される基準電圧を上記差動増幅部の
２つの入力端に供給する供給回路部とを具えることを特
徴とする差動比較回路。 - 【請求項２】上記チョッパ比較器は、 論理否定回路部と、 上記論理否定回路部の入出力端を接続するスイッチ回路
部とを具えることを特徴とする請求項１に記載の差動比
較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245707A JP2000077988A (ja) | 1998-08-31 | 1998-08-31 | 差動比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10245707A JP2000077988A (ja) | 1998-08-31 | 1998-08-31 | 差動比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008529129A (ja) * | 2005-01-25 | 2008-07-31 | リニアー テクノロジー コーポレイション | 出力電流を決定および制御するためのオートゼロ回路を有する給電側機器 |
| WO2020066327A1 (ja) * | 2018-09-26 | 2020-04-02 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子及び光検出素子 |
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-
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