JP2007019821A - スイッチトキャパシタ型可変利得増幅回路 - Google Patents
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Abstract
【課題】消費電流を抑制することのできるスイッチトキャパシタ型可変利得増幅回路を提供する。
【解決手段】オペアンプA、オペアンプAの差動入力ノードVip、Vinに接続されるサンプリングコンデンサC1p及びC1n、利得に応じて容量が切り替わる増幅用の可変容量コンデンサC2p及びC2n、サンプリング期間の差動入力電圧INP、INNをサンプリングコンデンサC1pに接続するためのスイッチS1、アンプ期間にサンプリングコンデンサC1p、C1nを短絡するためのスイッチS2、サンプリング期間に増幅用可変容量コンデンサC2p、C2nをリセットし、オペアンプAの差動入力ノードVip、Vinを出力ノードOUTP、OUTNに短絡して基準電圧VCMLとなるように制御するためのスイッチS3、オペアンプAのバイアス電流をPGA回路の利得に応じて制御するバイアス回路10から構成される。
【選択図】 図1
【解決手段】オペアンプA、オペアンプAの差動入力ノードVip、Vinに接続されるサンプリングコンデンサC1p及びC1n、利得に応じて容量が切り替わる増幅用の可変容量コンデンサC2p及びC2n、サンプリング期間の差動入力電圧INP、INNをサンプリングコンデンサC1pに接続するためのスイッチS1、アンプ期間にサンプリングコンデンサC1p、C1nを短絡するためのスイッチS2、サンプリング期間に増幅用可変容量コンデンサC2p、C2nをリセットし、オペアンプAの差動入力ノードVip、Vinを出力ノードOUTP、OUTNに短絡して基準電圧VCMLとなるように制御するためのスイッチS3、オペアンプAのバイアス電流をPGA回路の利得に応じて制御するバイアス回路10から構成される。
【選択図】 図1
Description
本発明は、ディジタルカメラやビデオカメラ等に搭載される撮像素子から出力される画像信号を前処理するアナログフロントエンド装置に好適なスイッチトキャパシタ型可変利得増幅回路に関する。
ディジタルカメラやビデオカメラ等のアナログフロントエンド回路には、従来からスイッチトキャパシタ増幅器を用いたアナログPGA(Programable Gain Amplifier)回路が用いられている。
図7は、従来のスイッチトキャパシタ型アナログPGA回路(以下、単にPGA回路という)の構成を示す図である。同図において、Aはオペアンプ、C1p及びC1nはオペアンプAの差動入力ノードVin、Vipに接続されるサンプリングコンデンサ、C2p及びC2nは増幅用の容量可変のコンデンサで、このコンデンサの容量に応じてPGA回路の利得が決定される。また、S1はサンプリング期間の差動入力電圧INP,INNをサンプリングコンデンサC1p,C1nに接続するためのスイッチ、S2はアンプ期間にサンプリングコンデンサC1p、C1nを短絡するためのスイッチ、S3はサンプリング期間に増幅用可変容量コンデンサC2p、C2nをリセットし、オペアンプAの差動入力ノードVin、Vipを出力ノードOUTP、OUTNに短絡して基準電圧VCMLとなるように制御するためのスイッチである。さらに、Φ1はスイッチS1,S3を切り替えるための信号、Φ2はスイッチS2を切り替えるための信号、20はオペアンプAのバイアス電圧を生成するバイアス回路、Irefは基準電流、VBはオペアンプAのバイアス電圧である。
図7に示すPGA回路において、図8に示すように、Φ1がハイレベルのサンプリング期間と、Φ2がハイレベルのアンプ期間で電荷が保存されることから、サンプリングコンデンサC1p、C1nの容量を等しくC1とし、増幅用可変容量コンデンサC2p、C2nの容量を等しくC2としたとき、差動出力電圧OUTP−OUTNは次式によって求められ、増幅用可変容量コンデンサC2の容量を切り替えることにより、PGA回路の増幅率(利得)G=C1/C2を変えることができる。
また、この時のフィードバック係数βFは、次式のようになる。
図9は、上記PGA回路に使用されるオペアンプAの具体構成例を示す図である。オペアンプAは、一般的なフォールデッドカスコード型オペアンプであり、差動入力ノードVipにゲートが接続されるトランジスタQ21と、差動入力ノードVinにゲートが接続されるトランジスタQ23と、バイアス電圧VB1がゲートに入力されるトランジスタQ22,Q24,Q28と、バイアス電圧VB2がゲートに入力されるトランジスタQ25,Q29と、バイアス電圧VB3がゲートに入力されるトランジスタQ26,Q30と、バイアス電圧VCMFBがゲートに入力されるトランジスタQ27,Q31とが図示したように接続されている。
図10及び図11は、図9に示すバイアス電圧VB1,VB2,VB3と、バイアス電圧VCMFBを生成するためのバイアス電圧VB4とを生成する、オペアンプAのバイアス回路である。
図10は、フォールデッドカスコード型オペアンプのバイアス回路の一般的な構成例を示す図である。このバイアス回路は、図示したように接続された定電流源Iref及びトランジスタQ32〜Q41によって構成されている。
図10は、フォールデッドカスコード型オペアンプのバイアス回路の一般的な構成例を示す図である。このバイアス回路は、図示したように接続された定電流源Iref及びトランジスタQ32〜Q41によって構成されている。
図11は、バイアス電圧VCMFBを生成するための一般的なスイッチトキャパシタ型コモンフィードバックの回路構成を示す図である。この回路は、図示したように接続されたコンデンサCsp,Cfp,Csn,Cfnと、スイッチS1,S2とから構成されている。スイッチS1は上述した信号Φ1で駆動され、スイッチS2は上述した信号Φ2で駆動される。
次に、上記PGA回路に使用されるオペアンプAと、このオペアンプAを使用したPGA回路の周波数特性を図12に示す。
図12において、オペアンプAのユニティゲイン周波数ωOPは以下の式で表される。
ここで、gmはオペアンプAの入力段トランジスタの相互コンダクタンス、CLはオペアンプAの出力負荷を示す。また、入力段トランジスタの相互コンダクタンスgmは、
となり、バイアス電流Iに比例する。
以上のことから、上述したPGA回路の消費電流Idissは、
となり、(1+G)に比例することがわかる。ここで、fPGAはクロック周波数である。従来、オペアンプAのバイアス電流Iは、PGA回路の最大利得GMAXのときに、PGA回路の必要帯域を満足するような値に設定されている。つまり、PGA回路の消費電流Idissは、
となっている。
アナログPGAで全ての利得を制御する方法は、ディジタルPGAと組み合わせて使用する方法に比べて、A/D変換回路を低コストに、且つ低消費電力にすることができるとともに、高利得時のノイズも小さくできるという利点がある。しかしながら、要求される全ての利得範囲をアナログPGAで制御すると、このアナログPGAでの消費電力が増大するという問題点がある。スイッチトキャパシタ増幅器を用いたアナログPGAにおいては、消費電流はオペアンプのバイアス電流に比例する。このバイアス電流は、PGA回路の利得が小さい場合、それに合わせて小さくしても問題はない。しかし、従来では、PGA回路の利得に関わらず、利得が最大のときに必要な値のバイアス電流をオペアンプに供給していたため、利得が最大以下になったときの消費電流が無駄になっていた。
PGA回路については例えば特許文献1,2に記載されたものが知られている。
特開2002−158585号公報
特開2003−243949号公報
本発明は、上記の事情に鑑みてなされたものであって、消費電流を抑制することのできるスイッチトキャパシタ型可変利得増幅回路を提供することを目的とする。
本発明に係るスイッチトキャパシタ型可変利得増幅回路は、容量可変のコンデンサと、前記コンデンサに接続される増幅器とを含み、前記コンデンサの容量に応じて利得が決定されるスイッチトキャパシタ型可変利得増幅回路であって、前記利得に応じて、前記増幅器に供給するバイアス電流を制御するバイアス電流制御手段を備える。
この構成により、周波数帯域を最適に制御して消費電流を抑制することのできるスイッチトキャパシタ型可変利得増幅回路を提供することができる。
また、本発明の一態様のスイッチトキャパシタ型可変利得増幅回路は、前記バイアス電流制御手段から供給される入力電流に基づいて前記増幅器のバイアス電圧を生成するバイアス電圧生成回路を備え、前記バイアス電流制御手段は、基準電流を入力とする第一のトランジスタと、前記第一のトランジスタと共にそれぞれカレントミラー回路を構成し、ソースが接地され、ドレインが前記バイアス電圧生成回路の入力に接続可能な複数の第二のトランジスタと、前記バイアス電圧生成回路の入力に前記ドレインが接続される前記第二のトランジスタの数を、前記利得に応じて切り替えるためのスイッチとを備える。
本発明によれば、消費電流を抑制したスイッチトキャパシタ型可変利得増幅回路を提供できる。
以下、本発明に係るスイッチトキャパシタ型可変利得増幅回路(以下、PGA回路という)の実施形態について、図面を用いて説明する。図1は、本実施形態を説明するためのPGA回路の概略構成を示す図である。
図1に示すPGA回路は、図7に示すPGA回路において、バイアス回路10をバイアス回路20に変更した以外は、図7と同様の構成である。図1に示す記号GainはPGA回路の利得制御信号である。バイアス回路20は、PGA回路の利得に応じて、オペアンプA(特許請求の範囲の増幅器に該当)のバイアス電流を制御する機能を有する。以下の説明では、コンデンサC1p,C1nの容量をそれぞれC1とし、コンデンサC2p,C2nの容量をそれぞれC2とする。
図2は、図1に示すコンデンサC2p(C2n)の回路構成例を示す図である。
図2において、容量可変のコンデンサC2p(C2n)は、一端がオペアンプAの出力端子OUTP(OUTN)に接続された、容量がC1/2、C1/4、C1/8、C1/16、C1/32、C1/64、C1/64からなる7個の重み付けされたコンデンサC11〜C17と、コモン端子がコンデンサC11〜C17の他端に接続されるとともに、メーク接点がオペアンプAの入力端子Vin(Vip)に接続され、ブレーク接点がオペアンプAの出力端子OUTP(OUTN)に接続された6個のトランスファスイッチS11〜S16から構成される。そして、このトランスファスイッチS11〜S16は、制御信号Gain[X]が0のとき、メーク接点が閉じてコンデンサC11〜C17の他端をオペアンプAの入力端子Vin(Vip)に接続し、制御信号Gain[X]が1のとき、ブレーク接点が閉じてオペアンプAの出力端子OUTP(OUTN)に接続する。
図2において、容量可変のコンデンサC2p(C2n)は、一端がオペアンプAの出力端子OUTP(OUTN)に接続された、容量がC1/2、C1/4、C1/8、C1/16、C1/32、C1/64、C1/64からなる7個の重み付けされたコンデンサC11〜C17と、コモン端子がコンデンサC11〜C17の他端に接続されるとともに、メーク接点がオペアンプAの入力端子Vin(Vip)に接続され、ブレーク接点がオペアンプAの出力端子OUTP(OUTN)に接続された6個のトランスファスイッチS11〜S16から構成される。そして、このトランスファスイッチS11〜S16は、制御信号Gain[X]が0のとき、メーク接点が閉じてコンデンサC11〜C17の他端をオペアンプAの入力端子Vin(Vip)に接続し、制御信号Gain[X]が1のとき、ブレーク接点が閉じてオペアンプAの出力端子OUTP(OUTN)に接続する。
スイッチS11は、制御信号Gain[5]に応じて切り替わる。スイッチS12は、制御信号Gain[4]に応じて切り替わる。スイッチS13は、制御信号Gain[3]に応じて切り替わる。スイッチS14は、制御信号Gain[2]に応じて切り替わる。スイッチS15は、制御信号Gain[1]に応じて切り替わる。スイッチS16は、制御信号Gain[0]に応じて切り替わる。
制御信号Gain[X]と可変容量コンデンサC2の容量の関係は図3の表に示す通りである。但し、この例では表にない制御信号の組み合わせは、入力されないものとする。図3に示すように制御信号を変えることで、コンデンサC2p(C2n)の容量を変更することができ、その結果、PGA回路の利得G(=C1/C2)を変更することができる。
通常、オペアンプAの入力段トランジスタの相互コンダクタンスgmは、PGA回路の利得が最大であるGMAXのときに、PGA回路の必要帯域を満足できるような値に設定される。つまり、オペアンプAの入力段トランジスタの相互コンダクタンスgmは、次の関係を満足するように設計される。
そのため、PGA回路の利得がGMAXよりも小さい場合には、オペアンプAの入力段トランジスタの相互コンダクタンスgmは不必要に大きくなっている。PGA回路の利得が最大でない値Gの場合に必要なオペアンプAの入力段トランジスタの相互コンダクタンスgm(G)は、
であるので、PGA回路の利得がGMAXのときの相互コンダクタンスgmとの比は、次のようになる。
オペアンプAの入力段トランジスタの相互コンダクタンスgmは、トランジスタが弱反転領域にある場合には、
の関係があるので、バイアス電流Iを制限してもPGA回路の利得Gに必要最低限の相互コンダクタンスgm(G)を得ることができる。よって、
以上より、最大利得GMAXよりも利得が小さいほどバイアス電流Iを小さくしてもよいことがわかる。本実施形態のPGA回路では、その利得を最大値の64から最小値の1まで変えることができるため、数11の式に基づくと、図3に示すように、バイアス電流Iを、その最大値を1とした場合に、最大値の1/32まで低減して良いことがわかる。
次に、PGA回路の利得に応じてオペアンプAのバイアス電流を制御するためのバイアス回路20の具体例を図4に示す。
図4に示すバイアス回路20は、オペアンプAのバイアス電圧VB1,VB2,VB3と、バイアス電圧VCMFBを生成するためのバイアス電圧VB4とを生成するバイアス電圧生成回路100と、バイアス電圧生成回路100に供給する入力電流を制御して、オペアンプAに供給されるバイアス電流を制御するバイアス電流制御回路200とを備える。又、図示していないが、バイアス回路20には、バイアス電圧VB4からバイアス電圧VCMFBを生成するための図11に示したような一般的なスイッチトキャパシタ型コモンフィードバック回路も含まれる。
図4に示すバイアス回路20は、オペアンプAのバイアス電圧VB1,VB2,VB3と、バイアス電圧VCMFBを生成するためのバイアス電圧VB4とを生成するバイアス電圧生成回路100と、バイアス電圧生成回路100に供給する入力電流を制御して、オペアンプAに供給されるバイアス電流を制御するバイアス電流制御回路200とを備える。又、図示していないが、バイアス回路20には、バイアス電圧VB4からバイアス電圧VCMFBを生成するための図11に示したような一般的なスイッチトキャパシタ型コモンフィードバック回路も含まれる。
バイアス電圧生成回路100は、バイアス電流制御回路200から供給される入力電流に基づいて、バイアス電圧VB1,VB2,VB3,VB4を生成する回路であり、図示したように接続されたトランジスタQ8〜Q20によって構成される。トランジスタQ8のドレインにはバイアス電流制御回路200の出力電流が上記入力電流として入力される。
バイアス電流制御回路200は、基準電流Irefがドレイン及びゲートに供給されるトランジスタQ1(特許請求の範囲の第一のトランジスタに該当)と、トランジスタQ1とゲートが共通化され、トランジスタQ1と共にそれぞれカレントミラー回路を構成するソース接地された複数のトランジスタQ2〜Q7(特許請求の範囲の第二のトランジスタに該当)と、トランジスタQ2〜Q6の各々のドレインとバイアス電圧生成回路100の入力であるトランジスタQ8のドレインとの間に接続され、上述した制御信号Gain[X]に応じて開閉するスイッチS21〜S25とから構成される。
スイッチS21は、制御信号Gain[0]に応じて開閉する。スイッチS22は、制御信号Gain[2]に応じて開閉する。スイッチS23は、制御信号Gain[3]に応じて開閉する。スイッチS24は、制御信号Gain[4]に応じて開閉する。スイッチS25は、制御信号Gain[5]に応じて開閉する。なお、スイッチS21〜S25は、制御信号が0の期間にオン、1の期間にオフするものとする。
基準電流Irefの値を1とすると、スイッチS21〜S25を各々閉じた状態で、トランジスタQ2のドレインには1/2の電流が流れ、トランジスタQ3のドレインには1/4の電流が流れ、トランジスタQ4のドレインには1/8の電流が流れ、トランジスタQ5のドレインには1/16の電流が流れ、トランジスタQ6のドレインには1/32の電流が流れ、トランジスタQ7のドレインには1/32の電流が流れるように、トランジスタQ2〜Q7は各々設計されている。
このような回路構成により、トランジスタQ8に入力する入力電流の値をPGA回路の利得に応じて1〜1/32までの間で変更することができる。この入力電流が変化すると、バイアス電圧生成回路100で生成されるバイアス電圧VB1〜VB4も変化するため、オペアンプAのバイアス電流も変化することになる。このため、バイアス回路20によれば、PGA回路の利得に応じて、オペアンプAのバイアス電流を制御することが可能である。
図5は、PGA回路の利得とバイアス電流の関係を示す表である。但し、この例では表にない制御信号の組み合わせは入力されないものとする。図5に示したような制御信号を切り替えて入力することで、PGA回路の利得Gが最大値から小さくなるほど、オペアンプAのバイアス電流を最大値から小さくしていくことができる。従来では、PGA回路の利得Gの値によらずバイアス電流を常に1に設定していたため、消費電流が無駄に多くなっていたが、本実施形態によれば、無駄な消費電流を抑制することができる。
又、利得に応じてバイアス電流を制御することで、PGA回路の帯域ωPGAを利得によらず一定に制限することができるという利点もある。図6は、利得に応じてバイアス電流を制御した本実施形態のPGA回路の周波数特性を示す図である。図6に示したように、利得が変化しても、その帯域ωPGAは一定であり、これにより、不必要な高周波ノイズを低減することができる。
次に、以上のように構成されたPGA回路の動作について説明する。
信号Φ1がハイレベルとなるサンプリング期間において、スイッチS1がオンしてサンプリングコンデンサC1p、C1nに電荷が蓄積され、同時にスイッチS3がオンして増幅用可変容量コンデンサC2p、C2nに蓄積されていた電荷が放電される。
次いで、信号Φ2がハイレベルとなるアンプ期間において、スイッチS1、S3がオフするとともに、スイッチS2がオンしてサンプリングコンデンサコンデンサC1p、C1nの入力端が短絡し、蓄積されていた差分電荷がオペアンプAの出力端子へ転送されて、サンプリングコンデンサC1p、C1nの容量と、増幅用可変容量コンデンサC2p、C2nの容量比に応じて増幅された信号が出力される。
以上説明したように、本実施形態のPGA回路によれば、その利得に応じてオペアンプAのバイアス電流を制御することができるため、周波数帯域を最適に制御して消費電流の増大を抑制することができるとともに、高周波ノイズを低減することが可能となる。
10,20 バイアス回路
A オペアンプ
C1p、C1n サンプリングコンデンサ
C2p、C2n 増幅用可変容量コンデンサ
Q1〜Q11 トランジスタ
S1〜S3 スイッチ
A オペアンプ
C1p、C1n サンプリングコンデンサ
C2p、C2n 増幅用可変容量コンデンサ
Q1〜Q11 トランジスタ
S1〜S3 スイッチ
Claims (2)
- 容量可変のコンデンサと、前記コンデンサに接続される増幅器とを含み、前記コンデンサの容量に応じて利得が決定されるスイッチトキャパシタ型可変利得増幅回路であって、
前記利得に応じて、前記増幅器に供給するバイアス電流を制御するバイアス電流制御手段を備えるスイッチトキャパシタ型可変利得増幅回路。 - 請求項1記載のスイッチトキャパシタ型可変利得増幅回路であって、
前記バイアス電流制御手段から供給される入力電流に基づいて前記増幅器のバイアス電圧を生成するバイアス電圧生成回路を備え、
前記バイアス電流制御手段は、基準電流を入力とする第一のトランジスタと、前記第一のトランジスタと共にそれぞれカレントミラー回路を構成し、ソースが接地され、ドレインが前記バイアス電圧生成回路の入力に接続可能な複数の第二のトランジスタと、前記バイアス電圧生成回路の入力に前記ドレインが接続される前記第二のトランジスタの数を、前記利得に応じて切り替えるためのスイッチとを備えるスイッチトキャパシタ型可変利得増幅回路。
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