JP2011530246A - スイッチトキャパシタ回路用の適応型バイス電流発生 - Google Patents

Abstract

スイッチトキャパシタ回路のためのバイアス電流を適応的に発生するための技術が開示される。スイッチトキャパシタ回路は、サンプリングレートで少なくと一つのキャパシタを充放電し、サンプリングレートでアナログ信号をデジタル化し、デジタル信号を提供するＡＤＣである。スイッチングキャパシタ回路は異なるサンプリングレートと関連付けられた複数のモードをサポートする。バイアス回路は、スイッチトキャパシタ回路内のＯＴＡに対してサンプリングレートに比例するバンド幅を提供するため、および、ＩＣプロセスおよび温度の変動に起因するスイッチングキャパシタにおける変化をトラックするために、選択されたモードに対してのサンプリングレートに比例するバイアス電流をスイッチングキャパシタ回路に対して発生する。スイッチングキャパシタ回路のセトリングタイムは複数のモードを用いて、ＩＣプロセスおよび温度における変動の全域をトラックする。

Description

本開示は一般にエレクトロニクスに関わり、より詳細にはスイッチトキャパシタ回路用の適応型バイス電流発生のための技術に関する。

スイッチトキャパシタ回路は、所望の信号処理機能を達成するための異なるサンプリング回路間に電荷を移動させるための回路である。スイッチトキャパシタ回路は、高い精度でしばしば取得されることができる、キャパシタサイズの比（絶対的なキャパシタサイズの代わりに）およびサンプリングレートの二つに基づいて、信号処理機能を正確に実施することができる。スイッチトキャパシタ回路は、シグマ−デルタ・アナログ−デジタル変換器（ΣΔ ＡＤＣ）、シグマ−デルタ・デジタル−アナログ変換器（ΣΔ ＤＡＣ）、フィルタ、デサイメイタ（decimator）など、さまざまな回路ブロックを実施するために広く用いられている。

スイッチトキャパシタ回路は、サンプリング回路間に電荷を移動させるのに役立つオペレーショナルトランスコンダクタンス増幅器（operational transconductance amplifier）（ＯＴＡ）などの能動回路を含む。能動回路は、最悪の条件下で満足できるパフォーマンスを提供するために、過剰な電流でバイアスされる可能性がある。これはひいて能動回路がほとんど常にバイアスされるという結果となり、それは望ましくないであろう。

電力消費を低減するとともに、所望のパフォーマンスを達成するためのスイッチトキャパシタ回路用の適応型バイス電流発生のための技術が本明細書にて説明される。一つの設計においては、装置はスイッチトキャパシタとバイアス回路とを含む。前記スイッチトキャパシタは、（ｉ）サンプリングレートで充電および放電する少なくとも一つのスイッチングキャパシタ、および、（ｉｉ）バイアス電流に比例する帯域幅を有するオペレーショナル・トランスコンダクタンス・増幅器（ＯＴＡ）などの増幅器を含む。前記バイアス回路は、（ｉ）前記増幅器のためのサンプリングレートに比例する帯域幅を取得するために、および、（ｉｉ）集積回路（ＩＣ）プロセスおよび温度における変動に起因する前記スイッチトキャパシタにおける変化を追跡する（track）ために、スイッチトキャパシタ回路用のバイアス電流を発生する。

一つの設計においては、スイッチトキャパシタ回路は、サンプリングレートでアナログ信号をデジタル化し、そして、デジタルサンプルを提供するΣΔ ＡＤＣを具備する。前記ΣΔ ＡＤＣは異なるサンプリングレートに関連付けられたマルチモード（multiple modes）をサポートしても構わない。一つのモードはサポートされたモード（modes）の中から選択されても構わない。前記バイアス回路はそれから選択されたモードに対してサンプリングレートに比例するべきバイアス電流を発生する。前記スイッチトキャパシタ回路のセトリングタイム（settling time）は、前記マルチモードを用いて、そして、ＩＣプロセスおよび温度変動を渡ってトラックする（track）ことができる。他の設計においては、前記スイッチトキャパシタ回路は、フィルタ、デサイメイタおよびいくつかのその他の回路を含んでも構わない。

一つの設計においては、バイアス回路は、スイッチトキャパシタ負荷（switched capacitor load）、ドライバ回路およびカレントミラー（current mirror）を含む。一つの設計においては、前記スイッチトキャパシタ負荷は、（ｉ）第１のコントロール信号に基づいて放電し、そして、第２のコントロール信号に基づいて充電する第１のキャパシタ、（ｉｉ）前記第２のコントロール信号に基づいて放電し、そして、前記第１のコントロール信号に基づいて充電する第２のキャパシタ、および、（ｉｉｉ）前記第１および第２のキャパシタのための充電電流（charging current）をフィルタする第３のキャパシタを含む。前記バイアス電流は前記第１および第２のキャパシタに比例しても構わず、それはＩＣプロセスおよび温度の変動を介して前記スイッチトキャパシタ内の前記スイッチングキャパシタを追跡しても構わない。前記ドライバ回路は前記スイッチングキャパシタ負荷内の前記第１および第２のキャパシタに対して前記充電電流を提供する。前記カレントミラーは前記充電電流を受け入れ、そして、前記バイアス電流を提供する。

さまざまな態様（aspects）およびフィーチャ（features）の開示は以下の詳細において説明される。

図１は無線通信デバイスのブロック図を示す。 図２は２次オーダーのΣΔ ＡＤＣのブロック図を示す。 図３はΣΔ ＡＤＣ内の積分器の概略図を示す。 図４はＯＴＡの概略図を示す。 図５はバイアス回路の概略図を示す。 図６はバイアス回路のためのコントロール信号を発生するための回路のブロック図を示す。 図７はコントロール信号のタイミング図を示す。 図８はスイッチトキャパシタ回路用のバイアス電流を適応的に発生するためのプロセスを示す。

ここに述べる技術は、ΣΔ ＡＤＣ、ΣΔ ＤＡＣ、フィルタ、デサイメイタなどのさまざまな回路ブロックに用いられるスイッチトキャパシタ回路に用いることができる。前記技術はまた無線通信、コンピューティング、ネットワーキング、民生用電子機器（consumer electronics）などのようなさまざまな用途に用いることができる。前記技術はまた無線通信デバイス、セルラフォン、個人用携帯用情報端末（ＰＤＡ）、ハンドヘルドデバイス、無線モデム、ラップトップコンピュータ、コードレスフォンなどのようなさまざまなデバイスに用いることができる。明確にするために、セルラフォンまたはいくつかの他のデバイスでも可能な無線通信における前記技術の使用について以下に説明する。

図１は無線通信デバイス１００の設計のブロック図を示す。簡単のために、図１には受信機の部分だけが示されている。また同様に、図１には一つのアンテナのための一つの受信チェーン（chain）の部分だけが示されている。一般に、無線デバイスは、いかなる数のアンテナ、いかなる数の周波数帯域およびいかなる数の無線技術に対していかなる数の受信チェーンを含むができる。

アンテナ１１０は基地局によって送信された無線周波数（ＲＦ）の変調信号（modulated signals）を受信し、そして、受信されたＲＦ信号を提供する。低ノイズ増幅器（ＬＮＡ）１１２は受信されたＲＦ信号を増幅し、そして、増幅されたＲＦ信号を提供する。フィルタ１１４は、重要な周波数帯域内の信号コンポーネントを通過し、そして、帯域外のノイズおよび不要信号を除去するために、増幅されたＲＦ信号をフィルタする。ダウンコンバータ１１６は、ローカルオシレータ（ＬＯ）信号を用いて、フィルタされたＲＦ信号を周波数ダウンコンバートし、ダウンコンバートされた信号を提供する。ＬＯ信号の周波数は選択された周波数チャネル内の所望の信号がバースバンドまたはニアベースバンドにダウンコンバートされるように選択される。

増幅器（ＡＭＰ）１１８は、ダウンコンバートされた信号を増幅し、そして、所望の信号レベルを有する信号を提供する。ローパスフィルタ１２０は、選択された周波数チャネル内の所望の信号を通し、そして、ダウンコンバートプロセスによって発生する可能性があるノイズおよび不要信号を除去するように、増幅器１１８からの信号をフィルタする。

ΣΔ ＡＤＣ１３０は、サンプリングクロックＳＣＬＫに基づいて、ローパスフィルタ１２０からのアナログ信号をデジタル化する。ΣΔ ＡＤＣ１３０は、より良い直線性、改善された量子化ノイズ特性および他のタイプのＡＤＣ上でのより簡単な実施などの一定の長所を提供する。ΣΔ ＡＤＣ１３０は、所望の信号帯域よりも何倍も大きいサンプリングレートでアナログ信号の大きさ（amplitude）の変化の１ビット近似値を連続して得ることにより、アナログ信号のアナログ・デジタル変換を行う。デジタルサンプルは所望の信号および量子化ノイズを含む。ΣΔ ＡＤＣ１３０は、より容易にフィルタされるように量子化ノイズが帯域の外に追い出される（またはノイズシェープされる（noise shaped））ように、設計されても構わない。

バイアス回路１４０は、以下に説明するように、ΣΔ ＡＤＣ１３０のためのバイアス電流を発生する。ΣΔ ＡＤＣ１３０およびバイアス回路１４０は、アナログＩＣ、ＲＦＩＣ（ＲＦＩＣ）、混合信号ＩＣ、特定用途向け集積回路（ＡＳＩＣ）など上で実施されることができる。

データプロセッサ１５０は、ΣΔ ＡＤＣ１３０からのデジタルサンプルを処理するためのさまざまなユニットを含むことができる。例えば、データプロセッサ１５０は、一つまたは複数のデジタル信号プロセッサ（ＤＳＰ）、縮小命令セット・コンピュータ（ＲＩＳＣ）プロセッサ、中央演算処理装置（ＣＰＵ）などを含むことができる。コントローラー／プロセッサ１６０は、無線デバイス１００での動作をコントロールすることができる。図１に示されるように、コントローラー／プロセッサ１６０は、ΣΔ ＡＤＣ１３０のためのサンプリングクロック、および、バイアス回路のためのコントロール信号を発生することができる。サンプリングクロックおよびコントロール信号はまた無線デバイス１００内の何か他のユニットによって発生させても構わない。メモリ１６２は、無線デバイス１００のためのプログラムコードおよびデータを含むことができる。

図１は、ゼロＩＦ（ＺＩＦ）アーキテクチャとも呼ばれるダイレクト変換アーキテクチャを用いて実施される受信機の設計を示す。ダイレクト変換アーキテクチャにおいては、ＲＦ信号は１段（one stage）でダイレクトにＲＦからベースバンドに周波数ダウンコンバートされる。受信機はまた、例えば、１段（one stage）でＲＦから中間周波数（ＩＦ）へと、そしてそれから別の１段でＩＦからベースバンドへと、ＲＦ信号が複数の段階で周波数ダウンコンバートされるスーパーへテロダインアーキテクチャを用いて実施されても構わない。スーパーへテロダインおよびダイレクト変換アーキテクチャは、異なる回路ブロックを用いてもおよび／または異なる要求を有していても構わない。

図１は、ΣΔ ＡＤＣを用いた特定の受信機の設計を示す。受信機はまた図示しない異なるおよび／または追加の回路ブロックを含むことができる。例えば、ΣΔ ＡＤＣ１３０はレギュレーターＡＤＣに置き換えることができ、ローパスフィルタ１２０はスイッチトキャパシタフィルタに置き換えることなどができる。一般に、受信機は、いかなる数の回路ブロックに対していかなる数のスイッチトキャパシタフィルタを含むことができる。簡単のため、以下の記載の多くはΣΔ ＡＤＣ１３０が無線デバイス１００内の唯一のスイッチトキャパシタ回路であるとする。

無線デバイス１００は、無線通信、テレストリアル（terrestrial）放送、衛星通信など、一つまたは複数の無線技術をサポートすることができる。例えば、無線デバイス１００は以下の無線技術の一つまたは複数をサポートすることができる。

・グローバル・システム・フォー・モバイル・コミュニケーションズ（ＧＳＭ（登録商標））、広帯域符号分割多元接続（ＷＣＤＭＡ）、ロング・ターム・エボルーション（ＬＴＥ）およびまたは“３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ”と名付けられた機関（３ＧＰＰ）、
・ＣＤＭＡ２０００ １Ｘ(または単に、１Ｘ)、 ＣＤＭＡ２０００ １ｘＥＶ−ＤＯ (または単に、１ｘＥＶ−ＤＯ)、 Ｕｌｔｒａ Ｍｏｂｉｌｅ Ｂｒｏａｄｂａｎｄ （ＵＭＢ）および／または“３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ ２”（３ＧＰＰ２）と名付けられた機関（３ＧＰＰ２）からの他の無線技術、
・ＩＥＥＥ ８０２．１１ （Ｗｉ−Ｆｉ）、 ＩＥＥＥ ８０２．１６ （ＷｉＭＡＸ）、ＩＥＥＥ ８０２．２０および／またはＩＥＥＥからの他の無線技術、
・Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ ｆｏｒ Ｈａｎｄｈｅｌｄｓ （ＤＶＢ−Ｈ）、Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｂｒｏａｄｃａｓｔｉｎｇ ｆｏｒ Ｔｅｒｒｅｓｔｒｉａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｂｒｏａｄｃａｓｔｉｎｇ （ＩＳＤＢ−Ｔ）、ＭｅｄｉａＦＬＯＴＭおよび／またはデジタル放送技術、および
・Ｕｎｉｔｅｄ Ｓｔａｔｅｓ Ｇｌｏｂａｌ Ｐｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ （ＧＰＳ）、Ｅｕｒｏｐｅａｎ Ｇａｌｉｌｅｏ、 Ｒｕｓｓｉａｎ ＧＬＯＮＡＳＳまたは Ｇｌｏｂａｌ Ｎａｖｉｇａｔｉｏｎ Ｓａｔｅｌｌｉｔｅ Ｓｙｓｔｅｍ （ＧＮＳＳ）。

無線デバイス１００は一つまたは複数の無線技術のためのマルチモード動作（multiple modes of operation）をサポートすることができる。各モードは特定の無線技術における特定の信号バンド幅であることができる。ＬＴＥおよびＵＭＢは可変信号バンド幅をサポートし、そして、マルチモードはＬＴＥおよびＵＭＢにおいて異なる可能な信号バンド幅として定義することができる。ΣΔ ＡＤＣ１３０および無線デバイス１００内の他のスイッチトキャパシタ回路は、無線デバイス１００によりサポートされた全てのモードを対処できるように設計することができる。

ΣΔ ＡＤＣ１３０は、シングル・ループΣΔ ＡＤＣ、ＭＡＳＨ ΣΔ ＡＤＣなどのさまざまな設計にて実施されることができる。ΣΔ ＡＤＣ１３０はまた如何なるオーダー、例えば、１次オーダー、２次オーダーまたはより高いオーダーにて実施されることができる。一般に、より高いオーダーは、回路複雑性の犠牲にて、より高いパフォーマンスを提供することができる。

図２は、図１のΣΔ ＡＤＣ１３０の一つの設計である、２次オーダーのΣΔ ＡＤＣ１３０のブロック図を示す。ΣΔ ＡＤＣ１３０は、量子化器２３０および１ビットＤＡＣ２３２に直列に結合された二つのセクション２１０ａおよび２１０ｂを含む。

セクション２１０ａ内では、加算器２１２ａは、ＤＡＣ２３２から出力された量子化信号をアナログ信号から減じる。加算器２１２ａの出力は、積分器２２０ａにより積分され、そして、セクション２１０ａの出力を得るために、増幅器２２２ａによってＫ₁ の利得で増幅される。セクション２１０ｂ内では、加算器２１２ｂは、セクション２１０ａの出力から量子化信号を減じる。加算器２１２ｂの出力は、積分器２２０ｂにより積分され、そして、セクション２１０ｂの出力を得るために、増幅器２２２ｂによってＫ₂ の利得で増幅される。量子化器２３０は、基準電圧に対してセクション２１０ｂの出力を比較し、そして、その比較結果に基づいて１ビットデジタルサンプルを提供する。ＤＡＣ２３２は、前記デジタルサンプルをアナログに変化し、そして、量子化信号を提供する。

積分器２２０ａおよび２２０ｂは、シングルサンプリング・スイッチトキャパシタ回路、相関ダブルサンプリング（ＣＤＳ）回路、オートゼロ（auto-zeroing）（ＡＺ）回路、チョッパー・スタビライザーション（ＣＳ）回路などのさまざまなスイッチトキャパシタ回路設計によって実施されることができる。スイッチトキャパシタ回路は一つまたは複数の増幅器、キャパシタおよびスイッチを使用し、これらの全ては相補型メタルオキサイド半導体（ＣＭＯＳ）で容易に組み立てられる。

図３はシングルサンプリング・スイッチトキャパシタ回路が使用された積分器２２０ｘの設計の概略図を示す。積分器２２０ｘは図２の積分器２２０ａおよび２２０ｂのそれぞれに用いることができる。積分器２２０ｘ内では、スイッチ３１２は、入力信号Ｖinを受信する一端と、ノードＸに結合された他端とを有する。キャパシタ３１６はノードＸとノードＹとの間に結合される。キャパシタ３１８はノードＹと回路グランドとの間に結合される。スイッチ３２０は、ノードＹと、オペレーショナルトランスコンダクタンス増幅器（operational transconductance amplifier）（ＯＴＡ）３３０の反転入力との間に結合される。ＯＴＡ３３０の非反転入力は回路グランドに結合される。キャパシタ３２２はＯＴＡ３３０の反転入力と出力との間に結合される。スイッチ３２４はＯＴＡ３３０の出力に結合された一端と出力信号Ｖoutを提供する他端とを有する。スイッチ３１２および３１８はＣ１コントロール信号によりコントロールされ、スイッチ３１４，３２０および３２４はＣ２コントロール信号によりコントロールされる。ＯＴＡ３３０はＩbias.のバイアス電流を受け入れる。

第１のフェーズの期間、スイッチ３１２および３１８はＣ１信号上の論理高（logic high）により閉じられ、スイッチ３１４，３２０および３２４はＣ２信号上の論理低（logic low）により開かれ、そして、キャパシタ３１６は入力信号Ｖinによりチャージされる。第２のフェーズの期間、スイッチ３１４，３２０および３２４はＣ２信号上の論理高により閉じられ、スイッチ３１２および３１８はＣ１信号上の論理低により開かれ、そして、キャパシタ３１６上のチャージはキャパシタ３２２に転送され、それは出力信号Ｖoutを変動させる。各々のサンプリングクロックサイクルにおいて、キャパシタ３１６は入力信号によりチャージされ、そして、その後に、そのチャージをキャパシタ３２２に転送する。

図２に示されるように、積分器は、他のタイプのスイッチトキャパシタ回路と同様にΣΔ ＡＤＣの基本要素である。異なるΣΔ ＡＤＣ設計は異なる数の積分器および／または異なる積分器のコンフィギュレーション（configuration）を含むことができる。図３に示されるように、積分器はＯＴＡ、スイッチングキャパシタおよびスイッチにて実施されることができる。ＯＴＡは、スイッチングキャパシタ間、例えば、図３のキャパシタ３１６からキャパシタ３２２に電荷を移動させる。電荷の転送速度および精度はＯＴＡに提供されるバイアス電流の量およびキャパシタのサイズに依存する。もし、電荷転送速度が十分に速くないと、キャパシタ上の電荷は１クロックサイクル内に完全には転送されず、そして、ΣΔ ＡＤＣのパフォーマンスは低下する可能性がある。

上で述べたように、無線デバイス１００は、複数の無線技術に対して複数のモードをサポートすることができる。異なるモードは異なる信号バンド幅に関連付けられることができる。例えば、無線デバイス１００は、ＧＳＭ（登録商標）およびＷＣＤＭＡに対して二つのモードをサポートすることができる。ＷＣＤＭＡの信号バンド幅が１．９２メガヘルツ（ＭＨｚ）である一方で、ＧＳＭ（登録商標）の信号バンド幅は１００キロヘルツ（ＫＨｚ）であっても構わない。

ΣΔ ＡＤＣ１３０のスピード要求は異なるモードで異なる可能性がある。一般に、漸進的に大きくなる信号バンド幅に対してはΣΔ ＡＤＣ１３０は漸進的に速くなるスピードが求められる。複数のモードをサポートするために、ΣΔ ＡＤＣ１３０はプログラマブルスピード（programmable speed）を用いて設計されることができる。異なるモードに対してのΣΔ ＡＤＣ１３０に対するプログラマブルバイアス電流を発生するために、比較的複雑なプログラマブルバイアス回路が用いられることができる。しかしながら、各モードに対して、ΣΔ ＡＤＣ１３０のスピードは、ＩＣプロセスおよび温度のばらつきに起因して大きく変動する可能性がある。これに対抗するために、最悪の場合の条件下でもΣΔ ＡＤＣ１３０のスピードがシステム要求に合うことを確保できるように、十分に大きなマージンでもってバイアス電流は生成されることができる。最悪の場合の条件はまれにしか遭遇しないので、ほとんどの場合、過度のバイアス電流がΣΔ ＡＤＣ１３０に対して用いられる可能性がある。ΣΔ ＡＤＣ１３０の電力消費およびダイエリア（die area）の最適化はなされない可能性がある。

一態様において、サンプリングレートに基づいて変動するパフォーマンスを有するようにスイッチトキャパシタ回路は設計され、そして、動作しても構わない。これは、（ｉ）バイアス電流に比例するループ利得バンド幅を有するＯＴＡおよび（ｉｉ）サンプリングレートおよびキャパシタンスに比例することになるバイアス電流を発生するバイアス回路を用いて達成されることができる。これは、バイアス電流を変えることによって異なるモードに対してスイッチトキャパシタ回路のスピードを変えさせることを可能とする。これはまたＩＣプロセスおよび温度の変動の全域でスイッチトキャパシタ回路のスピードおよびもたらされるパフォーマンスが十分になることを確かにする。

図４は、バイアス電流に比例するループ利得バンド幅を有するＯＴＡ４００の設計の概略図を示す。ＯＴＡ４００は、図３のＯＴＡ３３０として用いられることができる。ＯＴＡ４００内では、電流源４１０はノードＺと回路グランドとの間に結合され、そして、Ｉ_bias.のバイス電流を提供する。Ｎ−チャネルメタルオキサイド半導体（ＮＭＯＳ）トランジスタ４１２および４２２は、ノードＺに結合されたソース（sources）、および、ＯＴＡ４００の非反転入力（Ｖ_inp）および反転入力（Ｖ_inn）にそれぞれ結合されたゲート（gates）を有する。ＮＭＯＳトランジスタ４１４および４２４は、バイアス電圧Ｖ_b3を受け入れているゲート（gates）、ＮＭＯＳトランジスタ４１２および４２２のドレインにそれぞれ結合されたソース（sources）、および、反転出力（Ｖ_outn）および非反転出力（Ｖoutp）にそれぞれ結合されたドレイン（drains）を有する。Ｐ−チャネルＭＯＳ（ＰＭＯＳ）トランジスタ４１６および４２６は、バイアス電圧Ｖ_b2を受け入れているゲート（gates）、および、ＮＭＯＳトランジスタ４１４および４２４のドレインにそれぞれ結合されたドレイン（drains）を有する。ＰＭＯＳトランジスタ４１８および４２８は、電源電圧Ｖ_DDに結合されたソース（sources）、バイアス電圧Ｖ_ｂ1を受け入れているゲート（gates）、および、ＰＭＯＳトランジスタ４１６および４２６のソースにそれぞれ結合されたドレイン（drains）を有する。

一般に、ＭＯＳトランジスタは、三つの領域、飽和または強反転領域、線形領域および弱反転領域の一つの中において動作されることができる。一設計においては、ＮＭＯＳトランジスタ４１２および４２２は、トランスコンダクタンスｇ_mがバイアス電流に比例する、つまり、ｇ_m＝Ｋ・Ｉ_bias、ここで、Ｋはスケーリングファクタとなる、弱反転領域内で動作されることができる。そして、ＯＴＡ４００のループ利得バンド幅は、
ＢＷ＝ｇ_m／Ｃ＝Ｋ・Ｉ_bias／Ｃ 式（１）
で表され、ここで、Ｃは積分器キャパシタ（例えば、図３のキャパシタ３２２）、そして、ＢＷはＯＴＡ４００のループ利得バンド幅である。

式（１）に示されるように、弱反転領域内においてＮＭＯＳトランジスタ４１２および４２２を動作させることにより、ＯＴＡ４００のループ利得バンド幅はバイアスＩ_biasを変えることにより変動させられることができる。ＮＭＯＳトランジスタ４１２および４２２は、

となるように、ＮＭＯＳトランジスタ（transistors）のサイズを十分に大きく選択することにより、弱反転領域内において動作させることができ、ここで、Ｖ_gsはゲート・ソース間電圧、Ｖ_thはしきい値電圧である。

一設計においては、スイッチトキャパシタ回路のＩ_bias電流は、ＩＣプロセスおよび温度におけるばらつきに起因するキャパシタサイズの変化をトラックする（track）ために、適応的に発生させることができる。スイッチトキャパシタ回路のためのサンプリングキャパシタは、ＩＣプロセスおよび温度に伴って変動することができ、そして、与えられたスピードに対して必要とされるバイアス電流の量はそれ故にＩＣプロセスおよび温度に伴って変わることができる。バイアス電流は、スイッチトキャパシタ回路内のサンプリングキャパシタのサイズに比例して発生させることができる。これは、ＩＣプロセスおよび温度の変動の全域でスイッチトキャパシタ回路のスピードおよびもたらされるパフォーマンスが十分になることを確かにすることができる。

一設計においては、スイッチトキャパシタ回路のバイアス電流は、選択された動作のモードに基づいて適応的に発生させることができる。スイッチトキャパシタ回路は異なるモードでは異なるサンプリングレートで動作させることができる。各モードに対するサンプリングレートはそのモードに対する信号バンド幅に基づいて（例えば、比例して）選択されることができる。一設計においては、バイアス電流はサンプリングレートまたは周波数に比例する。これは、各モードに対してスイッチトキャパシタ回路のスピーが十分であることを確かにすることができる。

図５は、図１のバイアス回路１４０の設計の概略図を示す。バイアス回路１４０は、スイッチトキャパシタ回路（例えば、ΣΔ ＡＤＣ１３０）のためのバイアス電流を選択されたモードに基づいて、そして、ＩＣプロセスおよび温度における変動をトラックするために、適応的に発生することができる。図５に示された設計においては、バイアス回路１４０は、ドライバ回路５１０、スイッチトキャパシタ負荷５２０およびカレントミラー５４０を含む。

ドライバ回路５１０内では、オペレーショナル増幅器（オペアンプ）５１２はバイアス電圧Ｖ_biasを受け入れている非反転入力およびノードＣに結合された反転入力を有する。ＮＭＯＳトランジスタ５１４は、ノードＣに結合されたソース、オペアンプ５１２の出力に結合されたゲート、および、ノードＤに結合されたドレインを有する。キャパシタ５１６は、オペアンプ５１２の出力と回路グランドとの間に結合される。キャパシタ５１８は、ＮＭＯＳトランジスタ５１４のゲートとソースとの間に結合される。

スイッチトキャパシタ負荷５２０はノードＣと回路グランドとの間に結合される。スイッチトキャパシタ負荷５２０内では、スイッチ５２２とキャパシタ５２６は並列に結合され、そして、その組合せはノードＡと回路グランドとの間に結合される。スイッチ５２４はノードＡとノードＣとの間に結合される。スイッチ５３２はノードＢとノードＣとの間に結合される。スイッチ５３４とキャパシタ５３６は並列に結合され、そして、その組合せはノードＢと回路グランドとの間に結合される。キャパシタ５２８はノードＣと回路グランドとの間に結合される。スイッチ５２２および５３２はＳ１コントロール信号によってコントロールされ、そして、スイッチ５２４および５３４はＳ２コントロール信号によってコントロールされる。

キャパシタ５２６および５３６は、スイッチトキャパシタ回路内に使用されたのと同タイプのキャパシタにて実施されることができる。メタルキャパシタ、ＭＯＳキャパシタなどのさまざまなタイプのキャパシタが使用可能である。スイッチトキャパシタ回路内のキャパシタと同タイプのキャパシタ５２６および５３６にて実施することにより、バイアス回路１４０によって発生されたバイアス電流は、ＩＣプロセスおよび温度の変動に起因するキャパシタサイズの変化をより正確にトラックすることができる。

カレントミラー５４０はノードＤと電源電圧Ｖ_DDとの間に結合される。カレントミラー５４０内では、ＰＭＯＳトランジスタ５４２および５４４は、電源電圧に結合されたソース（sources）、一緒に結合され且つノードＤに結合されたゲート（gates）を有する。ＰＭＯＳトランジスタ５４２のドレインはまたノードＤに結合され、ＰＭＯＳトランジスタ５４４のドレインはバイアス電流Ｉ_biasを提供する。キャパシタ５４６は電源電圧とＰＭＯＳトランジスタ５４２および５４４のゲートとの間に結合されている。

バイアス電圧Ｖ_biasは、バンドギャップ電圧基準を用いて発生させることができ、そして、ＩＣプロセスおよび温度における変動の全域で略一定であることができる。バイアス電圧Ｖ_biasは、また別の電圧基準を用いて発生させることができ、そして、任意の適切な値を有することができる。オペアンプ５１２およびＮＭＯＳトランジスタ５１４はノードＣにＶ_biasの電圧を提供するフィードバック回路として動作する。キャパシタ５１６は安定するようにフィードバックループを補償する。キャパシタ５１８は、ＮＭＯＳトランジスタ５１４がキャパシタ５２６または５３６をチャージしている時に、電流スパイクを低減する。

スイッチトキャパシタ負荷５２０は、１クロックサイクル間、キャパシタ５２６および５３６における電荷転送を平均することにより、等価抵抗を実現する。ＮＭＯＳトランジスタ５１４によって提供された平均チャージ電流Ｉ_chargeは、等価抵抗およびノードＣでのＶ_bias電圧に依存する。

図６は、バイアス回路１４０に対するＳ１およびＳ２コントロール信号を発生するための回路６００の設計のブロック図を示す。回路６００は、図１のコントローラ／プロセッサ１６０の一部、または、無線デバイス１００内のある別のユニットの一部でも構わない。

回路６００内では、クロック発生器６１０は、無線デバイス１００に対して選択されたモードを受け入れ、そして、選択されたモードに基づいてサンプリングクロックＳＣＬＫを発生する。サンプリングクロックの周波数またはレートは、信号バンド幅および／または選択されたモードに関連する別のファクタに基づいて決定されることができる。コントロール信号発生器６２０は、サンプリングクロックを受け入れ、そして、スイッチトキャパシタ負荷５２０内のスイッチに対するＳ１およびＳ２コントロール信号を発生する。

図７は、Ｓ１およびＳ２コントロール信号のタイミング図を示す。図７のトップはサンプリングクロックを示し、それは選択されたモードによって決定されたｆ_samplingの周波数を有する。Ｓ１信号は、サンプリングクロックが論理高の時の第１のフェーズφ１期間の論理高である。逆に、Ｓ２信号は、サンプリングクロックが論理高の時の第２のフェーズφ２期間の論理低である。Ｓ１およびＳ２信号は重なっておらず（non-overlapping）、そして、ｆ_samplingの周波数を有する。各コントロール信号は５０％未満のデューティサイクルを有する。

図５に戻って参照すると、キャパシタ５２６および５３６は、スイッチ５２２，５２４，５３２および５３４を介してサンプリングレートで周期的に充電および放電する。第１のフェーズφ１期間、スイッチ５２２および５３２はＳ１信号上の論理高により閉じられ、そして、スイッチ５２４および５３４はＳ２信号上の論理低により開かれる。キャパシタ５２６はスイッチ５２２を介して放電され、そして、キャパシタ５３６はスイッチ５３２を介してＮＭＯＳトランジスタ５１４によって充電される。

第２のフェーズφ２期間、スイッチ５２２および５３２はＳ１信号上の論理低により開けられ、そして、スイッチ５２４および５３４はＳ２信号上の論理高により閉じられる。キャパシタ５２６はスイッチ５２４を介してＮＭＯＳトランジスタ５１４によって充電され、そして、キャパシタ５３６はスイッチ５３４を介して放電される。

キャパシタ５２６および５３６はそれ故にＮＭＯＳトランジスタ５１４による交互のサンプリングクロックフェーズ上で充電され、そして、各キャパシタは相補的なクロックフェーズ上で充電および放電される。ＮＭＯＳトランジスタ５１４により提供される平均充電電流（average charging current）は、
Ｉ_charge＝ｆ_sampling・（Ｃ₁＋Ｃ₂）・Ｖ_bias， 式（２）
として表され、ここで、Ｃ₁はキャパシタ５２６のキャパシタンス、そして、Ｃ₂はキャパシタ５３６のキャパシタンスである。キャパシタ５２６および５３６は、Ｃ₁＝Ｃ₂となるように、同じサイズにすることができる
式（２）に示されるように、平均充電電流は、バイアス電圧Ｖ_bias、サンプリングレートｆ_sampling、および、キャパシタ５２６および５３６のキャパシタンスＣ₁，Ｃ₂によって決定され、そして、それぞれに比例する。より高いサンプリングレートに対しては、キャパシタ５２６および５３６はより頻繁に充電および放電され、そして、充電電流はそれ故に前記サンプリングレートに比例する。より大きなキャパシタ５２６および５３６に対しては、各サンプリングクロックサイクルにおけるバイアス電圧に合わせて、これらのキャパシタを充電するためにより多くの電流が用いられ、そして、充電電流はそれ故にキャパシタのサイズに比例する。

キャパシタ５２８は、充電電流を平滑およびフィルタし、そして、キャパシタンスＣ₃ を有し、それはキャパシタ５２６および５３６のトータルのキャパシタンスよりも大きくすること、つまり、Ｃ₃ ＞（Ｃ₁＋Ｃ₂）とすることができる。キャパシタ５２８は、スイッチ５２４および５３２が閉じられる時にはいつも充電電流中のスパイクを平滑する大きな電流貯蔵庫として機能する。キャパシタ５２８と、キャパシタ５２６および５３６を周期的に充電および放電することに由来する等価抵抗とは、フィードバックループに余分の（extra）ポールを導入し、そして、このループの安定性はキャパシタ５１６を用いて確保される。

カレントミラー５４０は平均充電電流Ｉ_chargeを写す（mirror）ようにバイアス電流Ｉ_biasを発生する。一設計においては、ＰＭＯＳトランジスタ５４２および５４４は同じサイズを有し、そして、バイアス電流は充電電流と略等しい。別の設計においては、ＰＭＯＳトランジスタ５４２および５４４は異なるサイズを有し、バイアス電流はＰＭＯＳトランジスタ５４２および５４４のサイズに比に依存する。例えば、ＰＭＯＳトランジスタ５４４はＰＭＯＳトランジスタ５４２よりもＭの因数（factor）だけ大きくなることができ、そして、バイアス電流はそれで充電電流よりもＭ倍大きくなるであろう。この設計はバイアス回路１４０の電力消費を低減することができる。キャパシタ５４６はＰＭＯＳトランジスタ５４２および５４４のゲート電圧が変動しないように防ぎ、そして、従って追加のフィルタリングを提供する。

式（２）に示されるように、図５に示された設計は、選択されたモードに基づいてバイアス電流Ｉ_biasが適応的に発生されることを可能とする。バイアス電流はサンプリングレートに比例し、それは選択されたモードに基づいて決定されることができる。より高スピード、より高サンプリングレートが適用されたモードに対しては、ΣΔ ＡＤＣのためにより大きなバイアス電流がバイアス回路１４０によって発生される。

図５の設計はまた、ＩＣプロセスおよび温度における変動に起因するΣΔ ＡＤＣのための積分器内のサンプリングキャパシタにおける変化をバイアス電流がトラックできることを可能とする。バイアス電流はキャパシタ５２６および５３６のキャパシタンスＣ₁およびＣ₂に比例し、それはサンプリングキャパシタと同じようにＩＣプロセスおよび温度上で変動することができる。例えば、もしΣΔ ＡＤＣ内のサンプリングキャパシタがＩＣプロセスおよび温度の変動に起因してより大きくなると（例えば、暑い温度および／またはスロー（slow）ＩＣプロセス）、キャパシタ５２６および５３６は略同じパーセンテージだけ大きくなり、そして、バイアス回路１４０は比例的により大きなバイアス電流を発生し、それはΣΔ ＡＤＣ内の複数のＯＴＡが電荷をより速く動かすことを可能とする。

図８は、スイッチトキャパシタ回路（例えば、ΣΔ ＡＤＣ）のためのバイアス電流を適応的に発生するためのプロセス８００を示す。モード（a mode）は、異なるサンプリングレートに関連付けられた複数のモードの中から選ばれることができる（ブロック８１２）。スイッチトキャパシタ回路は、選択されたモードに依存して、変動することができるサンプリングレートで動作されることができる（ブロック８１４）。スイッチトキャパシタ回路はバイアス電流に比例するループ利得バンド幅を有することができる。一設計においては、スイッチトキャパシタ回路は、サンプリングレートでアナログ信号をデジタル化するΣΔ ＡＤＣを具備し、そして、デジタルサンプルを提供する。

選択されたループ利得バンド幅を取得し、そして、ＩＣプロセスおよび温度における変動に起因する、スイッチトキャパシタ回路内の少なくとも一つのスイッチングキャパシタにおける変動を、トラックするために、スイッチトキャパシタ回路のためのバイアス電流は、スイッチトキャパシタ回路のためのサンプリングレートに基づいて（比例して）発生させることができる（ブロック８１６）。バイアス電流は（ｉ）ＩＣプロセスおよび温度における変動を通してスイッチトキャパシタ回路内の少なくとも一つのスイッチングキャパシタをトラックする少なくとも一つのキャパシタおよび／または（ｉｉ）バンドギャップまたはある別の基準電圧を用いて発生させることができるバイアス電圧に基づいて発生させることができる。

ブロック８１６の一設計においては、第１のキャパシタ（例えば、キャパシタ５２６）は第１のコントロール信号に基づいて放電され、そして、第２のコントロール信号に基づいて充電されることができる。第２のキャパシタ（例えば、キャパシタ５３６）は前記第２のコントロール信号に基づいて放電され、そして、前記第１のコントロール信号に基づいて充電されることができる。第１のキャパシタのための充電電流および第２のキャパシタのための充電電流は、平均充電電流を得るために、フィルタされることができる（例えば、キャパシタ５２８、キャパシタ５４６などを用いて）。次にバイアス電流は（例えば、カレントミラーの）平均充電電流に基づいて発生させることができる。バイアス電流はまたサンプリングレートに比例および／またはＩＣプロセスおよび温度における変動をトラックする他の方法にて適応的に発生させることができる。

ＩＣプロセスおよび温度上でのΣΔ ＡＤＣ１３０内の複数のＯＴＡのセトリングタイムを測定するために、コンピュータシミュレーションが行われた。セトリングタイムは、ＯＴＡが特定の精度でもってキャパシタ間に電荷を転送するためにかかる時間の量である。コンピュータシミュレーションは、（ｉ）図５に示された設計に基づいて適応的に発生されたバイアス電流を用いた複数のＯＴＡのセトリングタイム、および、（ｉｉ）固定された抵抗を横切ってＶ_bias電圧を印加することにより発生された複数のＯＴＡのセトリングタイムを計った。コンピュータシミュレーションは、適応的に発生されたバイアス電流を用いたセトリングタイムは、従来通りに発生されたバイアス電流を用いたセトリングタイムよりも、ＩＣプロセスおよび温度における変動の全域でより少ない広がりを有することを示した。

適応的に発生されたバイアス電流は、バイアス電流に対して大きなマージンの必要性を持たせなくても、最悪の条件に対して十分なスピードを確保することができるので、ここに記載された技術は、電力消費を減らし、そして、ΣΔ ＡＤＣおよびその他のスイッチトキャパシタ回路のパフォーマンスを向上することができる。ΣΔ ＡＤＣおよび他のスイッチトキャパシタ回路のパフォーマンスはまた、適応的に発生されたバイアス電流の使用で、ＩＣプロセスおよび温度の端にまたがるより厳しい範囲内で変動でき、それはイールド（yield）を改善することができる。前記技術は多くの数のモードがサポートされたときに特に有益である。例えば、それはサンプリングレートが異なるＵＭＢの１０のモードである。前記技術は、より低い電力消費および良好なＡＤＣパフォーマンスを達成するために、全てのモードに対して異なるバイアス電流を容易に発生することができる。

ここに述べた技術およびバイアス回路は、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号（mixed-signal）ＩＣ、ＡＳＩＣ、プリント基板（ＰＣＢ）、電子デバイスなどの上で実施することが可能である。バイアス回路はまたＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ｂＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）などのさまざまなＩＣプロセス技術を用いて組み立てることができる。

ここに述べた技術を実施する装置は単体の（stand-alone）デバイスまたはより大きなデバイスの一部でも構わない。デバイスは、（ｉ）単体のＩＣ、（ｉｉ）一つまたは複数のＩＣの組であって、データおよび／または命令を記憶するためのメモリＩＣを含むことができる前記一つまたは複数のＩＣの組、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）などのＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）などのＡＳＩＣ、（ｖ）他のデバイスに組み込まれることできるモジュール、（ｖｉ）受信機、セルラフォン、無線デバイス、ハンドセットまたは移動ユニット（mobile unit）、（ｖｉｉ）その他。

一つまたは複数の代表的な設計において、記載された前記機能（functions）は、ハードウエア、ソフトウエア、ファームウエアまたはそれらの任意の組合せによって実装されることができる。もしソフトウエアで実装されると、前記機能は１つまたは複数の命令またはコードとしてコンピュータ読取り可能媒体上に記憶するか、あるいはコンピュータ読取り可能媒体を介して送信することができる。コンピュータ読取り可能媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体でよい。限定ではなく例として、そのようなコンピュータ読取り可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または、命令もしくはデータ構造の形態の所望のプログラムコードを運搬または記憶するために使用でき、コンピュータによってアクセスできる任意の他の媒体を備えることができる。さらに、いかなる接続もコンピュータ読取り可能媒体と適切にターム（term）される。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ読取り可能媒体の範囲内に含まれるべきである。

前記開示の先の説明は、任意の当業者が前記開示を作るかまたは使用することを可能にするために提供されている。前記開示に対する種々の変更が、当業者に容易に明らかになることになり、また、本明細書で規定される一般的な原理が、本開示の趣旨または範囲から逸脱することなく、他の変形に適用されてもよい。したがって、本開示は、本明細書で示す実施形態および設計に限定されることを意図されるのではなく、添付特許請求の範囲によって規定される原理および新規な特徴に矛盾しない、考えられる最も広い範囲に一致することを意図される。

Claims (29)

1. 装置は以下を具備すること：
   少なくとも一つのスイッチングキャパシタおよび一つの増幅器を具備するスイッチトキャパシタ回路、前記スイッチングキャパシタ回路はサンプリングレートで前記少なくとも一つのスイッチングキャパシタを充電および放電するように働き、前記増幅器はバイアス電流に比例するバンド幅を有すること；および
   前記スイッチングキャパシタ回路に結合され、かつ、前記スイッチングキャパシタ回路に対して前記バイアス電流を発生するように働くバイアス回路、前記バイアス電流は、前記増幅器が前記サンプリングレートに比例するバンド幅を有するように、集積回路（ＩＣ）プロセスおよび温度におけるばらつき（variation）に起因する、前記少なくとも一つのスイッチングキャパシタにおける変化（change）を、トラックすること（tracking）。
2. 前記バイアス回路は、ＩＣプロセスおよび温度におけるばらつきを経た前記スイッチングキャパシタ回路内の前記少なくとも一つのスイッチングキャパシタをトラッキングしている少なくとも一つのキャパシタに基づいて、前記バイアス電流を発生するように働く請求項１の装置。
3. 前記スイッチトキャパシタ回路に対する前記サンプリングレートは可変的であり、および、ここにおいて、前記バイアス回路は、前記サンプリングレートに比例するように前記バイアス電流を発生するように働く請求項１の装置。
4. 前記バイアス回路は、さらにバイアス電圧に基づいて、前記バイアス電流を発生するように働く請求項２の装置。
5. 前記増幅器は、信号利得を提供し、かつ、弱反転領域内で動作する少なくとも一つのメタルオキサイド半導体（ＭＯＳ）トランジスタを有する、オペレーショナルトランスコンダクタンス増幅器（operational transconductance amplifier）（ＯＴＡ）を具備する請求項１の装置。
6. 前記スイッチトキャパシタ回路は、前記サンプリングレートでアナログ信号をデジタル化し、そして、デジタルサンプルを提供するシグマ−デルタ・アナログ−デジタル変換器（ΣΔ ＡＤＣ）を具備する請求項１の装置。
7. 前記サンプリングレートは、異なるサンプリングレートに関連付けられた複数のモード（multiple modes）の中から選択されたモード（a mode）に基づいて決定され、および、ここにおいて、前記バイアス回路は、前記ΣΔ ＡＤＣに対しての前記サンプリングレートに比例するように前記バイアス電流を発生するように働く請求項６の装置。
8. 前記スイッチトキャパシタ回路のセトリングタイムは、前記複数のモードを用いて、そして、ＩＣプロセスおよび温度における変動の全域をトラックする請求項６の装置。
9. 前記スイッチトキャパシタ回路は、フィルタまたはデサイメイタを具備する請求項１の装置。
10. 前記バイアス回路は、平均充電電流を引き出すように働き、かつ、第１および第２のスイッチに結合された第１のキャパシタを具備するスイッチトキャパシタ負荷を具備しており、前記第１のスイッチは第１のコントロール信号に基づいて前記第１のキャパシタを放電させること、前記第２のスイッチは第２のコントロール信号に基づいて前記第１のキャパシタを充電すること、および、前記平均充電電流は前記第１のキャパシタに対しての充電電流に基づいて決定される請求項１の装置。
11. 前記スイッチトキャパシタ負荷は、第３および第４のスイッチに結合された第２のキャパシタをさらに具備しており、前記第３のスイッチは前記第２のコントロール信号に基づいて前記第２のキャパシタを放電させること、前記第４のスイッチは前記第１のコントロール信号に基づいて前記第２のキャパシタを充電すること、および、前記平均充電電流はさらに前記第２のキャパシタに対しての充電電流に基づいて決定される請求項１０の装置。
12. 前記スイッチトキャパシタ負荷は、前記第２および第３のスイッチに結合され、かつ、前記第１および第２のキャパシタに対しての前記充電電流をフィルタするように働く第３のキャパシタをさらに具備する請求項１１の装置。
13. 前記バイアス回路は、前記スイッチトキャパシタ負荷に結合され、かつ、バイアス電圧を受け入れ、そして、前記平均充電電流を提供するように働くドライバ回路をさらに具備する請求項１０の装置。
14. 前記ドライバ回路は、
    前記平均充電電流を提供するように働くトランジスタ、および、
    前記トランジスタに結合され、かつ、前記バイアス電圧を受け入れ、そして、前記トランジスタを駆動するオペレーショナル増幅器を具備する請求項１３の装置。
15. 前記ドライバ回路は、前記トランジスタのゲートとソースとの間に結合され、かつ、前記第１のキャパシタに対しての前記充電電流中のスパイクをフィルタするように働く、キャパシタをさらに具備する請求項１４の装置。
16. 前記バイアス回路は、前記平均充電電流を受け入れ、そして、前記バイアス電流を提供するように働くカレントミラーをさらに具備する請求項１５の装置。
17. 前記カレントミラーは、
    一緒に結合されたソース（sources）および一緒に結合されたゲート（gates）を有する第１および第２のトランジスタ、前記第１のトランジスタは前記平均充電電流を提供するように働き、そして、前記第２のトランジスタは前記バイアス電流を提供するように働く、および
    前記第１および第２のトランジスタの前記ゲートと前記ソースとの間に結合され、かつ、前記バイアス電流に対してのフィルタリングを提供するように働くキャパシタを具備する請求項１６の装置。
18. 前記装置は集積回路である請求項１の装置。
19. 方法は以下を具備すること：
    スイッチトキャパシタ回路をサンプリングレートで動作させること、前記スイッチトキャパシタ回路はバイアス電流に比例するバンド幅を有すること；および
    前記サンプリングレートに比例するバンド幅を得るため、および、集積回路（ＩＣ）プロセスおよび温度におけるばらつきに起因する、前記スイッチトキャパシタ回路内の少なくとも一つのスイッチングキャパシタにおける変化を、トラックするために、前記スイッチトキャパシタ回路に対してのバイアス電流を発生すること。
20. 前記スイッチトキャパシタ回路はシグマ−デルタ・アナログ−デジタル変換器（ΣΔ ＡＤＣ）を具備し、および、ここにおいて、前記スイッチトキャパシタ回路を前記サンプリングレートで動作させることは、デジタルサンプルを取得するために前記ΣΔ ＡＤＣを用いてアナログ信号をデジタル化することを含む請求項１９の方法。
21. 異なるサンプリングレートに関連付けられた複数のモード（multiple modes）の中からモード（a mode）を選択すること；および
    前記選択されたモードに対して前記サンプリングレートに比例するようにバイアス電流を発生することをさらに具備する請求項１９の方法。
22. 前記バイアス電流を発生することは、ＩＣプロセスおよび温度におけるばらつきを経た前記スイッチングキャパシタ回路内の前記少なくとも一つのスイッチングキャパシタをトラッキングしている少なくとも一つのキャパシタに基づいて発生することを具備する請求項１９の方法。
23. 前記バイアス電流を発生することは、
    第１のコントロール信号に基づいて第１のキャパシタを放電させること、
    第２のコントロール信号に基づいて前記第１のキャパシタを充電すること、および、
    前記第１のキャパシタに対する充電電流に基づいて前記バイアス電流を発生することを具備する請求項１９の方法。
24. 前記バイアス電流を発生することは、
    第２のコントロール信号に基づいて第２のキャパシタを放電させること、
    第１のコントロール信号に基づいて前記第２のキャパシタを充電すること、および、
    さらに前記第２のキャパシタに対する充電電流に基づいて、前記バイアス電流を発生することをさらに具備する請求項２３の方法。
25. 前記バイアス電流を発生することは、
    平均充電電流を得るために、前記第１および第２のキャパシタに対しての前記充電電流をフィルタすること；および
    前記平均充電電流に基づいて前記バイアス電流を発生することをさらに具備する請求項２４の方法。
26. 装置は以下を具備すること：
    スイッチトキャパシタ回路をサンプリングレートで動作させるための手段、前記スイッチトキャパシタ回路はバイアス電流に比例するバンド幅を有すること；および
    前記サンプリングレートに比例するバンド幅を得るため、および、集積回路（ＩＣ）プロセスおよび温度におけるばらつき（variation）に起因する、前記スイッチトキャパシタ回路内の少なくとも一つのスイッチングキャパシタにおける変化を、トラックするために、前記スイッチトキャパシタ回路に対してのバイアス電流を発生するための手段。
27. 前記スイッチトキャパシタ回路はシグマ−デルタ・アナログ−デジタル変換器（ΣΔ ＡＤＣ）を具備し、および、ここにおいて、前記スイッチトキャパシタ回路を前記サンプリングレートで動作させる前記手段は、デジタルサンプルを取得するために前記ΣΔ ＡＤＣを用いてアナログ信号をデジタル化するための手段を具備する請求項２６の装置。
28. 異なるサンプリングレートに関連付けられた複数のモード（multiple modes）の中からモード（a mode）を選択するための手段；および
    前記選択されたモードに対して前記サンプリングレートに比例するようにバイアス電流を発生するための手段をさらに具備する請求項２６の装置。
29. 前記バイアス電流を発生するための手段は、ＩＣプロセスおよび温度におけるばらつきを経た前記スイッチングキャパシタ回路内の前記少なくとも一つのスイッチングキャパシタをトラッキングしている少なくとも一つのキャパシタに基づいて発生するための手段を具備する請求項２６の装置。

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